JPH0676562A

JPH0676562A - 強誘電体メモリ

Info

Publication number: JPH0676562A
Application number: JP23031492A
Authority: JP
Inventors: Hideo Adachi; 日出夫安達
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1992-08-28
Filing date: 1992-08-28
Publication date: 1994-03-18

Abstract

(57)【要約】【目的】この発明の強誘電体メモリにあっては、強誘電
体メモリのメモリセルを構成する強誘電体キャパシタを
抗電圧の異なる２層の積層強誘電体キャパシタとするこ
とを特徴とする。【構成】Ｓｉ基板１１の表面に、フィールド酸化膜１
２、１３、ゲート酸化膜１４、ゲート電極１５、拡散層
１６、１７、及び層間絶縁膜１８より形成されるＭＯＳ
型ＦＥＴが構成される。更に、該層間絶縁膜１８に設け
たコンタクト穴部を通して下部電極１９が形成される。
この下部電極１９上にとして抗電圧の小さなソフト系強
誘電体薄膜２０、中間電極２１、更にソフト系強誘電体
薄膜２０より抗電圧の大きなハード系強誘電体薄膜２２
及び上部電極２３が形成されている。また、下部電極１
９及び上部電極２３上には、配線電極２４、２５が形成
されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性メモリ等に用
いられる強誘電体素子、強誘電体メモリに関し、特に情
報記憶量の大きな不揮発性の強誘電体メモリに関する。

【０００２】

【従来の技術】近年、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）をはじめとする半導体記憶装置
の大容量化、高集積化が進むにつれて、メモリセルに於
いてコンデンサの占める面積の割合が大きくなってきて
いる。このため、従来のコンデンサ材料を用いてスタッ
ク、またはトレンチ構造の３次元構造としてコンデンサ
の実質的な容量を高めるという方式が実施されていた。

【０００３】しかしながら、この方式では益々構造が複
雑になることが予想されている。それを改善するものと
して、誘電率の高い誘電体を用いて、簡単な構造で、大
容量化、高集積化を図れ、しかも従来のＤＲＡＭが有し
ていなかった不揮発性という機能をも有した強誘電体メ
モリの実現が期待されている。

【０００４】強誘電体メモリ装置の構造は、現在まで、
大別して２種のシステムが検討されている。１つはＪ．
Ｒ．Ａｎｄｅｒｓｏｎによる構造（ＵＳＰ２，６９５，
３９７）、特願昭６３−１７０４７１号、特願平２−１
４５６２１号、特願平３−３２１６３９号に記載された
構造等がある。

【０００５】これらは、いわゆる単純マトリクス構造と
称されるもので、単純マトリクス構造で問題になる非選
択セルの記憶内容の破壊、クロストークの問題を回避す
る手段が開示されている。他は特開昭６３−２０１９９
８号、特開平１−１５８６９１号に開示された構造で、
いわゆるアクティブマトリクス構造と称される。これ
は、単純マトリクス構造で問題になる上記問題を解決す
るために、トランジスタスイッチを１つのセル毎に設け
た構成で、構造としてはＤＲＡＭに似ている。

【０００６】そして、両者を比較すると、単純マトリク
スの方がセル構造が簡単なだけ、高密度化できる可能性
がある。しかしながら、マトリクスの交点にメモリセル
を配するという点では、両者とも同構造である。したが
って、メモリセルアクセス用のデコーダ等周辺回路の高
密度化の限界が、何れの構造に於いても、高密度化の限
界を決めてしまうことになる。

【０００７】

【発明が解決しようとする課題】このように、従来の構
造によれば、コンデンサの寸法は誘電率の高い強誘電体
材料を用いれば小さくでき、また、不揮発性化という機
能も備わる。しかしながら、セル寸法としては、メモリ
セルアクセス用のデコーダ回路に用いるトランジスタの
寸法限界で制約されてしまうという欠点があった。

【０００８】そこで、１ビットの記憶状態が多値を取る
強誘電体メモリも提案されている。ビット数ｎ、１ビッ
ト当り記憶値数ｍの場合、ｍⁿ 個の情報を記憶できるの
で、ｎが大きければ大きい程、またｍが大きい程有利に
なるのは言うまでもない。これは、図１４に示されるよ
うに、強誘電体の残留分極値が印加電圧によって一義的
に決まるという考え方を基にしたものである。

【０００９】しかしながら、本発明者らの実験、考察に
よると、確かに図１４に示されたようなヒステリシスカ
ーブ上は、強誘電体の残留分極値が印加電圧によって一
義的に決まる。しかしながら、実際のメモリ動作の如く
短いパルス幅を有した矩形波を印加すると、その残留分
極値は一義的には決まらず、図１５に示されるような劣
化特性を示す。このことは、簡単な現象論的考察によっ
ても容易に確認できることである。

【００１０】この発明は上記課題に鑑みてなされたもの
で、強誘電体の残留分極値が印加電圧によって劣化せず
に一義的に決定され、多値、特に３値記憶状態を安定に
実現することのできる強誘電体メモリを提供することを
目的とする。

【００１１】

【課題を解決するための手段】すなわちこの発明は、下
部電極と、この下部電極上に形成されるもので、残留分
極及び誘電率が大きく、抗電圧の小さい第１の強誘電体
薄膜と、この第１の強誘電体薄膜と積層構造をなして形
成された中間電極と、この中間電極上に形成されるもの
で、上記第１の強誘電体薄膜より残留分極及び誘電率が
小さく抗電圧の大きな第２の強誘電体薄膜と、この第２
の強誘電体薄膜上に配設された上部電極とを具備し、上
記分極状態は正の残留分極、負の残留分極及びその中間
の所定値の残留分極の３つの安定した分極状態を有する
ことを特徴とする。

【００１２】

【作用】この発明の強誘電体メモリにあっては、メモリ
セルが２値の安定な記憶状態をとるのではなく、多値、
とりわけ３つの安定な記憶状態をとるメモリコンデンサ
構造と、それに信号を書込み、読出しする動作システム
から成る。２値メモリに較べ３値メモリは（３／２）ⁿ
に従って記憶容量ｎが大きくなるほど有利になる。

【００１３】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。初めに、強誘電体の印加電圧と分極の間の特性
について述べる。

【００１４】強誘電体は、印加電圧と分極の間に図５に
示されるようなヒステリシス特性を有している。同図に
示された抗電圧、残留分極値は、その材料が単結晶か多
結晶か、バルクか薄膜か、どのような組成かによって大
きく異なる。とりわけ、圧電、焦電材料としても利用頻
度の高いジルコンチタン酸鉛（ＰＺＴ）は、これに種々
の不純物を添加することにより、残留分極Ｐｒ、抗電圧
Ｖｃ、誘電率が広範に変化できる。

【００１５】例えば、ＰＺＴにＰｂサイトまたはＺｒ，
Ｔｉサイトを置換することによって、ドナーを発生する
添加物の導入により残留分極Ｐｒ、誘電率が大きく、抗
電圧Ｖｃの小さな強誘電体材料が得られる（ソフト系Ｐ
ＺＴと称される）。また、ＰＺＴのＰｂサイトまたはＺ
ｒ，Ｔｉサイトを置換することによって、アクセプタを
発生する不純物の添加により残留分極Ｐｒ、誘電率が小
さく抗電圧Ｖｃの大きな強誘電体材料が得られる（ハー
ド系ＰＺＴと呼ぶ）。更に、ＰｂサイトまたはＺｒ，Ｔ
ｉサイトを置換することによって、キューリー温度の変
わる元素、すなわちシフタを導入することにより、それ
ぞれ独立に残留分極Ｐｒ、抗電圧Ｖｃ、誘電率を変える
ことができる。したがって、適当な添加物を選ぶことに
より、残留分極Ｐｒ、誘電率が等しく、抗電圧Ｖｃのみ
異なる２つの強誘電体材料を得ることができる。このよ
うに、強誘電体が電圧を印加しなくても、２つの安定な
値（−Ｐｒ，Ｐｒ）を有することを利用して不揮発性メ
モリを実現することができる。

【００１６】いま、これら２種（ソフト系及びハード
系）の強電体材料を薄膜にし、これらを２層積層し、上
下電極で挟むと以下に記載する特性が得られる。図６は
その回路構成図を、図７は特性を示している。尚、図７
に於いて、実線がソフト系、破線がハード系として表さ
れている。図６に於いて、薄膜積層構造体１に電圧Ｖap
p が印加されると、ハード系薄膜２とソフト系薄膜３
の、各々の静電容量の値の比で分圧される。

【００１７】先ず、ハード系薄膜２には、その抗電圧−
Ｖchが、ソフト系薄膜３にはその抗電圧−Ｖcs以上の負
電圧が加わるようにし、共に−Ｐｒの状態にしておく。
次に、各々に加わる電圧が、ソフト系薄膜３の抗電圧Ｖ
cs以上で且つハード系薄膜２の抗電圧Ｖchより低くなっ
ている時、ハード系薄膜１の分極状態は−Ｐｒ、ソフト
系薄膜２の分極状態は＋Ｐｒとなり、積層状態での分極
状態は０となる。更に、ソフト系薄膜２の抗電圧Ｖcs以
上で且つハード系薄膜１の抗電圧Ｖchより高くなってい
る時、ハード系薄膜１の分極状態は＋Ｐｒ、ソフト系薄
膜２の分極状態も＋Ｐｒとなる。

【００１８】このように、抗電圧の異なる強誘電体薄膜
を積層し、各層に異なる電圧が加わるようにし、この合
計電圧を書込み電圧とし、以下に示す読出し法を用いる
ことにより、簡単な構造の３値メモリを提供できるよう
になる。尚、ソフト系薄膜の抗電圧Ｖcs以上の電圧がソ
フト系薄膜に加わると、ソフト系薄膜は分極反転する
が、この時、ソフト系薄膜は非線形電気容量を示して、
図８に示されるように初期電気容量Ｃsiniの何倍かの値
をとる。これによって、ハード系薄膜１、ソフト系薄膜
２に加わる分圧電圧は、Ｖｈ＝Ｃsnl ／（Ｃsnl ＋Ｃh
）・Ｖapp 、Ｖｓ＝Ｃh ／（Ｃsnl ＋Ｃh ）・Ｖapp
となる。したがって、ソフト系薄膜２に加わる分圧電圧
Ｖs が抗電圧Ｖcs以上で、且つハード系薄膜１に加わる
分圧電圧ＶｈがＶchより小さくなくてはならない。

【００１９】以上を更に詳しく考察し、好ましい印加電
圧の範囲をソフト系薄膜の抗電圧Ｖcs、ハード系薄膜１
の抗電圧Ｖch、ソフト系薄膜２の線形容量Ｃslと抗電圧
Ｖcsに於ける非線形容量Ｃsnl の比ｋs 、ソフト系薄膜
２の線形容量Ｃslとハード系薄膜１の線形容量Ｃhlの比
ｒを用いて表現する。

【００２０】この条件は、総印加電圧Ｖapp の時、ソフ
ト系薄膜が非線形容量Ｃsnl を示している時のソフト系
薄膜に加わっている電圧がソフト系薄膜の抗電圧Ｖcsよ
り大きく、ソフト系薄膜が線形容量Ｃsnl を示している
時のハード系薄膜に加わっている電圧がハード系薄膜の
抗電圧Ｖchより小さいことである。この時、簡単な計算
より、（１＋Ｋｓ／Ｒ）Ｖcs＜Ｖapp ＜（１＋Ｒ／Ｋｓ）Ｖch …（１）が導かれる。ここで、上述した如く、Ｋｓは材料設計に
よって比較的自由に選べる。しかし、Ｒの値は図８に示
される如く、５〜１０の範囲である。したがって、Ｋｓ
＝５、Ｒ＝５の時２Ｖcs＜Ｖapp ＜２Ｖch となるように印加電圧Ｖapp を設定すれば良い。

【００２１】以上のように、ソフト系強誘電体薄膜につ
いては、その抗電圧Ｖcs、線形電気容量Ｃsl、非線形電
気容量Ｃsnl 、残留分極Ｐrs、ハード系強誘電体薄膜に
ついてはその抗電圧Ｖch、線形電気容量Ｃhl、残留分極
Ｐrh（＝Ｐrs）となるような２種の強誘電体薄膜を積層
して、（１）式を満たすＶapp を印加すればＰｒ＝０の
状態の書込みが可能となる。

【００２２】また、＋Ｐｒの状態の書込みは、印加電圧
Ｖapp をハード系強誘電体薄膜の抗電圧Ｖch以上に設定
することにより、３値の記憶状態の書込みができること
になる。次に、３値の記憶状態の読出し原理について説
明する。

【００２３】図９は、３値の記憶状態の読出しに用いる
印加電圧波形を示したものである。この印加電圧波形の
特徴は、その振幅が時間に対し２段ステップ構造を有し
ていることである。抗電圧Ｖcsを有するソフト系強誘電
体薄膜の抗電圧Ｖchを有するハード系強誘電体薄膜の積
層薄膜に、図９に示されたような２段ステップ構造のパ
ルスを印加すると、図１０に示されるような電流応答特
性が得られる。図１０に於いて、ａは−Ｐｒの状態、ｂ
はＰｒ＝０の状態、そしてｃは＋Ｐｒの状態に対応した
電流応答波形である。

【００２４】このように、３値の状態に対応して電流応
答特性が異なるので、識別して読出すことができる。図
９に示されるＶ₁は（１）式のＶapp 、またＶ₂はハー
ド系強誘電体薄膜の抗電圧Ｖchと静電容量比によって決
まる値に設定する。図１０に示される各電流波形ａ、
ｂ、ｃを識別するには、これらの信号を図示されないセ
ンスアンプに入力し、その出力信号をセンスアンプ内蔵
の比較器に入力し、比較器の基準電圧との差によって識
別することができる。

【００２５】以上のようなセル構造を、従来の強誘電体
不揮発性メモリ装置に利用することもできるし、単純マ
トリクス電極構造強誘電体メモリ装置の強誘電体薄膜を
この発明による積層強誘電体薄膜で置換えることによ
り、更に高記憶容量の強誘電体メモリ装置を実現するこ
ともできる。次に、この発明の強誘電体メモリの第１の
実施例を説明する。

【００２６】図１はこの第１の実施例である強誘電体メ
モリのブロック構成図、図２はこれに用いるメモリセル
の等価回路図、図３はこのメモリセルの構造を示す断面
図、図４は動作信号のタイムチャートである。

【００２７】メモリセルは、図２に示されたように、ス
イッチングトランジスタ４と、キャパシタ部５で構成さ
れている。上記スイッチングトランジスタ４は、そのド
レイン端子６を駆動線へ、ソース端子７をキャパシタ部
５の一方の電極へ、またゲート端子８をワード線へ接続
する。また、キャパシタ部５は、ハード系強誘電体薄膜
９とソフト系強誘電体薄膜１０を積層して成る。

【００２８】図３はその断面構造を示したものである。
Ｓｉ基板１１の表面に、フィールド酸化膜１２、１３、
ゲート酸化膜１４、ゲート電極１５、拡散層１６、１
７、及び層間絶縁膜１８より形成されるＭＯＳ型ＦＥＴ
が構成される。更に、該層間絶縁膜１８に設けたコンタ
クト穴部を通して電極１９が形成され、これを下部電極
としてソフト系強誘電体薄膜２０、中間電極２１、ハー
ド系強誘電体薄膜２２及び上部電極２３が形成され、更
に配線電極２４、２５が形成されている。以上示したメ
モリセルを用いたメモリ回路ブロック図は、図１に示さ
れる通りである。

【００２９】上述したメモリセルを、ワード線デコーダ
及びドライバ２６と駆動線デコーダ及びドライバ２７間
に接続し、マトリクスを構成する駆動線２８、ワード線
２９、ビット線３０に接続する。図１は、そのうちの回
路の１つを示している。

【００３０】図２に示されたメモリセル回路のＭＯＳト
ランジスタスイッチ４のドレイン端子６は駆動線２８
に、積層強誘電体キャパシタ部５のＭＯＳトランジスタ
に接続されない側の端子はビット線３０に、そしてＭＯ
Ｓトランジスタのゲート端子８はワード線２９に接続さ
れている。

【００３１】上記ビット線３０は、基準電圧または基準
セルからの出力と共にセンスアンプ３１及び３２に接続
される。センスアンプ３１、３２の動作タイミングはセ
ンスタイミング制御回路３３、３４からの信号で決ま
る。更に、メモリセルには、情報の読出し時の駆動信号
発生のための２ステップパルス信号発生器３５と、２ス
テップパルスの元となる２つの単一ステップパルス発生
回路３６及び３７が付設されている。単一ステップパル
ス発生回路３６及び３７の出力は、２ステップパルス信
号発生器３５へ接続されている。

【００３２】センスアンプ３１、３２は、各基準電圧Ｖ
₁、Ｖ₂以上の電圧が入力されると、その直後一定の電
圧Ｖref ₁、Ｖref ₂を発生するフリップフロップ回路
を構成している。これらセンスアンプ３１、３２の出力
は３値化回路３８に接続されており、この３値化回路３
８はまたデータＩ／Ｏ及びデコーダ３９と接続されてい
る。尚、４０、４１、４２、４３、４４は、それぞれこ
の装置の動作命令を入力する端子で、４０はデータ入出
力端子（Ｉ／Ｏ）、４１はアドレス信号入力端子（ＡＤ
Ｄ）、４２及び４４はチップイネーブル端子（ＣＥ）、
４３はリード／ライト命令端子（Ｗ／Ｒ）である。

【００３３】以下に、駆動線２８、ワード線２９、ビッ
ト線３０の各々の電圧値を用いた図４に示されたタイム
チャートを参照して、この第１の実施例による３値強誘
電体メモリの動作について説明する。

【００３４】先ず、アドレス信号を入力して、ワード線
デコーダ及びドライバ２６と駆動線デコーダ及びドライ
バ２７を動作させ、目的としたセルを選択する。ワード
線（ＷＬ）２９に電圧を与えると、ＭＯＳトランジスタ
４のゲートに電圧が印加されることによって、ＭＯＳト
ランジスタ４が導通状態となる。この状態で、“＋Ｐ
ｒ”を書込むためには、駆動線（ＤＬ）２８に２層の強
誘電体層が共に＋Ｐｒの値を持つことのできる電圧を有
した正のパルスＶｈを印加し、ビット線（ＢＬ）３０は
接地状態とする（図４の時間領域Ｉ）。

【００３５】“−Ｐｒ”を書込むには、駆動線２８に２
層の強誘電体層が共にＰｒの値を持つことのできる電圧
Ｖｈを有して正のパルスを印加する（図４の時間領域I
I）。また、Ｐｒ＝０の状態を書込むには、先ず駆動線
２８を接地状態、ビット線３０に正の電圧Ｖｈを印加
し、＋Ｐｒの状態を実現後、ソフト系強誘電体層をのみ
を反転させるために、駆動線２８に正の電圧Ｖs 、ビッ
ト線３０を接地状態とする（図４の時間領域 III）。

【００３６】次に、読出し動作は何れも２ステップパル
スを駆動線に加え、ビット線を接地とする。そして、該
２ステップパルスの１ステップの時間幅に同期させて、
センスアンプ３１を動作状態とする。そして、該２ステ
ップパルスの第２ステップの時間幅に同期させて、セン
スアンプ３２を動作状態とする。

【００３７】いま、記憶状態＋Ｐｒの時、各センスアン
プ３１、３２への入力は、何れも非常に小さく、何れの
センスアンプでの基準電圧値Ｖ₁、Ｖ₂より小さく、両
センスアンプ３１、３２からの出力も“ＬＯＷ”とな
る。この２つの“ＬＯＷ”信号を３値化回路３８が各々
の３値に対応するデジタル信号に変換される（図４の時
間領域IV）。

【００３８】次に、記憶状態がＰｒ＝０の時、センスア
ンプ３１を動作状態にした時、センスアンプ３１にソフ
ト系強誘電体薄膜の分極反転に伴う信号が入力される。
しかし、センスアンプ３２を動作状態にした時、センス
アンプ３２への信号入力はなく、センスアンプ３２での
基準電圧値より小さい。センスアンプ３１からは“ｈｉ
ｇｈ”、センスアンプ３２の出力は“ＬＯＷ”となる。
この“ｈｉｇｈ”、“ＬＯＷ”の２つの信号を、３値化
回路３８がＰｒ＝０に対応するデジタル信号に変換す
る。尚、この時、状態Ｐｒ＝０が破壊されているので、
再書込みが必要である。再書込みは、２ステップパルス
終了後、センスアンプ３１からソフト系強誘電体薄膜の
分極反転をさせる電圧を、ビット線３０に出力すること
により達成される（図４の時間領域Ｖ）。

【００３９】更に、記憶状態が−Ｐｒの時、センスアン
プ３１を動作状態にした場合、センスアンプ３１にソフ
ト系強誘電体薄膜の分極反転に伴う信号が入力される。
また、センスアンプ３２を動作状態にした時もセンスア
ンプ２への信号入力があり、センスアンプ３２での基準
電圧値より大きく、センスアンプ３１、３２の両者とも
出力は“ｈｉｇｈ”となる。この２つの“ｈｉｇｈ”信
号を、３値化回路３８が−Ｐｒに対応するデジタル信号
に変換する。尚、この時、状態−Ｐｒが読出し動作によ
って破壊されるので、再書込みが必要である。再書込み
は、２ステップパルス終了後、センスアンプ３２からハ
ード系強誘電体薄膜の分極反転をさせる電圧Ｖｈをビッ
ト線３０に出力することにより達成される（図４の時間
領域VI）。

【００４０】以上、同実施例による強誘電体メモリにつ
いて記したが、次に、積層キャパシタを構成するソフト
系強誘電体薄膜及びハード系強誘電体薄膜の材料につい
て記述する。

【００４１】同実施例に用いるソフト系強誘電体薄膜
は、組成式（Ｐｂ_1-xＳｒ_x）（Ｚｒ_1-yＴｉ_y）Ｏ₃
＋ｚＭｅＯ，但し、Ｍｅ：Ｌａ，Ｂｉ，Ｓｍ，Ｎｂ，
Ｗ，Ｍｏ，Ｔａ，Ｎｄ，Ｔｈ，Ｙ、とりわけ、Ｘ＝０〜
０．０５，Ｙ＝０．２〜１，Ｍｅ：Ｎｂ，ｚ＝０〜０．
０５とし、ハード系強誘電体薄膜の材料の組成としては
（Ｐｂ_1-xＳｒ_x）（Ｚｒ_1-yＴｉ_y）Ｏ₃＋ｚＭｅ
Ｏ，但し、Ｍｅ：Ｃｒ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ｓ
ｃ，Ｕ，ｘ≦０．２，ｙ＝０．０５〜１．０，Ｍｅ：Ｃ
Ｒ，ｚ≦０．０５となるように、ｒｆマグネトロンスパ
ッタ、ＭＯＣＶＤ、ゾルゲル等の方法で成膜する。尚、
積層の層間には、Ｐｔ，Ｐｄ等の中間電極を配しても良
い。

【００４２】次に、この発明の第２の実施例を説明す
る。図１１及び図１２は、この第２の実施例による強誘
電体メモリ装置に用いるメモリセルの配列構造を示す回
路構成図及びメモリセルの構造を表す断面図である。

【００４３】表面にＳｉＯ₂膜４５を形成したＳｉ基板
４６にＰｔ等の下部ストライプ電極４７を付与する。そ
して、この電極上にソフト系強誘電体薄膜４８、ハード
系強誘電体薄膜４９を形成し、更に中間電極５０を介し
て酸化亜鉛バリスタ薄膜５１を形成する。その後、下部
ストライプ電極４７に直交した上部ストライプ電極５２
を形成する。

【００４４】上記ソフト系強誘電体薄膜４８及びハード
系強誘電体薄膜４９を構成する材料組成は、上述した第
１の実施例に示したものと同じであり、酸化亜鉛バリス
タ薄膜は、Ｂｉ₂Ｏ₃等をＺｎＯに添加したものであ
る。

【００４５】このメモリセルの等価回路は、図１３に示
されるような等価回路になっている。同図に於いて、ソ
フト系強誘電体薄膜４８、ハード系強誘電体薄膜４９が
直列に接続されており、これに、電圧によって抵抗値の
変化する直流抵抗５３と静電容量５４で等価的に表され
る非線形抵抗素子５５が直列に接続された構成になって
いる。そして、このような構成のメモリセルが、図１１
に示されるように、ワード線５６とビット線５７の間に
接続される。

【００４６】したがって、メモリセルの構成は、第１の
実施例に示された３端子構造ではなく、２端子構造とな
っている。これにより、配線構造の単純化、セル寸法の
微小化を図ることができ、デコーダ等周辺回路も簡単な
構成となる。周辺回路の構成はワード線が不要になるこ
と以外は第１の実施例と同じである。

【００４７】

【発明の効果】以上のようにこの発明によれば、強誘電
体の残留分極値が印加電圧によって劣化せずに一義的に
決定され、多値、特に３値記憶状態を安定に実現するこ
とのできる強誘電体メモリを提供することができる。

【図面の簡単な説明】

【図１】この第１の実施例である強誘電体メモリのブロ
ック構成図である。

【図２】図１の強誘電体メモリに用いるメモリセルの等
価回路図である。

【図３】このメモリセルの構造を示す断面図である。

【図４】このメモリセルの動作信号のタイムチャートで
ある。

【図５】強誘電体のヒステリシス特性を示した図であ
る。

【図６】ソフト系及びハード系の強電体材料を２層積層
した強誘電体の回路構成図である。

【図７】図６の強誘電体の印加電圧と分極の特性を示し
た図である。

【図８】ソフト系薄膜及びハード系薄膜の特性を示した
図である。

【図９】３値の記憶状態の読出しに用いる印加電圧波形
を示したものである。

【図１０】３値の記憶状態の読出し原理を説明する電流
応答特性図である。

【図１１】第２の実施例による強誘電体メモリ装置に用
いるメモリセルの配列構造を示す回路構成図である。

【図１２】第２の実施例による強誘電体メモリ装置に用
いるメモリセルの構造を表す断面図である。

【図１３】第２の実施例による強誘電体メモリ装置に用
いるメモリセルの等価回路図である。

【図１４】従来の強誘電体メモリの印加電圧と分極の特
性を示した図である。

【図１５】従来の強誘電体メモリの印加電圧と分極の劣
化特性を示した図である。

【符号の説明】

１…薄膜積層構造体、２…ハード系薄膜、３…ソフト系
薄膜、４…スイッチングトランジスタ、５…キャパシタ
部、６…ドレイン端子、７…ソース端子、８…ゲート端
子、９…ハード系強誘電体薄膜、１０…ソフト系強誘電
体薄膜、１１…Ｓｉ基板、１２、１３…フィールド酸化
膜、１４…ゲート酸化膜、１５…ゲート電極、１６、１
７…拡散層、１８…層間絶縁膜、１９…電極、２０…ソ
フト系強誘電体薄膜、２１…中間電極、２２…ハード系
強誘電体薄膜、２３…上部電極、２４、２５…配線電
極、２６…ワード線デコーダ及びドライバ、２７…駆動
線デコーダ及びドライバ、２８…駆動線、２９…ワード
線、３０…ビット線、３１、３２…センスアンプ、３
３、３４…センスタイミング制御回路、３５…２ステッ
プパルス信号発生器、３６、３７…単一ステップパルス
発生回路、３８…３値化回路、３９…データＩ／Ｏ及び
デコーダ、４０…データ入出力端子（Ｉ／Ｏ）、４１…
アドレス信号入力端子（ＡＤＤ）、４２、４４…チップ
イネーブル端子（ＣＥ）、４３…リード／ライト命令端
子（Ｗ／Ｒ）。

Claims

【特許請求の範囲】

【請求項１】下部電極と、この下部電極上に形成されるもので、残留分極及び誘電
率が大きく、抗電圧の小さい第１の強誘電体薄膜と、この第１の強誘電体薄膜と積層構造をなして形成された
中間電極と、この中間電極上に形成されるもので、上記第１の強誘電
体薄膜より残留分極及び誘電率が小さく抗電圧の大きな
第２の強誘電体薄膜と、この第２の強誘電体薄膜上に配設された上部電極とを具
備し、上記分極状態は正の残留分極、負の残留分極及びその中
間の所定値の残留分極の３つの安定した分極状態を有す
ることを特徴とする強誘電体メモリ。