JPH08180673A - 強誘電体メモリセル及びそのアクセス装置 - Google Patents
強誘電体メモリセル及びそのアクセス装置Info
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- JPH08180673A JPH08180673A JP32344494A JP32344494A JPH08180673A JP H08180673 A JPH08180673 A JP H08180673A JP 32344494 A JP32344494 A JP 32344494A JP 32344494 A JP32344494 A JP 32344494A JP H08180673 A JPH08180673 A JP H08180673A
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- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
Abstract
(57)【要約】
【目的】 配線面積を増大することなく強誘電体不揮発
メモリの高集積化を可能とする。 【構成】 メモリセル内に異なる分極反転電圧を持つ複
数の強誘電体キャパシタを並列に配置し、各キャパシタ
に２値の記憶を持たせることにより多値メモリを実現
し、セルあたりの記憶容量を増大させる。書込み時は、
セル内の反転電圧の大きいキャパシタから順に、すでに
書込んだキャパシタを反転させない電圧の印加により正
負の分極を持たせ、各キャパシタに独立した情報を与え
る。また読出し時は、セル内の反転電圧の小さいキャパ
シタから順に、まだ読出していないキャパシタを反転さ
せない電圧を印加して分極反転させて、独立して情報を
読出す。 【効果】 メモリセルあたりの記憶容量を多値とするこ
とにより、配線面積を増大することなく高集積化でき
る。
メモリの高集積化を可能とする。 【構成】 メモリセル内に異なる分極反転電圧を持つ複
数の強誘電体キャパシタを並列に配置し、各キャパシタ
に２値の記憶を持たせることにより多値メモリを実現
し、セルあたりの記憶容量を増大させる。書込み時は、
セル内の反転電圧の大きいキャパシタから順に、すでに
書込んだキャパシタを反転させない電圧の印加により正
負の分極を持たせ、各キャパシタに独立した情報を与え
る。また読出し時は、セル内の反転電圧の小さいキャパ
シタから順に、まだ読出していないキャパシタを反転さ
せない電圧を印加して分極反転させて、独立して情報を
読出す。 【効果】 メモリセルあたりの記憶容量を多値とするこ
とにより、配線面積を増大することなく高集積化でき
る。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体メモリセル及び
そのアクセス装置に関し、特に強誘電体を利用した不揮
発性メモリセル及びそのアクセス装置に関する。
そのアクセス装置に関し、特に強誘電体を利用した不揮
発性メモリセル及びそのアクセス装置に関する。
【０００２】
【従来の技術】コンデンサの誘電物質としての強誘電体
には、印加電圧と分極又は蓄積電荷量との間にヒステリ
シスを示し、印加電圧を零としても分極が零とならず、
それ以前の履歴に応じて正又は負の残留分極を示すとい
う特徴がある。この性質を利用して、従来から強誘電体
の不揮発メモリへの応用が行われてきた。
には、印加電圧と分極又は蓄積電荷量との間にヒステリ
シスを示し、印加電圧を零としても分極が零とならず、
それ以前の履歴に応じて正又は負の残留分極を示すとい
う特徴がある。この性質を利用して、従来から強誘電体
の不揮発メモリへの応用が行われてきた。
【０００３】従来の強誘電体不揮発メモリの基本的な構
成は、情報蓄積のための強誘電体キャパシタ１個を有す
るメモリセルをアレイ状に配置し、各セルにアクセスす
るためのワード線、ビット線等の配線を設置するという
ものであった。
成は、情報蓄積のための強誘電体キャパシタ１個を有す
るメモリセルをアレイ状に配置し、各セルにアクセスす
るためのワード線、ビット線等の配線を設置するという
ものであった。
【０００４】図７は強誘電体キャパシタを用いた従来の
メモリセルの等価回路及びそのヒステリシス特性を示す
図である。同図（ａ）において、従来のメモリセルは１
つの強誘電体キャパシタによって構成されていた。ここ
で、強誘電体キャパシタの電荷をＱ、両端子間の電圧を
Ｖとすると、同図（ｂ）に示されているような電荷Ｑ―
電圧Ｖのヒステリシス特性が生じることになる。なお、
図中のＶC は反転電圧である。
メモリセルの等価回路及びそのヒステリシス特性を示す
図である。同図（ａ）において、従来のメモリセルは１
つの強誘電体キャパシタによって構成されていた。ここ
で、強誘電体キャパシタの電荷をＱ、両端子間の電圧を
Ｖとすると、同図（ｂ）に示されているような電荷Ｑ―
電圧Ｖのヒステリシス特性が生じることになる。なお、
図中のＶC は反転電圧である。
【０００５】同図（ｂ）に示されているヒステリシス曲
線において、強誘電体キャパシタは、電圧Ｖ＝０におい
てもＱｒ又は−Ｑｒの蓄積電荷を持つことになる。この
ことを利用し、Ｑｒと−Ｑｒとに夫々値を割当てること
により不揮発性のメモリセルとして使おうとするのが強
誘電体不揮発メモリの基本的な考え方である。つまり、
同図（ｂ）のヒステリシス特性を有するメモリセルによ
れば、図中の点Ａ及びＢに対応させて２つの値の情報を
表すことができるのである。
線において、強誘電体キャパシタは、電圧Ｖ＝０におい
てもＱｒ又は−Ｑｒの蓄積電荷を持つことになる。この
ことを利用し、Ｑｒと−Ｑｒとに夫々値を割当てること
により不揮発性のメモリセルとして使おうとするのが強
誘電体不揮発メモリの基本的な考え方である。つまり、
同図（ｂ）のヒステリシス特性を有するメモリセルによ
れば、図中の点Ａ及びＢに対応させて２つの値の情報を
表すことができるのである。
【０００６】かかる強誘電体不揮発メモリは以下のよう
にアクセスされるのが一般的である。すなわち、情報の
書込みは、各セルのキャパシタに、適当な電圧パルスを
印加し、強誘電体キャパシタに正又は負の残留分極を持
たせることで行われ、読出し時はやはり電圧パルスを印
可し、そのとき回路に流れる電流の大小で分極反転が起
こったかどうかを判別することで行われる。
にアクセスされるのが一般的である。すなわち、情報の
書込みは、各セルのキャパシタに、適当な電圧パルスを
印加し、強誘電体キャパシタに正又は負の残留分極を持
たせることで行われ、読出し時はやはり電圧パルスを印
可し、そのとき回路に流れる電流の大小で分極反転が起
こったかどうかを判別することで行われる。
【０００７】各メモリセルへのアクセスを確実にするた
めに各セルに選択トランジスタを設置する場合や、読み
書きの確実性を向上するためメモリセルごとにダミーセ
ルを配置する場合等もあるが、上記の強誘電体不揮発メ
モリの基本的な構造、読み書きの方法については同様で
あった。
めに各セルに選択トランジスタを設置する場合や、読み
書きの確実性を向上するためメモリセルごとにダミーセ
ルを配置する場合等もあるが、上記の強誘電体不揮発メ
モリの基本的な構造、読み書きの方法については同様で
あった。
【０００８】なお、強誘電体を用いた不揮発メモリは、
特開平１―１５８６９１号公報に開示されている。
特開平１―１５８６９１号公報に開示されている。
【０００９】
【発明が解決しようとする課題】上述したように強誘電
体キャパシタを用いれば、情報を記憶することができ、
外部から情報を書込んだり読出したりすることができ
る。
体キャパシタを用いれば、情報を記憶することができ、
外部から情報を書込んだり読出したりすることができ
る。
【００１０】しかし、上述した強誘電体不揮発メモリに
おいては、記憶できる情報量が１セルあたり２値、すな
わち１ビットに限られていた。このことは強誘電体不揮
発メモリの高集積化に際し以下のような問題を引き起こ
していた。
おいては、記憶できる情報量が１セルあたり２値、すな
わち１ビットに限られていた。このことは強誘電体不揮
発メモリの高集積化に際し以下のような問題を引き起こ
していた。
【００１１】すなわち、メモリデバイスの高集積化のた
めには情報量あたりの面積をなるべく小さくすることが
重要であるが、従来の強誘電体不揮発メモリを高集積化
するためにはセル数を増加させる必要があった。しかし
従来の強誘電体不揮発メモリでは情報量１ビットの１セ
ル毎に少なくとも１組の配線を設置する必要があるた
め、セル数の増大は同時に各セルへの配線数の増大をも
たらしていた。このため情報量あたりの配線面積が増大
し、集積化が困難であるという欠点があった。
めには情報量あたりの面積をなるべく小さくすることが
重要であるが、従来の強誘電体不揮発メモリを高集積化
するためにはセル数を増加させる必要があった。しかし
従来の強誘電体不揮発メモリでは情報量１ビットの１セ
ル毎に少なくとも１組の配線を設置する必要があるた
め、セル数の増大は同時に各セルへの配線数の増大をも
たらしていた。このため情報量あたりの配線面積が増大
し、集積化が困難であるという欠点があった。
【００１２】さらにこの結果として、情報量あたりのコ
ストが増大してしまうという欠点があった。これらの欠
点は上記公開公報の発明では解決できない。
ストが増大してしまうという欠点があった。これらの欠
点は上記公開公報の発明では解決できない。
【００１３】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は配線面積を増
大させることなく高集積化することのできる強誘電体メ
モリセル及びそのアクセス装置を提供することである。
るためになされたものであり、その目的は配線面積を増
大させることなく高集積化することのできる強誘電体メ
モリセル及びそのアクセス装置を提供することである。
【００１４】
【課題を解決するための手段】本発明による強誘電体メ
モリセルは、並列接続され分極反転に要する反転電圧が
互いに異なる第１〜第ｎ（ｎは２以上の整数、以下同
じ）の強誘電体キャパシタを含み、前記第１〜第ｎの強
誘電体キャパシタの夫々に２値情報を記憶するようにし
たことを特徴とする。
モリセルは、並列接続され分極反転に要する反転電圧が
互いに異なる第１〜第ｎ（ｎは２以上の整数、以下同
じ）の強誘電体キャパシタを含み、前記第１〜第ｎの強
誘電体キャパシタの夫々に２値情報を記憶するようにし
たことを特徴とする。
【００１５】本発明による強誘電体メモリセル書込装置
は、並列接続され分極反転に要する反転電圧が互いに異
なる第１〜第ｎの強誘電体キャパシタを含み前記第１〜
第ｎの強誘電体キャパシタの夫々に２値情報を記憶する
ようにした強誘電体メモリセルについての書込み装置で
あって、前記第１〜第ｎの強誘電体キャパシタの夫々に
対し反転電圧が大なるものから小なるものへ順に書込み
を行う書込手段を含むことを特徴とする。
は、並列接続され分極反転に要する反転電圧が互いに異
なる第１〜第ｎの強誘電体キャパシタを含み前記第１〜
第ｎの強誘電体キャパシタの夫々に２値情報を記憶する
ようにした強誘電体メモリセルについての書込み装置で
あって、前記第１〜第ｎの強誘電体キャパシタの夫々に
対し反転電圧が大なるものから小なるものへ順に書込み
を行う書込手段を含むことを特徴とする。
【００１６】本発明による強誘電体メモリセル読出装置
は、並列接続され分極反転に要する反転電圧が互いに異
なる第１〜第ｎの強誘電体キャパシタを含み前記第１〜
第ｎの強誘電体キャパシタの夫々に２値情報を記憶する
ようにした強誘電体メモリセルについての読出装置であ
って、前記第１〜第ｎの強誘電体キャパシタの夫々に対
し反転電圧が小なるものから大なるものへ順に読出しを
行う読出手段を含むことを特徴とする。
は、並列接続され分極反転に要する反転電圧が互いに異
なる第１〜第ｎの強誘電体キャパシタを含み前記第１〜
第ｎの強誘電体キャパシタの夫々に２値情報を記憶する
ようにした強誘電体メモリセルについての読出装置であ
って、前記第１〜第ｎの強誘電体キャパシタの夫々に対
し反転電圧が小なるものから大なるものへ順に読出しを
行う読出手段を含むことを特徴とする。
【００１７】
【作用】複数の強誘電体キャパシタを並列接続してメモ
リセルを構成する。各強誘電体キャパシタについては、
分極反転に要する反転電圧を互いに異なるものとしてお
く。このメモリセルに情報を書込むときは、強誘電体キ
ャパシタの夫々に対し反転電圧が大なるものから小なる
ものへ順に書込みを行う。また、情報を読出すときは、
強誘電体キャパシタの夫々に対し反転電圧が小なるもの
から大なるものへ順に読出しを行う。
リセルを構成する。各強誘電体キャパシタについては、
分極反転に要する反転電圧を互いに異なるものとしてお
く。このメモリセルに情報を書込むときは、強誘電体キ
ャパシタの夫々に対し反転電圧が大なるものから小なる
ものへ順に書込みを行う。また、情報を読出すときは、
強誘電体キャパシタの夫々に対し反転電圧が小なるもの
から大なるものへ順に読出しを行う。
【００１８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１９】図１は本発明による強誘電体メモリセルの
概略構成図である。
概略構成図である。
【００２０】図において強誘電体不揮発メモリセルは、
キャパシタＣ１、Ｃ２、…Ｃｎなるｎ個の強誘電体キャ
パシタ列１、及びこれらを電気回路的に並列に接続する
電極２及び電極３からなっている。この他に、ワード線
及びビット線からセルを選択するためのトランジスタ等
をセル内に設置する構造も可能である。
キャパシタＣ１、Ｃ２、…Ｃｎなるｎ個の強誘電体キャ
パシタ列１、及びこれらを電気回路的に並列に接続する
電極２及び電極３からなっている。この他に、ワード線
及びビット線からセルを選択するためのトランジスタ等
をセル内に設置する構造も可能である。
【００２１】各強誘電体キャパシタは、残留分極が正負
の２つの状態をとり得ることから、２値の情報を記憶す
る不揮発メモリとしての作用を有する。したがって、図
示されている、１セルあたり複数個の強誘電体キャパシ
タを並列配置する構造では、各キャパシタが２値の情報
をとり得る。
の２つの状態をとり得ることから、２値の情報を記憶す
る不揮発メモリとしての作用を有する。したがって、図
示されている、１セルあたり複数個の強誘電体キャパシ
タを並列配置する構造では、各キャパシタが２値の情報
をとり得る。
【００２２】このため、キャパシタ数がｎ個の場合で２
n 値の多値メモリとして使用できることになり、従来の
強誘電体不揮発メモリと比べてメモリセル１個あたりの
記憶容量は２n-1 倍に増大する。この際、各キャパシタ
はセル内で並列に配置するだけであり、電源回路等の外
部からの配線は１セルあたり１組とするため、配線面積
は従来とほぼ同程度である。
n 値の多値メモリとして使用できることになり、従来の
強誘電体不揮発メモリと比べてメモリセル１個あたりの
記憶容量は２n-1 倍に増大する。この際、各キャパシタ
はセル内で並列に配置するだけであり、電源回路等の外
部からの配線は１セルあたり１組とするため、配線面積
は従来とほぼ同程度である。
【００２３】セル内の各キャパシタの分極反転に要する
反転電圧を夫々異なる値にしておくことにより、以下に
述べる記憶手順により各キャパシタへの独立した書込み
及び読出しが可能となる。
反転電圧を夫々異なる値にしておくことにより、以下に
述べる記憶手順により各キャパシタへの独立した書込み
及び読出しが可能となる。
【００２４】セル内のそれぞれ異なった反転電圧を持つ
キャパシタへの書込みは、最も大きな反転電圧を持つキ
ャパシタから始め、順次小さい反転電圧のキャパシタに
書込んでいく。この際、書込もうとしているキャパシタ
の反転電圧より大きく、それ以前に書込んだキャパシタ
の反転電圧よりは小さい大きさの電圧パルスを印加す
る。これにより、すでに書込みを行ったキャパシタの状
態を変更することなく目的のキャパシタの分極を変更
し、書込むことが可能である。
キャパシタへの書込みは、最も大きな反転電圧を持つキ
ャパシタから始め、順次小さい反転電圧のキャパシタに
書込んでいく。この際、書込もうとしているキャパシタ
の反転電圧より大きく、それ以前に書込んだキャパシタ
の反転電圧よりは小さい大きさの電圧パルスを印加す
る。これにより、すでに書込みを行ったキャパシタの状
態を変更することなく目的のキャパシタの分極を変更
し、書込むことが可能である。
【００２５】読出しの場合は逆に、最も小さな反転電圧
を持つキャパシタから読出しを行う。読出しを行うキャ
パシタの反転電圧よりは大きく、次に読出すべきキャパ
シタの反転電圧よりは小さい大きさの、正又は負の電圧
パルスを印加する。これにより、まだ読出していないキ
ャパシタの状態を変更することなく目的のキャパシタの
状態の読出しが可能である。読出した後は、電圧パルス
を印加した際に流れる電流の大小から電圧印加前の分極
の正負を判別すれば良い。
を持つキャパシタから読出しを行う。読出しを行うキャ
パシタの反転電圧よりは大きく、次に読出すべきキャパ
シタの反転電圧よりは小さい大きさの、正又は負の電圧
パルスを印加する。これにより、まだ読出していないキ
ャパシタの状態を変更することなく目的のキャパシタの
状態の読出しが可能である。読出した後は、電圧パルス
を印加した際に流れる電流の大小から電圧印加前の分極
の正負を判別すれば良い。
【００２６】以上述べたように、本発明のメモリセルを
用いて強誘電体不揮発性メモリを構成すれば、１セルあ
たりの情報量を増大することができるのである。この場
合、セル内に強誘電体キャパシタを複数個並列配置する
ためセル面積は増大するが、多値の情報記憶が可能なセ
ルに１組の配線を引くだけでよいため、配線面積はほと
んど従来通りである。このため、強誘電体メモリの高集
積化に伴う従来の欠点を解決することができるのであ
る。
用いて強誘電体不揮発性メモリを構成すれば、１セルあ
たりの情報量を増大することができるのである。この場
合、セル内に強誘電体キャパシタを複数個並列配置する
ためセル面積は増大するが、多値の情報記憶が可能なセ
ルに１組の配線を引くだけでよいため、配線面積はほと
んど従来通りである。このため、強誘電体メモリの高集
積化に伴う従来の欠点を解決することができるのであ
る。
【００２７】以下、図２〜図６を参照し、より具体的な
実施例について説明する。
実施例について説明する。
【００２８】図２に示されているように、本実施例にお
いては１セルあたりの強誘電体キャパシタの個数は２個
とした。強誘電体キャパシタはＣ１、Ｃ２共に、強誘電
層としてチタン酸ジルコン酸鉛（ＰｂＺｒ1-x Ｔｉx Ｏ
3 、ｘ＝０．４７：以下、ＰＺＴと略す）を、強誘電層
を挟む上部及び下部の電極材料にはＰｔを用いて構成し
た。キャパシタＣ１、Ｃ２のサイズは共に１０［μｍ］
×１０［μｍ］とした。これらに異なる反転電圧を持た
せる方法として、ここではキャパシタＣ１とＣ２との強
誘電層の厚さを変化させる方法を採った。つまり、各キ
ャパシタＣ１、Ｃ２について、電極間の距離が互いに異
なるものとなる。
いては１セルあたりの強誘電体キャパシタの個数は２個
とした。強誘電体キャパシタはＣ１、Ｃ２共に、強誘電
層としてチタン酸ジルコン酸鉛（ＰｂＺｒ1-x Ｔｉx Ｏ
3 、ｘ＝０．４７：以下、ＰＺＴと略す）を、強誘電層
を挟む上部及び下部の電極材料にはＰｔを用いて構成し
た。キャパシタＣ１、Ｃ２のサイズは共に１０［μｍ］
×１０［μｍ］とした。これらに異なる反転電圧を持た
せる方法として、ここではキャパシタＣ１とＣ２との強
誘電層の厚さを変化させる方法を採った。つまり、各キ
ャパシタＣ１、Ｃ２について、電極間の距離が互いに異
なるものとなる。
【００２９】具体的には、キャパシタＣ１のＰＺＴ層の
厚さを０．３［μｍ］、キャパシタＣ２のＰＺＴ層の厚
さを１．０［μｍ］とすることで、反転電圧はキャパシ
タＣ１が１．５［Ｖ］、キャパシタＣ２が４［Ｖ］とな
った。
厚さを０．３［μｍ］、キャパシタＣ２のＰＺＴ層の厚
さを１．０［μｍ］とすることで、反転電圧はキャパシ
タＣ１が１．５［Ｖ］、キャパシタＣ２が４［Ｖ］とな
った。
【００３０】異なる反転電圧を持たせる方法としては、
上記のように膜厚を異なるものとする方法の他、ＰＺＴ
のジルコニウムとチタンとの比率を各キャパシタで変え
る方法、各キャパシタに異なる強誘電物質を用いる方法
等もある。
上記のように膜厚を異なるものとする方法の他、ＰＺＴ
のジルコニウムとチタンとの比率を各キャパシタで変え
る方法、各キャパシタに異なる強誘電物質を用いる方法
等もある。
【００３１】各強誘電体キャパシタはＡｌを用いた電極
２及び電極３によって並列に接続し、電極２、３を外部
回路に接続した。なお、以上の構造は全てシリコンウエ
ハ上に配置した。
２及び電極３によって並列に接続し、電極２、３を外部
回路に接続した。なお、以上の構造は全てシリコンウエ
ハ上に配置した。
【００３２】試料の作製は、以下のように行った。まず
熱酸化したシリコンウエハ上にまずＡｌ電極３をスパッ
タ法及びエッチングにより作製した。次に強誘電体キャ
パシタのＰｔ下部電極をＡｌ電極３との接点を持つよう
にスパッタ法で形成し、その上に１［μｍ］の厚さのＰ
ＺＴをスパッタリングで成膜した。キャパシタＣ１とし
て用いる箇所のＰＺＴ膜を、ドライエッチングで厚さ
０．３［μｍ］までエッチングした後、上部電極のＰｔ
をスパッタ形成した。キャパシタＣ１、Ｃ２として用い
る箇所を除いた部分のＰｔ／ＰＺＴ／Ｐｔ層をイオンミ
リングによって除去した後、保護膜を形成し、最後にＡ
ｌ電極２をＰｔ上部電極と接点を持つようにスパッタ法
で形成した。
熱酸化したシリコンウエハ上にまずＡｌ電極３をスパッ
タ法及びエッチングにより作製した。次に強誘電体キャ
パシタのＰｔ下部電極をＡｌ電極３との接点を持つよう
にスパッタ法で形成し、その上に１［μｍ］の厚さのＰ
ＺＴをスパッタリングで成膜した。キャパシタＣ１とし
て用いる箇所のＰＺＴ膜を、ドライエッチングで厚さ
０．３［μｍ］までエッチングした後、上部電極のＰｔ
をスパッタ形成した。キャパシタＣ１、Ｃ２として用い
る箇所を除いた部分のＰｔ／ＰＺＴ／Ｐｔ層をイオンミ
リングによって除去した後、保護膜を形成し、最後にＡ
ｌ電極２をＰｔ上部電極と接点を持つようにスパッタ法
で形成した。
【００３３】以上の工程により、分極反転に要する反転
電圧が互いに異なる２つのキャパシタＣ１、Ｃ２のヒス
テリシス特性について図３を参照して説明する。
電圧が互いに異なる２つのキャパシタＣ１、Ｃ２のヒス
テリシス特性について図３を参照して説明する。
【００３４】図において、大きい反転電圧Ｖc1を持つキ
ャパシタＣ１が同図（ａ）に示されているような電荷Ｑ
―電圧Ｖのヒステリシス特性を有し、小さい反転電圧Ｖ
C2を持つキャパシタＣ２が同図（ｂ）に示されているよ
うな電荷Ｑ―電圧Ｖのヒステリシス特性を有するものと
する。
ャパシタＣ１が同図（ａ）に示されているような電荷Ｑ
―電圧Ｖのヒステリシス特性を有し、小さい反転電圧Ｖ
C2を持つキャパシタＣ２が同図（ｂ）に示されているよ
うな電荷Ｑ―電圧Ｖのヒステリシス特性を有するものと
する。
【００３５】これら反転電圧が互いに異なる２つのキャ
パシタＣ１、Ｃ２を図２に示されているように並列に接
続すると、この並列回路にかかる電圧Ｖと蓄積される合
計の電荷量Ｑとの関係は、図３（ｃ）に示されているよ
うな合成されたヒステリシス特性で表すことができる。
この同図（ｃ）に示されているヒステリシス特性によれ
ば、Ｑ軸と交差する（電圧Ｖ＝０［Ｖ］における）４つ
の点Ａ、Ｂ、Ｃ、Ｄの夫々にメモリの４つの状態を割当
てることができる。これにより、４値を記憶するメモリ
セルを構成することができるのである。
パシタＣ１、Ｃ２を図２に示されているように並列に接
続すると、この並列回路にかかる電圧Ｖと蓄積される合
計の電荷量Ｑとの関係は、図３（ｃ）に示されているよ
うな合成されたヒステリシス特性で表すことができる。
この同図（ｃ）に示されているヒステリシス特性によれ
ば、Ｑ軸と交差する（電圧Ｖ＝０［Ｖ］における）４つ
の点Ａ、Ｂ、Ｃ、Ｄの夫々にメモリの４つの状態を割当
てることができる。これにより、４値を記憶するメモリ
セルを構成することができるのである。
【００３６】そして、書込時には大きいループを反転
（又は非反転）させた後に小さいループを反転（又は非
反転）させることにより、両キャパシタに情報を書込め
ば良い。読出時には逆の順番になる。
（又は非反転）させた後に小さいループを反転（又は非
反転）させることにより、両キャパシタに情報を書込め
ば良い。読出時には逆の順番になる。
【００３７】ここで、従来の強誘電体キャパシタについ
ての電荷Ｑ―電圧Ｖのヒステリシス特性はキャパシタの
大きさ等に依存しており、材料固有の物性値として決ま
るのは分極Ｐ―電界Ｅのヒステリシスとなる。両者は、
強誘電層の厚さをｄ、電極の面積をＡ、真空の誘電率を
ε0 とすると、 Ｖ＝Ｅ・ｄ Ｑ＝（Ｐ＋ε0 Ｅ）Ａ ≒Ｐ・Ａ の関係にある。
ての電荷Ｑ―電圧Ｖのヒステリシス特性はキャパシタの
大きさ等に依存しており、材料固有の物性値として決ま
るのは分極Ｐ―電界Ｅのヒステリシスとなる。両者は、
強誘電層の厚さをｄ、電極の面積をＡ、真空の誘電率を
ε0 とすると、 Ｖ＝Ｅ・ｄ Ｑ＝（Ｐ＋ε0 Ｅ）Ａ ≒Ｐ・Ａ の関係にある。
【００３８】そして、反転電圧Ｖｃは、 Ｖｃ＝Ｅｃ・ｄ であり、電界Ｅｃは物質特有の値であることから、図３
（ｃ）に示されているようなヒステリシス特性を実現す
るためには、強誘電層の厚さをｄを異なるものにす
る、強誘電材料を異なるものにする、の２通りの方法
が考えられるのである。本実施例では上述したように、
強誘電層の厚さをｄを異なるものにしているのである。
（ｃ）に示されているようなヒステリシス特性を実現す
るためには、強誘電層の厚さをｄを異なるものにす
る、強誘電材料を異なるものにする、の２通りの方法
が考えられるのである。本実施例では上述したように、
強誘電層の厚さをｄを異なるものにしているのである。
【００３９】以上の構造を有する強誘電体不揮発メモリ
において、書込み及び読出しの試験を行った。以下の説
明では電圧の方向は電極２が電極３より高電位の場合を
正として、また各キャパシタが正の分極を持つ場合を
１、負の分極を持つ場合を０として表記する。また、強
誘電体キャパシタＣ１を下位ビット、強誘電体キャパシ
タＣ２を上位ビットとして、２個のキャパシタの状態を
「００」、「０１」、「１０」、「１１」と表す。
において、書込み及び読出しの試験を行った。以下の説
明では電圧の方向は電極２が電極３より高電位の場合を
正として、また各キャパシタが正の分極を持つ場合を
１、負の分極を持つ場合を０として表記する。また、強
誘電体キャパシタＣ１を下位ビット、強誘電体キャパシ
タＣ２を上位ビットとして、２個のキャパシタの状態を
「００」、「０１」、「１０」、「１１」と表す。
【００４０】情報の書込みは、まず大きい反転電圧を持
つキャパシタＣ２について行い、その後にキャパシタＣ
１への書込みを行った。各状態の書込みに用いた電圧パ
ルス列が、図４に示されている。電圧パルスの大きさ
は、先に書込む大きいパルスが±５［Ｖ］、次の小さい
パルスが±２．５［Ｖ］であり、以下の説明ではそれぞ
れ大パルス、小パルスと称する。
つキャパシタＣ２について行い、その後にキャパシタＣ
１への書込みを行った。各状態の書込みに用いた電圧パ
ルス列が、図４に示されている。電圧パルスの大きさ
は、先に書込む大きいパルスが±５［Ｖ］、次の小さい
パルスが±２．５［Ｖ］であり、以下の説明ではそれぞ
れ大パルス、小パルスと称する。
【００４１】ここで、キャパシタＣ２とキャパシタＣ１
とに同一の情報を書込む場合、すなわち状態「１１」又
は「００」の書込みの場合には、後からキャパシタＣ１
に書込む小さい電圧パルスは省略することもできる。ま
た予め全てのキャパシタの分極方向を大きな電圧パルス
の印加により揃えておく、消去パルスを併用することに
より、さらに書込みパルス列の一部を省略することも可
能である。
とに同一の情報を書込む場合、すなわち状態「１１」又
は「００」の書込みの場合には、後からキャパシタＣ１
に書込む小さい電圧パルスは省略することもできる。ま
た予め全てのキャパシタの分極方向を大きな電圧パルス
の印加により揃えておく、消去パルスを併用することに
より、さらに書込みパルス列の一部を省略することも可
能である。
【００４２】これらのパルス列によって書込みを行い、
電圧０［Ｖ］の状態で１分間放置した後、図５に示され
ている負の読出しパルスを印加し、並列回路に流れる電
流を測定した。読出しは反転電圧の小さいキャパシタＣ
１から始め、その後に反転電圧の大きいキャパシタＣ２
の読出しを行った。パルス電圧の大きさは夫々−２．５
［Ｖ］、−５［Ｖ］である。
電圧０［Ｖ］の状態で１分間放置した後、図５に示され
ている負の読出しパルスを印加し、並列回路に流れる電
流を測定した。読出しは反転電圧の小さいキャパシタＣ
１から始め、その後に反転電圧の大きいキャパシタＣ２
の読出しを行った。パルス電圧の大きさは夫々−２．５
［Ｖ］、−５［Ｖ］である。
【００４３】書込み状態が「００」、「０１」、「１
０」、「１１」の夫々について、読出し時の回路電流の
時間変化を測定した結果が図６に示されている。
０」、「１１」の夫々について、読出し時の回路電流の
時間変化を測定した結果が図６に示されている。
【００４４】図においては、書込み状態が「００」のと
きの波形が二点鎖線で、書込み状態が「０１」のときの
波形が破線で、書込み状態が「１０」のときの波形が一
点鎖線で、書込み状態が「１１」のときの波形が実線で
夫々示されている。
きの波形が二点鎖線で、書込み状態が「０１」のときの
波形が破線で、書込み状態が「１０」のときの波形が一
点鎖線で、書込み状態が「１１」のときの波形が実線で
夫々示されている。
【００４５】図に示されているように、２回の読出し電
圧パルス印加に対応して、電流の時間変化には２つの山
Ｒ１及びＲ２が生じる。これらは夫々下位ビットすなわ
ちキャパシタＣ１の読出し、上位ビットすなわちキャパ
シタＣ２の読出しに対応する。
圧パルス印加に対応して、電流の時間変化には２つの山
Ｒ１及びＲ２が生じる。これらは夫々下位ビットすなわ
ちキャパシタＣ１の読出し、上位ビットすなわちキャパ
シタＣ２の読出しに対応する。
【００４６】図に示されているように、それぞれのビッ
トの読出しにおいて、書込まれていた情報が「１」か
「０」かで、流れる電流値に違いが認められる。これ
は、以下の理由による。すなわち、書込まれた情報が
「０」、すなわち負方向の分極を持っていた場合には、
負の読出しパルス印加によっては分極反転が起こらず、
流れる電流も少ないのに対し、書込まれた情報が
「１」、すなわち正方向の分極を持っていた場合には、
負の読出しパルス印加によって分極反転が起き、書込ま
れた情報が「０」で読出し時に分極反転しない場合より
電流が多く流れるためである。
トの読出しにおいて、書込まれていた情報が「１」か
「０」かで、流れる電流値に違いが認められる。これ
は、以下の理由による。すなわち、書込まれた情報が
「０」、すなわち負方向の分極を持っていた場合には、
負の読出しパルス印加によっては分極反転が起こらず、
流れる電流も少ないのに対し、書込まれた情報が
「１」、すなわち正方向の分極を持っていた場合には、
負の読出しパルス印加によって分極反転が起き、書込ま
れた情報が「０」で読出し時に分極反転しない場合より
電流が多く流れるためである。
【００４７】以上の読出しには、負のパルスに限らず、
正の電圧パルスを用いることも可能である。その場合
は、キャパシタＣ１、Ｃ２の夫々について、電流が多く
流れ分極反転を起こしたものは状態「０」、電流が少な
かったものは状態「１」と判別すればよい。これらよ
り、本実施例のメモリセル構造において、多値の情報を
書込み・読出しを正しく行うというメモリとしての基本
動作が確認できた。
正の電圧パルスを用いることも可能である。その場合
は、キャパシタＣ１、Ｃ２の夫々について、電流が多く
流れ分極反転を起こしたものは状態「０」、電流が少な
かったものは状態「１」と判別すればよい。これらよ
り、本実施例のメモリセル構造において、多値の情報を
書込み・読出しを正しく行うというメモリとしての基本
動作が確認できた。
【００４８】また、上述の試験において、書込みと読出
しとの間の放置時間を１秒から１日の範囲で変化させた
が、読出し時の電流に変化はみられず、状態の読出しは
正しく行うことができた。すなわち、本メモリセルにお
ける不揮発性を確認することができた。
しとの間の放置時間を１秒から１日の範囲で変化させた
が、読出し時の電流に変化はみられず、状態の読出しは
正しく行うことができた。すなわち、本メモリセルにお
ける不揮発性を確認することができた。
【００４９】比較のため、図４の各状態の書込みパルス
列における、大パルスと小パルスとの順序を逆にして書
込みを行い、その後に図５の読出しパルスを印加して電
流測定を行った。その結果、「００」、「０１」を書込
んだ場合が共に図６の「００」読出し時と同じ電流変化
を示し、「１０」、「１１」を書込んだ場合が共に図６
の「１１」読出し時と同じ電流変化を示した。
列における、大パルスと小パルスとの順序を逆にして書
込みを行い、その後に図５の読出しパルスを印加して電
流測定を行った。その結果、「００」、「０１」を書込
んだ場合が共に図６の「００」読出し時と同じ電流変化
を示し、「１０」、「１１」を書込んだ場合が共に図６
の「１１」読出し時と同じ電流変化を示した。
【００５０】これは、書込みの順序を逆転したために、
先に書込んだ反転電圧の小さいキャパシタＣ１の状態
が、その後の大パルスによる反転電圧の大きいキャパシ
タＣ２への書込み時に変更されてしまうためである。つ
まり、書込み時の順序を変更すると、各キャパシタへの
独立した情報の書込みができなくなった。
先に書込んだ反転電圧の小さいキャパシタＣ１の状態
が、その後の大パルスによる反転電圧の大きいキャパシ
タＣ２への書込み時に変更されてしまうためである。つ
まり、書込み時の順序を変更すると、各キャパシタへの
独立した情報の書込みができなくなった。
【００５１】さらに比較のため、読出し時の電圧パルス
における大パルスと小パルスとの順序を逆にして読出し
を試みた。書込みには図４に示した通りの電圧パルスを
用いた。
における大パルスと小パルスとの順序を逆にして読出し
を試みた。書込みには図４に示した通りの電圧パルスを
用いた。
【００５２】その結果、大パルスの印加による上位ビッ
トキャパシタＣ２の読出し後に、小パルスを印加してキ
ャパシタＣ１を読出そうとしても、書込んだ状態に関係
なく流れる電流は小さく分極反転が起こらない。これ
は、たとえキャパシタＣ１に書込んだ状態が「１」、す
なわち正の分極であっても、大パルスの印加によるキャ
パシタＣ２の読出し時に反転電圧の小さいキャパシタＣ
１が分極反転してしまい、正常な読出しができなくなっ
たためである。つまり、読出しの順序を変更すると、各
キャパシタからの独立した情報の読出しができなくなっ
た。
トキャパシタＣ２の読出し後に、小パルスを印加してキ
ャパシタＣ１を読出そうとしても、書込んだ状態に関係
なく流れる電流は小さく分極反転が起こらない。これ
は、たとえキャパシタＣ１に書込んだ状態が「１」、す
なわち正の分極であっても、大パルスの印加によるキャ
パシタＣ２の読出し時に反転電圧の小さいキャパシタＣ
１が分極反転してしまい、正常な読出しができなくなっ
たためである。つまり、読出しの順序を変更すると、各
キャパシタからの独立した情報の読出しができなくなっ
た。
【００５３】以上より、本実施例の強誘電体メモリセル
は、上記のようなアクセス方法を用いることにより、多
値の不揮発メモリとして動作することを確認することが
できた。
は、上記のようなアクセス方法を用いることにより、多
値の不揮発メモリとして動作することを確認することが
できた。
【００５４】さらに、１つのセルにキャパシタを３個以
上並列に設置した場合でも、全く同様に多値の不揮発メ
モリとしての動作を確認することができた。
上並列に設置した場合でも、全く同様に多値の不揮発メ
モリとしての動作を確認することができた。
【００５５】以上説明したように、単位セル内に、２個
以上の異なる反転電圧を持つ強誘電体キャパシタを並列
に設置することにより、セルあたりの記憶容量を増大す
ることができる。そして、この並列に配置した各キャパ
シタにはその反転電圧の違いを利用して、書込みは反転
電圧の高いものから順に、読出しは反転電圧の低いもの
から順に行うことにより、独立した状態を書込み、かつ
読出すことができるのである。
以上の異なる反転電圧を持つ強誘電体キャパシタを並列
に設置することにより、セルあたりの記憶容量を増大す
ることができる。そして、この並列に配置した各キャパ
シタにはその反転電圧の違いを利用して、書込みは反転
電圧の高いものから順に、読出しは反転電圧の低いもの
から順に行うことにより、独立した状態を書込み、かつ
読出すことができるのである。
【００５６】
【発明の効果】以上説明したように本発明は、メモリセ
ルあたりの記憶容量を多値とすることにより、配線面積
を増大することなく高集積化できるという効果がある。
ルあたりの記憶容量を多値とすることにより、配線面積
を増大することなく高集積化できるという効果がある。
【図１】本発明による強誘電体メモリセルの概略構成図
である。
である。
【図２】本発明の実施例による強誘電体メモリセルの等
価回路である。
価回路である。
【図３】図２の強誘電体メモリセルのヒステリシス特性
を示す図である。
を示す図である。
【図４】図２の強誘電体メモリセルに対する書込みに用
いた電圧パルスを示す波形図である。
いた電圧パルスを示す波形図である。
【図５】図２の強誘電体メモリセルに対する読出しに用
いた電圧パルスを示す波形図である。
いた電圧パルスを示す波形図である。
【図６】図１の強誘電体メモリセルに対する読出し時の
電流を示す波形図である。
電流を示す波形図である。
【図７】図７は強誘電体キャパシタを用いた従来のメモ
リセルの等価回路及びそのヒステリシス特性を示す図で
ある。
リセルの等価回路及びそのヒステリシス特性を示す図で
ある。
２、３ 電極 Ｃ１〜Ｃｎ キャパシタ
Claims (7)
- 【請求項１】 並列接続され分極反転に要する反転電圧
が互いに異なる第１〜第ｎ（ｎは２以上の整数、以下同
じ）の強誘電体キャパシタを含み、前記第１〜第ｎの強
誘電体キャパシタの夫々に２値情報を記憶するようにし
たことを特徴とする強誘電体メモリセル。 - 【請求項２】 前記第１〜第ｎの強誘電体キャパシタ
は、キャパシタを構成する電極間の距離が互いに異なる
ことを特徴とする請求項１記載の強誘電体メモリセル。 - 【請求項３】 前記第１〜第ｎの強誘電体キャパシタ
は、互いに異なる強誘電体物質で構成されていることを
特徴とする請求項１記載の強誘電体メモリセル。 - 【請求項４】 並列接続され分極反転に要する反転電圧
が互いに異なる第１〜第ｎの強誘電体キャパシタを含み
前記第１〜第ｎの強誘電体キャパシタの夫々に２値情報
を記憶するようにした強誘電体メモリセルについての書
込装置であって、前記第１〜第ｎの強誘電体キャパシタ
の夫々に対し反転電圧が大なるものから小なるものへ順
に書込みを行う書込手段を含むことを特徴とする強誘電
体メモリセル書込装置。 - 【請求項５】 前記書込手段は、前記第１〜第ｎの強誘
電体キャパシタの夫々に対し各キャパシタに書込むべき
２値情報及び該キャパシタを分極反転させるために必要
な反転電圧値に応じた値の電圧を与えることを特徴とす
る請求項４記載の強誘電体メモリセル書込装置。 - 【請求項６】 並列接続され分極反転に要する反転電圧
が互いに異なる第１〜第ｎの強誘電体キャパシタを含み
前記第１〜第ｎの強誘電体キャパシタの夫々に２値情報
を記憶するようにした強誘電体メモリセルについての読
出装置であって、前記第１〜第ｎの強誘電体キャパシタ
の夫々に対し反転電圧が小なるものから大なるものへ順
に読出しを行う読出手段を含むことを特徴とする強誘電
体メモリセル読出装置。 - 【請求項７】 前記読出手段は、前記第１〜第ｎの強誘
電体キャパシタの夫々に対し各キャパシタを分極反転さ
せるために必要な反転電圧値に応じた値の電圧を与える
手段を有し、この電圧を与えることにより流れた電流値
に応じて各キャパシタに記憶されていた情報を判別する
ようにしたことを特徴とする請求項６記載の強誘電体メ
モリセル読出装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32344494A JPH08180673A (ja) | 1994-12-27 | 1994-12-27 | 強誘電体メモリセル及びそのアクセス装置 |
| US08/587,790 US5668754A (en) | 1994-12-27 | 1995-12-26 | Ferroelectric memory cell and reading/writing method thereof |
| KR1019950072160A KR0182813B1 (ko) | 1994-12-27 | 1995-12-27 | 강유전성 메모리셀 및 그의 판독/기록방법 |
| DE69520265T DE69520265T2 (de) | 1994-12-27 | 1995-12-27 | Ferroelektrische Speicherzelle und ihre Lese- und Schreibeverfahren |
| EP95120599A EP0720172B1 (en) | 1994-12-27 | 1995-12-27 | Ferroelectric memory cell and reading/writing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32344494A JPH08180673A (ja) | 1994-12-27 | 1994-12-27 | 強誘電体メモリセル及びそのアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08180673A true JPH08180673A (ja) | 1996-07-12 |
Family
ID=18154741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32344494A Pending JPH08180673A (ja) | 1994-12-27 | 1994-12-27 | 強誘電体メモリセル及びそのアクセス装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5668754A (ja) |
| EP (1) | EP0720172B1 (ja) |
| JP (1) | JPH08180673A (ja) |
| KR (1) | KR0182813B1 (ja) |
| DE (1) | DE69520265T2 (ja) |
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| KR100487920B1 (ko) * | 2002-09-06 | 2005-05-06 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
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| JP3239109B2 (ja) | 1998-08-28 | 2001-12-17 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリとその読み出し方法 |
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- 1995-12-27 KR KR1019950072160A patent/KR0182813B1/ko not_active IP Right Cessation
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