KR100382546B1

KR100382546B1 - 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀검출방법

Info

Publication number: KR100382546B1
Application number: KR10-2000-0072918A
Authority: KR
Inventors: 강희복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-04
Filing date: 2000-12-04
Publication date: 2003-05-09
Also published as: KR20020043797A; JP2002184200A; US20020093846A1; JP4235786B2; DE10129263A1; DE10129263B4; US6510072B2

Abstract

별도의 테스트 모드가 필요없고 공정조건이 변화되어도 쉽게 불량셀을 검지하여 제거할 수 있는 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀 검출방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 불휘발성 강유전체 메모리 장치는 상부 셀 어레이부와 하부 셀 어레이부 및 그 사이에 상기 상,하부 셀 어레이부를 각각 센싱하기 위한 센싱앰프와 상기 상,하부 셀 어레이부의 워드라인 구동을 선택하기 위한 워드라인 드라이버로 구성된 불휘발성 강유전체 메모리 셀 구동부와; 상기 워드라인 드라이버에 선택적으로 워드라인 디코딩신호를 출력하는 X-디코더와; 상기 상,하부 셀 어레이부의 불량셀을 검출하기 위해서 리스토어 펄스(PW1)의 폭을 가변하기 위한 스위칭 제어 신호를 출력하는 제 1, 제 2 스위칭 신호 발생부와, 상기 제 1, 제 2 스위칭 신호 발생부의 스위칭 제어 신호를 선택적으로 받아서 상기 리스토어 펄스폭을 가변하여 상기 워드라인 드라이버에 출력하기 위한 펄스폭 가변 출력부로 구성된 펄스폭 발생부를 포함하여 구성됨을 특징으로 한다.

Description

불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀 검출방법{NONVOLATILE FERROELECTRIC MEMORY DEVICE AND METHOD FOR DETECTING WEAK CELL USING THE SAME}

본 발명은 반도체 메모리 장치에 대한 것으로, 특히 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀 검출방법에 관한 것이다.

일반적으로, 불휘발성 강유전체 메모리 장치 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM) 정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.

FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.

이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.

도 1은 일반적인 강유전체의 특성인 히스테리시스 루프를 나타내었다.

도 1에 도시된 바와 같이 전계에 의해 유기된 분극이 전계를 제거하더라고 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)를 유지하고 있는 것을 볼 수 있다.

불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.

도 2는 종래 불휘발성 강유전체 메모리 장치에 따른 단위 셀을 도시한 것이다.

도 2에 도시한 바와 같이 일방향으로 비트라인(B/L)이 형성되고, 상기 비트라인과 교차하는 방향으로 워드라인(W/L)이 형성되고, 상기 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 게이트가 워드라인에 연결되고 소오스는 비트라인에 연결되도록 트랜지스터(T1)가 형성되고, 두 단자중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가 형성된다.

이와 같은 단위 셀들로 구성된 종래 불휘발성 강유전체 메모리 장치는 각 단위 셀의 강유전체 커패시터의 결함에 의해 불량셀(Weak Cell)들이 존재하게 된다.

이와 같은 불량셀들을 검출하기 위해서 종래에는 도 3에 도시된 오프셋 센싱 앰프 제어회로를 사용한다.

즉, 비트라인의 센싱 전압에 적당한 오프셋 전압을 추가함으로써 센싱 마진을 변동시키는 방법이다.

첨부 도면을 참조하여 종래 불휘발성 강유전체 메모리 장치를 이용한 불량셀 검출방법에 대하여 설명하면 다음과 같다.

도 3은 종래 센싱 앰프의 옵셋 컨트롤 회로도이고, 도 4는 종래 리드시 비트라인 전압에 따른 옵셋전압의 변화를 나타낸 그래프이다.

종래 센싱앰프의 옵셋 컨트롤 회로는 도 3에 도시한 바와 같이 비트라인과 비트라인바가 있고, 비트라인과 비트라인바의 사이에 비트라인 신호를 반전하여 비트라인바에 출력하는 제 1 인버터와 비트라인바의 신호를 반전하여 비트라인에 출력하는 제 2 인버터가 있다.

그리고 비트라인과 드라이버의 사이에 제 1 스위칭 트랜지스터와 제 1 옵셋 커패시터가 구비되어 있고, 비트라인바과 드라이버의 사이에 제 2 스위칭 트랜지스터와 제 2 옵셋 커패시터가 구비되어 있다.

이때 제 1 스위칭 트랜지스터는 비트라인의 신호를 옵셋 커패시터을 통해서 드라이버에 전달하고, 제 2 스위칭 트랜지스터는 비트라인의 신호를 옵셋 커패시터을 통해서 드라이버에 전달하는 기능을 한다.

종래 불량셀 검출은 도 3에 도시된 옵셋 컨트롤 회로를 이용하여 진행되는 것으로, 비트라인 센싱 전압에 옵셋 전압을 추가하므로써 센싱 마진을 변동시킨다.

즉, 정상적인 비트라인 레벨에 임의의 옵셋 커패시터를 추가하여서 비트라인의 로딩(Loading)에 균형이 깨지고, 센싱동작시 센싱앰프의 동작 마진이 줄어들게 되어서 불량셀을 거를수 있는 것이다.

도 4는 리드(Read) 모드시 비트라인 전압에 의존하여 옵셋 전압이 변하는 것을 나타낸 것으로써, 리드 모드시에 비트라인 전압이 작으면 비트라인에 가해지는 옵셋전압도 작아지고, 비트라인 전압이 크면 옵셋전압도 크게 작용한다.

상기와 같은 종래 불휘발성 강유전체 메모리 장치를 이용한 불량셀 검출방법은 다음과 같은 문제가 있다.

첫째, 불량셀을 거르기 위해서 별도의 옵셋 커패시터를 추가해야 하므로 공정이 복잡해진다.

둘째, 공정 조건이 변화되면 정상적인 비트라인 레벨이 변화되고 이에 따라서 불량셀을 판별하는데 오류가 발생할 수 있다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 별도의 테스트 모드가 필요없고 공정조건이 변화되어도 쉽게 불량셀을 검지하여 제거할 수 있는 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀 검출방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 강유전체의 히스테리시스 루프 특성도

도 2는 일반적인 불휘발성 강유전체 메모리 장치에 따른 단위 셀의 구성도

도 3은 종래 센싱 앰프의 옵셋 컨트롤 회로도

도 4는 종래 리드시 비트라인 전압에 따른 옵셋전압의 변화를 나타낸 그래프

도 5는 본 발명 불휘발성 강유전체 메모리 장치의 구성도

도 6은 도 5의 불휘발성 강유전체 메모리 장치에 따른 메모리셀 어레이부의 구성도

도 7은 도 6의 단위 메인 셀(Main Cell:MC)의 회로구성도

도 8은 도 6의 레퍼런스 셀(Reference Cell:RC)의 회로구성도

도 9는 본 발명 불휘발성 강유전체 메모리 장치에 따른 라이트 모드의 동작 타이밍도

도 10은 본 발명 불휘발성 강유전체 메모리 장치에 따른 리드 모드의 동작 타이밍도

도 11은 도 9와 도 10에서의 PW1의 펄스폭 가변 제어 회로도

도 12는 도 11의 제 1 스위칭신호(SWC1) 발생부

도 13은 도 11의 제 2 스위칭신호(SWC2) 발생부

도 14는 PW1 펄스폭 크기에 따른 저장전하 의존성을 나타낸 그래프

도 15는 PW1 펄스폭 변화예를 나타낸 도면

도 16은 도 15의 PW1 펄스폭 변화에 따른 B/L 유기전압 의존성을 나타낸 도면

도 17은 고전압 감지 동기 회로의 동작 설명도

도 18은 도 17의 SWC1,SWC2 신호파형에 따른 도 11의 PW1 펄스 발생도

도면의 주요 부분에 대한 부호의 설명

50 : 메모리 셀 어레이부 51 : X-디코더

52 : 제 1 스위칭 신호 발생부 53 : 제 2 스위칭 신호 발생부

54 : 스위칭 신호 발생부 55 : 펄스폭 가변 발생부

56 : 불량셀 검출 펄스 발생부 57 : 워드라인 드라이버

Sub_T : 상부 셀 어레이부 S/A : 센싱앰프

Sub_B : 하부 셀 어레이부

상기와 같은 목적을 달성하기 위한 본 발명 불휘발성 강유전체 메모리 장치는 상부 셀 어레이부와 하부 셀 어레이부 및 그 사이에 상기 상,하부 셀 어레이부를 각각 센싱하기 위한 센싱앰프와 상기 상,하부 셀 어레이부의 워드라인 구동을 선택하기 위한 워드라인 드라이버로 구성된 불휘발성 강유전체 메모리 셀 구동부와; 상기 워드라인 드라이버에 선택적으로 워드라인 디코딩신호를 출력하는 X-디코더와; 상기 상,하부 셀 어레이부의 불량셀을 검출하기 위해서 리스토어 펄스(PW1)의 폭을 가변하기 위한 스위칭 제어 신호를 출력하는 제 1, 제 2 스위칭 신호 발생부와, 상기 제 1, 제 2 스위칭 신호 발생부의 스위칭 제어 신호를 선택적으로 받아서 상기 리스토어 펄스폭을 가변하여 상기 워드라인 드라이버에 출력하기 위한 펄스폭 가변 출력부로 구성된 펄스폭 발생부를 포함하여 구성됨을 특징으로 한다.상기와 같은 구성을 갖는 본 발명 불휘발성 강유전체 메모리 장치를 이용한 불량셀 검출방법은 상부 셀 어레이부와 하부 셀 어레이부 및 그 사이에 상기 상,하부 셀 어레이부를 각각 센싱하기 위한 센싱앰프와 상기 상,하부 셀 어레이부의 워드라인 구동을 선택하기 위한 워드라인 드라이버로 구성된 불휘발성 강유전체 메모리 셀 구동부에 있어서, 상기 워드라인 드라이버에 선택적으로 워드라인 디코딩신호를 출력하는 단계, 상기 상,하부 셀 어레이부의 불량셀을 검출하기 위해서 상기 워드라인 드라이버에 리스토어 펄스(PW1)의 폭을 가변하여 출력하는 단계, 상기 리스토어 펄스(PW1)가 출력됨과 동시에 이의 크기에 대응되어 상기 각 셀 어레이부의 메모리 셀에 저장되는 데이터(전하량)를 조정하고, 상기 리스토어 펄스의 크기에 대응되어 가변되는 비트라인 센싱레벨을 출력하는 단계, 상기 각 셀 어레이부의 메모리 셀을 센싱하여 상기 가변된 비트라인 센싱레벨 중 최소 센싱레벨에 먼저 도달하는 메모리 셀을 검지하여 불량셀로 판별하는 단계를 포함함을 특징으로 한다.

본 발명은 불휘발성 강유전체 메모리 칩의 신뢰성을 확보하기 위해 약한셀(불량 셀)(Weak Cell)을 미리 제거하는 방법에 관한 것이다.

즉, 셀의 동작 펄스 폭을 가변하여 셀에 저장되는 데이터를 조정하므로써 비트라인 센싱 레벨을 가변하고, 센싱앰프의 센싱 입력 전압을 가변하여 최소 센싱 레벨에 약한 셀이 먼저 도달하게 함으로써 약한 셀을 제거시키는 것이다.

첨부 도면을 참조하여 본 발명 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀 검출방법에 대하여 설명하면 다음과 같다.

먼저, 본 발명 불휘발성 강유전체 메모리 장치에 대하여 설명한다.

도 5는 본 발명 불휘발성 강유전체 메모리 장치의 구성도이고, 도 6은 도 5의 불휘발성 강유전체 메모리 장치에 따른 메모리셀 어레이부의 구성도이다.

그리고 도 7은 도 6의 단위 메인 셀(Main Cell:MC)의 회로구성도이고, 도 8은 도 6의 레퍼런스 셀(Reference Cell:RC)의 회로구성도이다.

먼저 본 발명 불휘발성 강유전체 메모리 장치는 도 5에 도시한 바와 같이 메모리 셀 어레이부(50)와 워드라인 드라이버(57)와 워드라인 드라이버(57)를 구동하기 위한 X-디코더(51)와 메모리 셀 어레이부(50)의 불량셀을 검출할 수 있도록 불량셀 검출 펄스 발생부(56)로 구성되었다.

이때 메모리 셀 어레이부(50)는 도 5와 도 6에 도시한 바와 같이 복수개의 서브 셀 어레이들로 구성되는데, 그중 상,하로 인접한 서브 셀 어레이(sub_T,sub_B) 사이에는 센싱앰프(S/A)가 구성된다. 이때 sub_T는 탑(Top)어레이이고, sub_B는 바텀(Bottom) 어레이이다.

각각의 서브 셀 어레이는 크게 비트라인(Top_B/L,Bot_B/L)과, 비트라인(Top_B/L,Bot_B/L)에 연결된 복수개의 메인 셀(MC)들과, 상기 비트라인(Top_B/L,Bot_B/L)에 연결된 레퍼런스 셀(RC), 그리고 칼럼 선택부(CS)로 구성된다.

이때, 센싱앰프(S/A)를 중심으로 그 상부에 구성되는 서브 셀 어레이부(sub_T)내 레퍼런스 셀(RC)은 하부에 구성되는 서브 셀 어레이부(sub_B)내 메인 셀(MC)과 동시에 엑세스된다.

반면에, 하부에 구성되는 서브 셀 어레이부(sub_B)내 레퍼런스 셀(RC)은 상부에 구성되는 서브 셀 어레이부(sub_T)내 메인 셀(MC)과 동시에 엑세스된다.

상기 칼럼 선택부(CS)는 Y(column) 어드레스를 이용하여 해당 칼럼 비트라인을 선택적으로 활성화시킨다.

이에, 상기 칼럼 선택부(CS)가 하이 레벨이면 해당 칼럼 비트라인과 데이터 버스가 연결되어 데이터 전달이 이루어지게 된다.

다음에 메인셀(MC)은 도 7에 도시되어 있는데 일방향으로 비트라인(B/L)이 형성되고, 상기 비트라인과 교차하는 방향으로 워드라인(W/L)이 형성되고, 상기 워드라인(W/L)에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 게이트가 워드라인에 연결되고 소오스는 비트라인에 연결되도록 트랜지스터(T)가 형성되고, 두 단자중 제 1 단자가 트랜지스터(T)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC)가형성된다.

그리고 상기 각각의 레퍼런스 셀은 도 8과 같이 구성된다.

도 8은 본 발명 불휘발성 강유전체 메모리 장치에 따른 레퍼런스 셀의 상세구성도이다.

도 8에 도시한 바와 같이, 일방향으로 형성된 비트라인(B/L), 상기 비트라인(B/L)을 가로지르는 방향으로 형성된 레퍼런스 워드라인(REF_W/L), 상기 레퍼런스 워드라인 신호에 의해 제어되며 강유전체 커패시터에 저장된 레퍼런스 전압을 선택적으로 상기 비트라인에 전달하는 스위칭부(81), 상기 강유전체 커패시터와 연결된 상기 스위칭부(81)의 입력단의 레벨을 선택적으로 초기화시키는 레벨 초기화부(82), 상기 스위칭부의 입력단에 병렬적으로 연결되는 복수개의 강유전체 커패시터(FC1,FC2,FC3,...,FCn)들을 포함하여 구성된다.

여기서, 상기 스위칭부(81)는 게이트가 상기 레퍼런스 워드라인(REF_W/L)에 연결되고 드레인은 상기 비트라인(B/L)에 연결되며 소오스는 스토리지 노드(SN)에 연결되는 앤모스 트랜지스터(이하, "제 1 트랜지스터(T1)")로 구성한다.

상기 레벨 초기화부(82)는 레퍼런스 셀의 스토리지 노드(SN)을 초기화시키기 위한 컨트롤 신호인 레퍼런스 셀 이퀄라이즈 컨트롤 신호(REF_EQ)에 의해 제어되며 상기 제 1 트랜지스터(T1)의 소오스와 접지단(Vss) 사이에 연결된 앤모스 트랜지스터(이하, "제 2 트랜지스터(T2)")로 구성한다.

상기 복수개의 강유전체 커패시터(FC1,FC2,FC3,FC4...,FCn)들은 제 1, 제 2 전극과 그 사이에 형성된 강유전체 물질로 구성되며, 각 강유전체 커패시터의 제 1전극은 상기 제 1 트랜지스터(T1)의 소오스와 연결되고, 제 2 전극은 레퍼런스 플레이트 라인(REF_P/L)에 연결된다.

여기서, 상기 복수개의 강유전체 커패시터(FC1,FC2,FC3,FC4,...FCn)들은 레퍼런스 셀의 커패시터 사이즈에 따라 그 수가 결정된다.

즉, 레퍼런스 셀의 커패시터 사이즈에 따라 강유전체 커패시터의 수를 자유롭게 조정할 수 있다.

그리고, 상기 스토리지 노드(SN)는 복수개의 강유전체 커패시터(FC1,FC2,FC3,FC4,...FCn)들의 제 1 단자들과 병렬적으로 연결되어 있다.

상기 레퍼런스 셀 이퀄라이즈 컨트롤 신호(REF_EQ)는 상기 스토리지 노드(SN)을 접지전압 레벨로 초기화시킨다. 즉, 레퍼런스 셀 이퀄라이즈 컨트롤 신호(REF_EQ)가 하이 레벨이면 상기 제 2 트랜지스터(T2)가 턴-온되어 스토리지 노드를 접지전압 레벨로 만든다.

상기의 구성을 갖는 레퍼런스 셀의 동작원리에 대하여 설명하면 다음과 같다.

도 1의 히스테리시스 루프의 Qs는 강유전체 커패시터의 스위칭 전하를 나타낸 것이고, Qns는 강유전체 커패시터의 넌-스위칭 전하를 나타낸 것으로써, 본 발명의 레퍼런스 셀은 Qns를 이용한다.

즉, 동작 사이클내에서 레퍼런스 워드라인(REF_W/L)은 레퍼런스 플레이트 라인(REF_P/L)과 함께 하이 레벨로 천이된다. 따라서 비트라인(B/L)에는 Qns×강유전체 커패시터의 사이즈 만큼의 전하가 공급된다.

이때, 센싱앰프가 동작하기 이전에 레퍼런스 워드라인을 다시 로우 레벨로 천이시켜 비트라인의 전압이 레퍼런스 셀에 영향을 주지 못하도록 한다.

한편, 레퍼런스 플레이트 라인은 하이 레벨 상태를 유지하다가 상기 레퍼런스 워드라인이 충분히 로우 레벨로 안정화되었을 경우에 비로소 로우 레벨로 천이된다.

이와 같이, 넌-스위칭 전하(Qns)를 이용하기 때문에 프리차아지 구간동안에는 별도로 리스토어(Restore)할 필요가 없다. 따라서, 레퍼런스 워드라인은 더 이상의 하이 레벨이 필요없게 된다.

레퍼런스 레벨은 스토리지 노드의 초기 레벨에 영향을 받으므로 스토리지 노드의 안정화를 위해서는 도 8의 제 2 트랜지스터(T2)를 이용하고, 레퍼런스 이퀄라이즈 컨트롤 신호(REF_EQ)를 이용하여 스토리지 노드를 접지전압 레벨로 초기화시켜 준다.

따라서, 스토리지 노드의 초기 레벨이 접지전압을 유지하게 되므로 레퍼런스 레벨을 안정화시킬 수 있다.

다음에 본 발명 불휘발성 강유전체 메모리 장치의 리드/라이트 동작에 대하여 설명한다.

도 9는 본 발명 불휘발성 강유전체 메모리 장치에 따른 라이트 모드의 동작 타이밍도이고, 도 10은 본 발명 불휘발성 강유전체 메모리 장치에 따른 리드 모드의 동작 타이밍도이다.

먼저, 도 9와 도 10의 파형도를 보면, 라이트와 리드시 파형이 동일함을 알수 있다.

하지만, 도 9는 라이트 인에이블 신호(WEBpad)에 의해 라이트시에는 외부의 데이터가 데이터 입력 패드(data input pad)를 통해 비트라인(B/L)에 강제적으로 입력되는 경우이고, 도 10은 센싱앰프의 증폭 데이터가 외부의 데이터 입/출력 패드에 전달되는 경우이다.

이하, 도 9에 도시된 파형도를 참조하여 라이트 모드를 설명하면 다음과 같다.

한 사이클의 CSBpad신호가 로우 레벨로 천이되면서 액티브 구간이 시작된 후 프리챠지 구간을 거쳐 완료된다.

칩의 액티브 구간이 시작되면 A구간동안 어드레스가 디코딩되고, 각종 컨트롤 신호가 활성화되면서 해당 워드라인(W/L), 플레이트 라인(P/L), 레퍼런스 워드라인(REF_W/L), 레퍼런스 플레이트 라인(REF_P/L)이 하이 레벨로 활성화된다.

참고적으로 워드라인(W/L)은 메인 셀의 워드라인을 가리킨다.

B구간 동안에는 워드라인(W/L)과 레퍼런스 워드라인(REF_W/L)은 하이 레벨을 유지함으로써, 메인 셀(Main Cell)의 데이터와 레퍼런스 셀(Reference Cell)의 데이터가 각각의 비트라인(B/L)에 전달된다.

참고적으로 상기 메인 셀의 데이터와 레퍼런스 셀의 데이터가 전달되는 비트라인은 동일 비트라인이 아니다. 즉, 전술한 바와 같이, 서브 셀 어레이들중 센싱앰프를 중심으로 상부쪽 서브 셀 어레이내 메인 셀은 하부쪽 서브 셀 어레이내의 레퍼런스 셀과 함께 동작(하부쪽 서브 셀 어레이내 메인 셀은 상부쪽 서브 셀 어레이내 레퍼런스 셀과 함께 동작)하기 때문에 메인 셀의 데이터는 상부쪽 서브 셀 어레이내 비트라인에 전달되고, 레퍼런스 셀의 데이터는 하부쪽 서브 셀 어레이내의 비트라인에 전달된다.

이와 같이, 상기 메인 셀 및 레퍼런스 셀의 데이터가 각각의 해당 비트라인에 전달되고, 상기 셀의 데이터가 충분히 비트라인에 전달되었으면, 워드라인(W/L) 및 레퍼런스 워드라인(REF_W/L)을 로우 레벨로 천이시켜 비트라인(B/L)과 셀을 분리한다.

따라서, 메인 셀과 레퍼런스 셀의 커패시터(강유전체 커패시터) 사이즈 차이에 의한 비트라인 로딩(B/L loading)를 제거할 수 있다.

이러한 비트라인의 로딩 제거는 센싱앰프의 센싱 마진(Sensing Margin)을 향상시키게 된다.

도면에서와 같이, 워드라인(W/L) 및 레퍼런스 워드라인(REF_W/L)이 로우 레벨로 천이되면 센싱앰프 인에이블 신호(SEN)를 하이 레벨로 활성화시켜(C구간) 비트라인(B/L)의 데이터를 증폭한다.

이때, 플레이트 라인(P/L) 및 레퍼런스 플레이트 라인(REF_P/L)은 하이 레벨을 유지한 후, D구간이 시작되면 로우 레벨로 천이된다.

결국, 워드라인(W/L) 및 레퍼런스 워드라인(REF_W/L)이 천이될 때, 플레이트 라인(P/L)이 동시에 천이되는 경우는 발생하지 않게 됨을 알 수 있다.

이와 같이, 워드라인(W/L) 및 레퍼런스 워드라인(REF_W/L)이 천이될 때 플레이트 라인(P/L)이 동시에 천이될 때 발생되는 간섭 노이즈를 제거할 수 있다.

이후, 센싱앰프(S/A)에서 증폭 작용이 안정된 궤도에 진입하면 칼럼 선택부(CS)를 D구간 동안 하이 레벨로 활성화시켜 비트라인(B/L)의 데이터를 데이터 버스(DB)의 데이터와 교환한다.

이어, 도 10에 도시된 파형도를 참조하여 리드 모드를 설명하면 다음과 같다.

라이트 모드에서는 데이터 버스(DB)의 데이터가 강제적으로 비트라인(B/L)에 전달되며, 리드 모드에서는 비트라인의 데이터가 데이터 버스에 전달된다.

즉, CSBpad 신호가 하이 레벨로 천이되면 프리챠지(Precharge) 구간이 시작된다.

프리챠지 구간이 시작되면 워드라인(W/L)만이 로우 레벨에서 하이 레벨로 천이된다(E구간).

이때, 센싱앰프 활성화 신호(SEN)은 계속해서 하이 레벨을 유지하고 있으므로 센싱앰프가 활성화되어 있어 비트라인(B/L)은 증폭된 데이터나 다시 프로그램(program)된 데이터를 계속적으로 유지하게 된다.

따라서, B구간 동안에 파괴되었던 메인 셀의 로직 1 데이터가 다시 복구된다. 이를 리스토어(Restore) 과정이라 하며, 상기 리스토어 과정이 완료되면 F구간 동안에는 비트라인(B/L)과 레퍼런스 셀의 스토리지 노드(SN)를 접지전압 레벨로 초기화시켜 다음 사이클이 시작된다.

다음에 본 발명의 리드 모드시에 리스토어(Restore) 펄스인 PW1의 펄스폭 크기에 따라 강유전체 커패시터에 저장되는 전하량이 변화되는 것을 이용하여 불량셀을 검출하기 위한 불량셀 검출 펄스 발생부(56)에 대하여 설명한다.

도 11은 도 9와 도 10에서의 PW1의 펄스폭 제어 회로도이다.

불량셀 검출 펄스 발생부(56)는 PW1의 펄스폭을 제어하여 출력한다.

본 발명에 따른 불량셀 검출 펄스 발생부(56)는 도 5에 도시한 바와 같이 제 1 스위칭 신호 발생부(52)와 제 2 스위칭 신호 발생부(53)로 구성된 스위칭 신호 발생부(54)와, 상기 제 1, 제 2 스위칭 신호 발생부(52,53)로부터 출력되는 신호(SWC1,SWC2)를 선택적으로 받아서 PW1 펄스를 가변하여 출력하는 펄스폭 가변 제어부(55)로 구성된다.

먼저, 펄스폭 가변 제어부(55)는 도 11에 도시한 바와 같이 지연을 위한 입력신호(INPUT)을 공통 입력받고, 전원전압단(VCC)와 접지전압단(VSS)의 사이에 제 1, 제 2, 제 3 피모스 트랜지스터(DP1,DP2,DP3)와 제 1 앤모스 트랜지스터(NM1)가 병렬연결되어 있다.

그리고 제 1 피모스 트랜지스터(DP1)와 제 2 피모스 트랜지스터(DP2)에 각각 병렬 연결되며 펄스폭 가변을 위한 제 1, 제 2 스위칭 신호(SWC1,SWC2)를 입력받아서 구동하는 제 4, 제 5 피모스 트랜지스터(SP1,SP2)가 있다.

그리고 제 3 피모스 트랜지스터(DP3)와 제 1 앤모스 트랜지스터(NM1)의 공통 노드의 신호를 반전하여 리스토어 펄스(PW1)를 출력하기 위한 제 1 인버터(INV1)로 구성되었다.

상기의 펄스폭 가변 제어부(55)에서 출력되는 리스토어 펄스(PW1)는 제 1, 제 2 스위칭 신호(SWC1,SWC2)에 따라서 그 폭이 결정된다.

다음에 제 1, 제 2 스위칭 신호(SWC1,SWC2)를 발생하는 제 1, 제 2 스위칭 신호 발생부에 대하여 설명한다.

도 12는 도 11의 제 1 스위칭신호(SWC1) 발생부이고, 도 13은 도 11의 제 2 스위칭신호(SWC2) 발생부이다.

먼저, 제 1 스위칭 신호 발생부(52)는 도 12에 도시된 바와 같이 시스템 전원 감압 분배기(121)와, 신호동기부(122)와 레벨 유지부(123)와 전류공급부(124)와 컨트롤부(125)와 고전압 판별부(126)로 구성된다.

여기서 시스템 전원 감압분배기(121)는 시스템 전원을 일정한 비율로 강하시켜 전원전압 변동을 out1으로 출력하는 것으로, 복수개의 앤모스 트랜지스터들(Tn1~Tnn)이 직렬로 연결되었고, 각 앤모스 트랜지스터들은 게이트에 전원전압(VCC)이 인가된다.

그리고 신호동기부(122)는 시스템 전원 감압분배기(121)의 출력 변화를 칩인에이블 신호(CE)와 동기시키는 것으로, 시스템 전원 감압 분배기(121)를 구성하는 마지막 트랜지스터(Tnn)의 소오스단과 접지전압단(VSS)의 사이에 두 개의 앤모스 트랜지스터(T1,T2)가 병렬연결되어 있다.

이때 신호동기부(122)는 도 17에 도시한 바와 같이 외부 CSBpad 신호가 활성화 되어 있는 동안에는 약간 낮은 out1을 출력하고, 외부 CSBpad 신호가 비활성화 되어 있는 동안에는 약간 높은 out1을 출력한다.

또한 앤모스 트랜지스터(T2)의 게이트에 연결된 out3 신호 상태에 따라서 시스템 전원 감압 분배기(121)이 차별된 파형의 파고를 출력하게 함으로써 고전압 영역과 정상 전압 영역에서의 동작을 구별하여 제어한다.

그리고 레벨유지부(123)는 시스템 전원 감압 분배기(121)의 출력신호(out1)에 따라서 스위칭 동작하는 앤모스 트랜지스터(T3)의 드레인단의 신호(out2)가 하이(High)레벨일 때만 그 상태를 유지하는 레벨 유지부로써, out2가 로우(Low)레벨이면 동작하지 않는다.

이때 레벨유지부(123)는 전원전압단(VCC)과 앤모스 트랜지스터(T3)의 드레인단에 구성된 피모스 트랜지스터(T4)와, T4의 소오스단의 신호를 반전하여 T4의 게이트단에 입력하는 인버터로 구성되었다.

그리고 전류공급부(124)는 앤모스 트랜지스터(T3)의 드레인단에 전류를 공급하는 기능을 하는 것로써, 정상 전압 상태일 때 out2를 하이레벨로 만들며 피모스 트랜지스터(T5)로 구성되었다.

그리고 컨트롤부(125)는 전류공급부(124)를 제어하기 위한 것으로, 레벨유지부(123)의 T4의 소오스단의 신호를 반전하는 인버터와, 외부 칩인에이블 신호(CE)와 인버터의 신호를 논리곱한 후 반전하는 낸드게이트로 구성되었다.

이때 도 17에 도시한 바와같이 컨트롤부(125)는 외부 칩인에이블(CSBpad) 신호가 활성화 되어 CE신호가 하이레벨을 나타내고 out2가 로우레벨일 때 낸드게이트의 출력신호(out4)가 로우레벨을 나타내어 전류공급부(124)의 T5를 활성화시켜서 out2에 전류를 공급하는 것이다.

이와 같이 out2에 전류가 공급되어도 정상 전압일 때는 out2가 충분히 로우레벨을 유지할 수 있으나, 저전압 영역에서는 out2가 하이레벨로 상승하게 되어out3에 하이 데이터를 출력하게 된다.

따라서 SWC1이 로우레벨일 때 고전압 상태임이 감지된다.

그리고 고전압 판별부(126)은 전원전압을 감지하여 고전압과 정상전압을 구별하는 것으로, 정상전압 영역에서는 out2이 하이레벨을 나타내고 고전압 영역에서는 out2가 로우레벨을 나타내는 기능을 하는 것이다.

이의 구성은 T4의 소오스단과 접지전압단(VSS)의 사이에 시스템 전원 감압 분배기(121)의 출력신호(out1)의 변화에 상응하여 그 레벨이 결정되는 앤모스 트랜지스터(T3)와, T3의 드레인단의 신호를 지연시켜 출력하기 위해 시리얼로 연결된 두 개의 인버터로 구성된다.

다음에 제 2 스위칭 신호 발생부(53)는 제 1 스위칭 신호 발생부(54)와 동일하게 시스템 전원 감압 분배기(131)와 신호동기부(132)와 레벨유지부(133)와 전류공급부(134)와 컨트롤부(135)와 고전압 판별부(136)로 구성되며, 각 구성요소 중 시스템 전원 감압 분배기(131)을 제외하고는 제 1 스위칭 신호 발생부(54)와 그 구성이 동일하다.

이때 제 2 스위칭 신호 발생부(53)의 시스템 전원 감압 분배기(131)는 전원전압(VCC)단에 연결된 첫 번째와 두 번째 앤모스 트랜지스터만 다이오드 컨넥션(Diode connection)되어 있고, 나머지 복수개의 앤모스 트랜지스터는 전원전압을 게이트에 인가 받으면서 직렬연결되어 있다.

그리고 이때 출력은 두 번째 앤모스 트랜지스터의 소오스를 통해서 출력된다.

상기와 같이 구성된 제 1, 제 2 스위칭 신호 발생부(52,53)는 펄스폭 가변 제어부(55)의 제 4, 제 5 피모스 트랜지스터(SP1,SP2)를 제어하여서 PW1 펄스폭을 조절하기 위한 제 1, 제 2 스위칭 신호(SWC1,SWC2)를 발생시킨다.

이때 SWC1,SWC2는 정상 전압에서는 SP1,SP2가 오프(OFF)되도록 하이레벨을 나타내나, 고전압이 인가되면 전압의 레벨에 따라 SWC1이 먼저 로우레벨로 떨어지고, 전압이 더 올라가면 SWC2가 로우레벨로 떨어져서 SP1,SP2가 온/오프 동작을 하도록 하는 고전압 감지 회로의 출력신호이다.

다음에 상기와 같이 구성된 제 1, 제 2 스위칭 신호 발생부(52,53)를 통해서 출력되는 SWC1과 SWC2 신호파형에 따른 펄스폭 가변 제어부(55)의 PW1 펄스 발생에 대하여 설명한다.

도 11과 도 17과 도 18에 도시한 바와 같이 입력신호(INPUT)가 도 18(a)와 같은 파형을 나타내고 SWC1과 SWC2가 모두 로우레벨을 나타내어 SP1,SP2가 턴온(turn on)될 때는 제 3 피모스 트랜지스터(DP3)에 의해서만 지연되므로 PW1은 도 18(b)와 같은 펄스폭을 갖는다.

그리고 입력신호(INPUT)가 도 18(a)와 같은 파형을 나타내고 SWC1이 로우레벨을 나타내고 SWC2가 하이레벨을 나타내어 SP1은 턴온되고, SP2는 턴오프 될 때는 제 제 2, 제 3 피모스 트랜지스터(DP2,DP3)에 의해서만 지연되므로 PW1은 도 18(c)와 같은 펄스폭을 갖는다.

즉, SP1,SP2 둘중 하나만 턴온되면 두개의 피모스 트랜지스터에 의해서만 지연되므로 PW1은 도 18(b)보다 그 폭이 큰 도 18(c)와 같은 펄스를 발생한다.

그리고 입력신호(INPUT)가 도 18(a)와 같은 파형을 나타내고 SWC1과 SWC2가 모두 하이레벨을 나타내어 SP1,SP2가 턴오프(turn off)될 때는 제 1 내지 제 3 피모스 트랜지스터(DP1,DP2,DP3)에 의해서만 지연되므로 PW1은 도 18(c)보다 그 폭이 더 큰 도 18(d)와 같은 펄스를 발생한다.

다음에 상기와 같이 구성된 불휘발성 강유전체 메모리 장치를 이용한 불량셀 검출방법에 대하여 설명한다.

도 14는 PW1 펄스폭 크기에 따른 저장전하 의존성을 나타낸 그래프이고, 도 15는 PW1의 펄스폭 변화예를 나타낸 도면이며, 도 16은 도 15의 PW1 펄스폭 변화에 따른 B/L 유기전압 의존성을 나타낸 도면이다.

본 발명은 불휘발성 메모리 칩의 신뢰성을 확보하기 위해서 불량셀(Weak Cell)을 미리 제거하는 방법에 관한 것인데, 이에 대해서 설명하면 다음과 같다.

상부 셀 어레이부(Sub_T)와 하부 셀 어레이부(Sub_B) 및 그 사이에 상기 상,하부 셀 어레이부를 각각 센싱하기 위한 센싱앰프(S/A)와 상기 상,하부 셀 어레이부의 워드라인 구동을 선택하기 위한 워드라인 드라이버(57)로 구성된 불휘발성 강유전체 메모리 셀 구동부에 있어서, X-디코더(51)에서 상기 워드라인 드라이버(57)로 선택적으로 워드라인 디코딩신호를 출력하는 단계, 상기 상,하부 셀 어레이부의 불량셀을 검출하기 위해서 상기 워드라인 드라이버(57)에 리스토어 펄스(PW1)의 폭을 가변하여 출력하는 단계, 상기 리스토어 펄스(PW1)가 출력됨과 동시에 상기 각 셀 어레이부의 메모리 셀에 저장되는 데이터(전하량)가 조정되고 이에 대응되는 비트라인 센싱레벨을 가변하는 단계, 상기 각 셀 어레이부의 메모리 셀의 데이터를센싱하여 상기 가변된 비트라인 센싱레벨 중 최소 센싱레벨에 해당하는 도달하는 셀을 검지하여 불량셀로 판별하는 단계를 통하여 이루어진다.

다시말해서 메모리 셀의 리드동작시 리스토어(Restore) 펄스폭을 가변해서 메모리 셀의 강유전체 커패시터에 저장되는 전하의 양(데이터값)을 조정하고, 조정된 전하양(데이터값)에 대응하도록 비트라인 센싱 레벨을 가변하고, 가변된 센싱 레벨 중 최소 센싱레벨에 먼저 도달하는 메모리셀을 불량셀로 판정해서 제거하는 것이다.

도 14는 불휘발성 강유전체 메모리 셀의 리드와 라이트 모드에서 PW1 펄스폭 크기에 따른 전하 의존성을 나타낸 것으로, 즉 리스토어(Restore) 펄스인 PW1의 펄스폭 크기가 P1＜P2＜P3일 때 로직1 데이터의 저장 전하도 Q1＜Q2＜Q3로 달라진다는 것을 나타낸 것이다.

이때 P1,P2,P3는 상기에 설명한 제 1, 제 2 스위칭 신호 발생부(52,53)와 펄스폭 가변 제어부(55)를 통해서 그 폭을 조절한다.

다음에 도 15와 도 16은 PW1의 펄스폭 변화와 이에 의한 리드 모드시의 비트라인에 유기되는 전압 변화를 나타낸 것으로, PW1의 펄스폭이 P1＜P2＜P3로 커지면 셀에 저장되는 데이터가 커지므로 이에 의해서 유기되는 비트라인 레벨도 각각 V1＜V2＜V3로 커지게 된다.

상기와 같이 리스토어 펄스폭을 가변하여서 셀에 저장되는 데이터를 조정함으로써 비트라인 센싱레벨을 가변하여서 어떤 기준이 되는 비트라인 전압 이하의 전압이 감지될 경우에 그 셀이 정상동작할 수 없다고 판단(불량셀로 판단)하는 것이다.

즉, 센싱앰프의 센싱 입력전압을 가변하여 최소 센싱 레벨에 먼저 도달하는 셀을 검지하고, 검지된 셀을 불량셀(Weak Cell)로 판단하여 제거한다.

이때 리스토어 펄스인 PW1은 사용자가 임으로 지정하여 가변할 수 있다.

다시말해서 제 1, 제 2 스위칭 신호 발생부(52,53)에서 출력된 SWC1,SWC2 신호에 따라서 PW1의 펄스폭을 가변하고, 출력된 PW1 펄스를 워드라인 드라이버를 통해서 각 셀 어레이부에 출력하므로써 각 셀에 저장되는 데이터를 조정하고, 비트라인 센싱레벨을 정한후에 정해진 비트라인 센싱레벨에 먼저 도달한 셀을 불량셀로 검지하여 제거한다.

상기와 같은 본 발명 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀 검출방법은 다음과 같은 효과가 있다.

첫째, 공급 전원전압 감지회로(제 1, 제 2 스위칭 신호 발생부)를 구성하여 따로 테스트 모드를 지정할 필요없이 불량셀(Weak Cell)을 판별하여 제거할 수 있다.

둘째, 리스토어 펄스폭의 크기를 가변하여서 메모리셀에 저장되는 데이터를 외부에서 임의로 조정할 수 있으므로 공정 조건이 변하여도 쉽게 불량셀(Weak Cell)을 판별하여 제거할 수 있다.

Claims

상부 셀 어레이부와 하부 셀 어레이부 및 그 사이에 상기 상,하부 셀 어레이부를 각각 센싱하기 위한 센싱앰프와 상기 상,하부 셀 어레이부의 워드라인 구동을 선택하기 위한 워드라인 드라이버로 구성된 불휘발성 강유전체 메모리 셀 구동부와;

상기 워드라인 드라이버에 선택적으로 워드라인 디코딩신호를 출력하는 X-디코더와;

상기 상,하부 셀 어레이부의 불량셀을 검출하기 위해서 리스토어 펄스(PW1)의 폭을 가변하기 위한 스위칭 제어 신호를 출력하는 제 1, 제 2 스위칭 신호 발생부와, 상기 제 1, 제 2 스위칭 신호 발생부의 스위칭 제어 신호를 선택적으로 받아서 상기 리스토어 펄스폭을 가변하여 상기 워드라인 드라이버에 출력하기 위한 펄스폭 가변 출력부로 구성된 펄스폭 발생부를 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 상,하부 셀 어레이부는 하나의 비트라인에 한 개씩 구비된 레퍼런스 셀과,

상기 레퍼런스 셀과 동일한 비트라인 신호를 받아 구동하는 복수개의 메인셀들로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
삭제
제 1 항에 있어서, 상기 제 1 스위칭 신호 발생부는 시스템 전원을 일정한 비율로 강하시켜서 전원 전압 변동을 제 1 노드를 통해 출력하는 시스템 전원 감압 분배기와,

상기 시스템 전원 감압 분배기의 출력전압 변화를 외부 칩 인에이블 신호와 동기시키는 신호동기부와,

상기 제 1 노드에 의해 스위칭 동작하는 트랜지스터의 드레인단(제 2 노드)이 하이레벨일 때 그 상태를 유지시키기 위한 레벨유지부와,

정상 전압 상태일 때 제 2 노드가 하이레벨을 나타내도록 전류를 공급하는 전류공급부와,

상기 제 2 노드와 상기 외부 칩 인에이블 신호를 받아 상기 전류공급부를 제어하기 위한 컨트롤부와,

상기 제 2 노드의 레벨을 감지하여 고전압과 정상전압을 판별하여 출력하는 고전압 판별부를 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 제 2 스위칭 신호 발생부는 시스템 전원을 상기 제 1 스위칭 신호 발생부보다 강하시켜서 전원 전압 변동을 제 1 노드를 통해 출력하는 시스템 전원 감압 분배기와,

상기 시스템 전원 감압 분배기의 출력전압 변화를 외부 칩 인에이블 신호와 동기시키는 신호동기부와,

상기 제 1 노드에 의해 스위칭 동작하는 트랜지스터의 드레인단(제 2 노드)이 하이레벨일 때 그 상태를 유지시키기 위한 레벨유지부와,

정상 전압 상태일 때 제 2 노드가 하이레벨을 나타내도록 전류를 공급하는 전류공급부와,

상기 제 2 노드와 상기 외부 칩 인에이블 신호를 받아 상기 전류공급부를 제어하기 위한 컨트롤부와,

상기 제 2 노드의 레벨을 감지하여 고전압과 정상전압을 판별하여 출력하는 고전압 판별부를 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 4 항에 있어서, 상기 시스템 전원 감압 분배기는 첫 번째 앤모스 트랜지스터의 드레인단이 전원전압단에 연결되며, 각 게이트단에는 전원전압이 인가되도록 직렬 연결된 복수개의 앤모스 트랜지스터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 5 항에 있어서, 시스템 전원 감압 분배기는 첫 번째 앤모스 트랜지스터의 드레인단이 전원전압단에 연결되고, 첫 번째와 두 번째 앤모스 트랜지스터만 다이오드 컨넥션되도록 직렬 연결된 복수개의 앤모스 트랜지스터로 구성됨을 특징으로하는 불휘발성 강유전체 메모리 장치.
제 4 또는 제 5 항에 있어서, 상기 신호동기부는 칩인에이블 신호(CE)와 상기 고전압 판별부의 출력신호를 각각 입력받고, 상기 시스템 전원 감압분배기와 접지전압단의 사이에 병렬연결된 두 개의 앤모스 트랜지스터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 4 항 또는 제 5 항에 있어서, 상기 레벨유지부는 전원전압단과 상기 제 2 노드 사이에 형성된 피모스 트랜지스터와,

상기 제 2 노드의 신호를 반전하여 상기 피모스 트랜지스터에 입력하는 인버터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 4 항 또는 제 5 항에 있어서, 상기 전류공급부는 상기 전원전압단과 상기 제 2 노드 사이에 상기 컨트롤부의 제어를 받아 스위칭 동작하는 피모스 트랜지스터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 4 항 또는 제 5 항에 있어서, 상기 컨트롤부는 상기 제 2 노드의 신호를 반전하는 인버터와,

상기 인버터와 상기 칩 인에이블 신호(CE)를 논리곱한 후 반전하는 낸드게이트로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 4 항 또는 제 5 항에 있어서, 상기 고전압 판별부는 상기 제 2 노드의 신호를 지연시켜 출력하도록 직렬로 연결된 두 개의 인버터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 펄스폭 가변 출력부는 지연을 위한 입력신호(INPUT)을 공통 입력받고, 전원전압단(VCC)와 접지전압단(VSS)의 사이에 병렬연결된 제 1, 제 2, 제 3 피모스 트랜지스터(DP1,DP2,DP3)와 제 1 앤모스 트랜지스터(NM1),

상기 제 1 피모스 트랜지스터(DP1)와 상기 제 2 피모스 트랜지스터(DP2)에 각각 병렬연결되며 펄스폭 가변을 위한 제 1, 제 2 스위칭 제어 신호(SWC1,SWC2)를 입력받아서 구동하는 제 4, 제 5 피모스 트랜지스터(SP1,SP2),

상기 제 3 피모스 트랜지스터(DP3)와 상기 제 1 앤모스 트랜지스터(NM1)의 공통 노드의 신호를 반전하여 리스토어 펄스(PW1)를 출력하는 인버터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
상부 셀 어레이부와 하부 셀 어레이부 및 그 사이에 상기 상,하부 셀 어레이부를 각각 센싱하기 위한 센싱앰프와 상기 상,하부 셀 어레이부의 워드라인 구동을 선택하기 위한 워드라인 드라이버로 구성된 불휘발성 강유전체 메모리 셀 구동부에 있어서,

상기 워드라인 드라이버에 선택적으로 워드라인 디코딩신호를 출력하는 단계,

상기 상,하부 셀 어레이부의 불량셀을 검출하기 위해서 상기 워드라인 드라이버에 리스토어 펄스(PW1)의 폭을 가변하여 출력하는 단계,

상기 리스토어 펄스(PW1)가 출력됨과 동시에 이의 크기에 대응되어 상기 각 셀 어레이부의 메모리 셀에 저장되는 데이터(전하량)를 조정하고, 상기 리스토어 펄스의 크기에 대응되어 가변되는 비트라인 센싱레벨을 출력하는 단계,

상기 각 셀 어레이부의 메모리 셀을 센싱하여 상기 가변된 비트라인 센싱레벨 중 최소 센싱레벨에 먼저 도달하는 메모리 셀을 검지하여 불량셀로 판별하는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 불량셀 검출방법.
제 14 항에 있어서, 상기 워드라인 드라이버에 리스토어 펄스(PW1)의 폭을 가변하여 출력하는 동작은

상기 리스토어 펄스의 폭을 가변하여 출력하기 위한 제 1, 제 2 스위칭 제어 신호를 출력하는 단계와,

상기 제 1, 제 2 스위칭 제어 신호에 따라서 상기 리스토어 펄스의 폭을 가변하여 출력하는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 불량셀 검출방법.
제 15 항에 있어서, 상기 리스토어 펄스는

상기 제 1, 제 2 스위칭 제어 신호가 모두 로우레벨일 때는 한 개의 피모스 트랜지스터의 턴온 시간만큼 지연된 크기의 제 1 펄스를 나타내고,

상기 제 1, 제 2 스위칭 제어 신호중 어느 하나만 하이레벨일 때는 두 개의 피모스 트랜지스터의 턴온 시간만큼 지연된 크기의 제 2 펄스를 나타내고,

상기 제 1, 제 2 스위칭 제어 신호가 모두 하이레벨일 때는 세 개의 피모스 트랜지스터의 턴온 시간만큼 지연된 크기의 제 3 펄스를 나타내도록 가변됨을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 불량셀 검출방법.
제 15 항 또는 제 16 항에 있어서, 상기 리스토어 펄스(PW1)에 대응되어 조정되는 상기 메모리 셀에 저장되는 데이터(전하량)는

상기 리스토어 펄스(PW1)가 제 1 펄스＜제 2 펄스＜제 3 펄스의 크기를 나타낼 때 제 1 전하량(Q1)＜제 2 전하량(Q2)＜제 3 전하량(Q3)을 나타냄을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 불량셀 검출방법.
제 17 항에 있어서, 상기 리스토어 펄스의 크기에 대응되어 가변되는 비트라인 센싱레벨은 상기 리스토어 펄스(PW1)가 제 1 펄스＜제 2 펄스＜제 3 펄스의 크기를 나타낼 때 제 1 전압＜제 2 전압＜제 3 전압을 나타냄을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 불량셀 검출방법.