JP4235786B2 - 不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法に関する。
【0002】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりFRAM(Ferroelectric Random Access Memory)はDRAM程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
FRAMはDRAMとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【0003】
図14は一般的な強誘電体のヒステリシスループを示す特性図である。
図14に示すように、電界Vにより誘起された分極電荷P(Q)が電界Vを除去しても残留分極(又は自発分極)の存在によって消滅されず、一定量(図中d,aの状態)を維持していることが分かる。不揮発性強誘電体メモリセルは前記d,aの状態をそれぞれ1,0に対応させ記憶素子として応用したものである。
【0004】
図15は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図15に示すように、一方向に形成されるビットラインB/Lと、そのビットラインB/Lと交差する方向に形成されるワードラインW/Lと、ワードラインW/Lに一定の間隔を置いてワードラインW/Lと同一の方向に形成されるプレートラインP/Lと、ゲートがワードラインW/Lに連結され、ドレインは前記ビットラインB/Lに連結されるトランジスタTと、2つの端子のうち第1端子はトランジスタTのソースに連結され、第2端子は前記プレートラインP/Lに連結される強誘電体キャパシタFC1とで構成されている。
【0005】
かかる単位セルから構成された従来の不揮発性強誘電体メモリ装置は各単位セルの強誘電体キャパシタの欠陥によって不良セルが存在するようになる。
このような不良セルを検出するために従来は図16に示すオフセットセンスアンプ制御回路を使用していた。
即ち、ビットラインのセンシング電圧に適したオフセット電圧を加えることによりセンシングマージンを変動させる方法である。
【0006】
以下、添付の図面を参照して従来の不揮発性強誘電体メモリ装置を用いた不良セル検出方法について説明する。
図16は従来のセンスアンプのオフセットコントロール回路図であり、図17は従来の読み出しの時ビットライン電圧に応じたオフセット電圧の変化を示すグラフである。
【0007】
従来のセンスアンプのオフセットコントロール回路は、図16に示すように、一対のビットラインB/L, /B/Lがあり、一対のビットラインB/L, /B/L間にビットラインB/Lの信号を反転してビットライン/B/Lへ出力する第1インバータと、ビットライン/B/Lの信号を反転してビットラインB/Lへ出力する第2インバータを備える。そして、ビットラインB/Lとドライバの間に第1スイッチングトランジスタと第1オフセットキャパシタが備えられており、ビットライン/B/Lとドライバとの間に第2スイッチングトランジスタと第2オフセットキャパシタが備えられている。
【0008】
このとき、第1スイッチングトランジスタはビットラインB/Lの信号をオフセットキャパシタを介してドライバへ伝達し、第2スイッチングトランジスタはビットライン /B/Lの信号をオフセットキャパシタを介してドライバへ伝達する機能を果たす。
従来の不良セルの検出は図16に示すオフセットコントロール回路を用いて行われるので、ビットラインセンシング電圧にオフセット電圧を加えることによりセンシングマージンを変動させる。
【0009】
即ち、正常のビットラインレベルに任意のオフセットキャパシタを加えることでビットラインの負荷が不均衡となり、センシング動作時にセンスアンプの動作マージンが減ることにより不良セルを検出することができる。
図17は、読み出しモード時においてビットライン電圧に基づいてオフセット電圧が変わることを示すものであって、読み出しモード時のビットライン電圧が小さいとビットラインへ加えられるオフセット電圧も小さくなり、ビットライン電圧が大きいとオフセット電圧も大きく作用する。
【0010】
【発明が解決しようとする課題】
上記のような従来の不揮発性強誘電体メモリ装置を用いた不良セル検出方法は次のような問題があった。
第一に、不良セルを検出するために別のオフセットキャパシタを追加しなければならず、工程が複雑になる。
【0011】
第二に、工程条件が変わると正常なビットラインレベルが変化し、これによって不良セルの判別時にエラーが発生しやすい。
本発明は上記のような問題を解決するために成されたもので、特に、別のテストモードが必要なく、工程条件が変わっても容易に不良セルを検知して除去することのできる不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法を提供することにその目的がある。
【0012】
【課題を解決するための手段】
上記目的を達成するための本発明の請求項1の不揮発性強誘電体メモリ装置は、 上部セルアレイ部、下部セルアレイ部と、その間に設けられて前記上、下部セルアレイ部をそれぞれセンシングするためのセンスアンプと、前記上、下部セルアレイ部のワードライン駆動を選択するためのワードラインドライバとを備えて構成された不揮発性強誘電体メモリセル駆動部と、前記ワードラインドライバに選択的にワードラインデコーディング信号を出力するXデコーダと、前記上、下部セルアレイ部の不良セルを検出するために再格納パルス(PW1)のパルス幅を可変して前記ワードラインドライバへ出力するためのパルス幅発生部とを含んで構成されることを特徴とする。
【0013】
請求項2の発明では、前記上、下部セルアレイ部は一つのビットラインに1つずつ備えられた参照セルと、前記参照セルと同一のビットライン信号を受けて駆動する複数のメインセルとから構成されることを特徴とする。
請求項3の発明では、前記パルス幅発生部は、前記再格納パルスのパルス幅を可変とするためのスイッチング信号を出力する第1、第2スイッチング信号発生部と、前記第1、第2スイッチング信号発生部のスイッチング信号を選択的に受けて前記再格納パルスのパルス幅を可変して出力するためのパルス幅可変制御部とを含んで構成されることを特徴とする。
【0014】
請求項4の発明では、前記第1スイッチング信号発生部は、システム電源を一定の比率で降下させて第1ノードを介して出力するシステム電源感圧分配器と、前記システム電源感圧分配器の出力電圧変化をチップイネーブル信号(CE)と同期させる信号同期部と、前記第1ノードの出力によりスイッチング動作するトランジスタのドレイン端がハイレベルであるときその状態を保持させるためのレベル保持部と、正常電圧状態時に前記ドレイン端がハイレベルとなるように電流を供給する電流供給部と、前記ドレイン端の信号と前記チップイネーブル信号(CE)を受けて前記電流供給部を制御するためのコントロール部と、前記ドレイン端のレベルを感知して高電圧と正常電圧を判別して出力する高電圧判別部とを含んで構成されることを特徴とする。
【0015】
請求項5の発明では、前記第2スイッチング信号発生部は、システム電源を前記第1スイッチング信号発生部より降下させて第1ノードを介して出力するシステム電源感圧分配器と、前記システム電源感圧分配器の出力電圧変化をチップイネーブル信号(CE)と同期させる信号同期部と、前記第1ノードの出力によってスイッチング動作するトランジスタのドレイン端がハイレベルであるときその状態を保持させるためのレベル保持部と、正常電圧状態時に前記ドレイン端がハイレベルを現すように電流を供給する電流供給部と、前記ドレイン端の信号と前記チップイネーブル信号(CE)を受けて前記電流供給部を制御するためのコントロール部と、前記ドレイン端のレベルを感知して高電圧と正常電圧を判別して出力する高電圧判別部とを含んで構成されることを特徴とする。
【0016】
請求項6の発明では、前記システム電源感圧分配器は、1つ目のNMOSトランジスタのドレイン端が電源電圧端に連結され、各ゲート端には電源電圧が印加されるように直列連結された複数のNMOSトランジスタから構成されることを特徴とする。
請求項7の発明では、システム電源感圧分配器は、1つ目のNMOSトランジスタのドレイン端が電源電圧端に連結され、1つ目と2つ目のNMOSトランジスタのみダイオードコネクションされるように直列連結された複数のNMOSトランジスタから構成されることを特徴とする。
【0017】
請求項8の発明では、前記信号同期部は、チップイネーブル信号(CE)と前記高電圧判別部の出力信号がそれぞれ入力され、前記システム電源感圧分配器と接地電圧端との間に並列連結された2つのNMOSトランジスタから構成されることを特徴とする。
請求項9の発明では、前記レベル保持部は、電源電圧端と前記ドレイン端との間に形成されたPMOSトランジスタと、前記ドレイン端の信号を反転して前記PMOSトランジスタに入力するインバータとから構成されることを特徴とする。
【0018】
請求項10の発明では、前記電流供給部は、前記電源電圧端と前記ドレイン端との間に介在し前記コントロール部の制御を受けてスイッチング動作するPMOSトランジスタから構成されることを特徴とする。
請求項11の発明では、前記コントロール部は、前記ドレイン端の信号を反転するインバータと、該インバータの出力と前記チップイネーブル信号(CE)を否定論理積演算するNANDゲートとから構成されることを特徴とする。
【0019】
請求項12の発明では、前記高電圧判別部は、前記ドレイン端の信号を遅延させ出力するように直列に連結された2つのインバータから構成されることを特徴とする。
請求項13の発明では、前記パルス幅可変制御部は、遅延のための入力信号(INPUT)を共通入力し、電源電圧端(VCC)と接地電圧端(VSS)との間に連結された第1、第2、第3PMOSトランジスタ(DP1、DP2、DP3)及び第1NMOSトランジスタ(NM1)と、前記第1PMOSトランジスタ(DP1)と前記第2PMOSトランジスタ(DP2)にそれぞれ並列連結され、パルス幅可変のための第1、第2スイッチング信号(SWC1、SWC2)が入力されて駆動する第4、第5PMOSトランジスタ(SP1、SP2)と、前記第3PMOSトランジスタ(DP3)と前記第1NMOSトランジスタ(NM1)の共通ノードの信号を反転して再格納パルス(PW1)を出力するインバータとから構成されることを特徴とする。
【0020】
また、上記のような構成を有する本発明の請求項14の不揮発性強誘電体メモリ装置を用いた不良セル検出方法は、上部セルアレイ部、下部セルアレイ部と、その間に設けられて前記上、下部セルアレイ部をそれぞれセンシングするためのセンスアンプと、前記上、下部セルアレイ部のワードライン駆動を選択するためのワードラインドライバとを備えて構成された不揮発性強誘電体メモリセル駆動部であって、前記ワードラインドライバに選択的にワードラインデコーディング信号を出力する段階と、前記上、下部セルアレイ部の不良セルを検出するために前記ワードラインドライバに再格納パルス(PW1)のパルス幅を可変して出力する段階と、前記再格納パルス(PW1)が出力されると同時にそのパルス幅に応じて前記各セルアレイ部のメモリセルに格納されるデータ(電荷量)を調整し、前記再格納パルスのパルス幅に応じて可変となるビットラインセンシングレベルを出力する段階と、前記各セルアレイ部のメモリセルをセンシングして前記可変となったビットラインセンシングレベルのうち最小センシングレベルに先に到達するメモリセルを検知して不良セルに判別する段階とを備えることを特徴とする。
【0021】
請求項15の発明では、前記ワードラインドライバに再格納パルス(PW1)のパルス幅を可変して出力する動作は、前記再格納パルスのパルス幅を可変して出力するための第1、第2スイッチング信号を出力する段階と、前記第1、第2スイッチング信号に応じて前記再格納パルスのパルス幅を可変して出力する段階とを備えることを特徴とする。
【0022】
請求項16の発明では、前記再格納パルスは、前記第1、第2スイッチング信号が共にローレベルであるときは1つのPMOSトランジスタのターンオン時間だけ遅延された大きさの第1パルス幅を有し、前記第1、第2スイッチング信号のいずれか1つがハイレベルであるときは2つのPMOSトランジスタのターンオン時間だけ遅延された大きさの第2パルス幅を有し、前記第1、第2スイッチング信号が共にハイレベルであるときは3つのPMOSトランジスタのターンオン時間だけ遅延された大きさの第3パルス幅を有するように可変となることを特徴とする。
【0023】
請求項17の発明では、前記再格納パルス(PW1)に応じて調整される前記メモリセルに格納されるデータ(電荷量)は、前記再格納パルス(PW1)のパルス幅が第1パルス幅<第2パルス幅<第3パルス幅の大小関係のとき、第1電荷量(Q1)<第2電荷量(Q2)<第3電荷量(Q3)の大小関係であることを特徴とする。
【0024】
請求項18の発明では、前記再格納パルスのパルス幅の大きさに応じて可変となるビットラインセンシングレベルは、前記再格納パルス(PW1)のパルス幅が第1パルス幅<第2パルス幅<第3パルス幅の大小関係であるとき、第1電圧<第2電圧<第3電圧の大小関係であることを特徴とする。
本発明は不揮発性強誘電体メモリチップの信頼性を確保するために不良セルを予め除去する方法に関する。
【0025】
即ち、セルの動作パルス幅を可変としてセルに格納されるデータを調整することによりビットラインセンシングレベルを可変とし、センスアンプのセンシング入力電圧を可変として最小センシングレベルに不良セルが先に到達するようにすることで不良セルを除去させるものである。
【0026】
【発明の実施の形態】
以下、添付図面を参照にして本発明の不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法の実施形態について説明する。
まず、本実施形態の不揮発性強誘電体メモリ装置を説明する。
図1は本実施形態の不揮発性強誘電体メモリ装置の構成図であり、図2は図1の不揮発性強誘電体メモリ装置によるメモリセルアレイ部の構成図である。図3は図2の参照セルRCの回路構成図である。
【0027】
まず、本実施形態の不揮発性強誘電体メモリ装置は、図1に示すように、メモリセルアレイ部50と、ワードラインドライバ57と、ワードラインドライバ57を駆動するためのX−デコーダ51と、メモリセルアレイ部50の不良セルを検出するパルス幅発生部としての不良セル検出パルス発生部56とで構成されている。ここで、前記メモリセルアレイ部50とワードラインドライバ57で不揮発性強誘電体メモリ駆動部を構成する。
【0028】
メモリセルアレイ部50は、図1と図2に示すように、複数のサブセルアレイから構成されるが、そのうち、上、下に隣接したサブセルアレイsub#T,sub#Bの間にはセンスアンプ120が構成される。ここで、sub#Tはトップアレイであり、sub#Bはボトムアレイである。
それぞれのサブセルアレイは、ビットラインTop#B/L,Bot#B/Lと、ビットラインTop#B/L,Bot#B/Lに連結された複数のメインセルMCと、前記ビットラインTop#B/L,Bot#B/Lに連結された参照セルRCと、カラム選択部CSとから構成される。
【0029】
センスアンプ120を中心にその上部に構成されるサブセルアレイsub#T内の参照セルRCは下部に構成されるサブセルアレイsub#B内のメインセルMCと同時にアクセスされる。逆に、下部に構成されるサブセルアレイsub#B内の参照セルRCは上部に構成されるサブセルアレイsub#T内のメインセルMCと同時にアクセスされる。
【0030】
前記カラム選択部CSは、Y−カラムアドレスを用いて対応するカラムビットラインを選択的に活性化させる。前記カラム選択部CSがハイレベルであれば対応するカラムビットラインとデータバスとが連結され、データ伝達が行われるようになる。
次に、メインセルMCは図15に示す従来の単位セルと同様で、一方向にビットラインB/Lが形成され、ビットラインB/Lと交差する方向にワードラインW/Lが形成され、前記ワードラインW/Lに一定の間隔を置いてワードラインと同一の方向にプレートラインP/Lが形成され、ゲートがワードラインW/Lに連結され、ソースがビットラインB/Lに連結されるようトランジスタTが形成され、2つの端子のうち第1端子がトランジスタTのドレインに連結され、第2端子はプレートラインP/Lに連結されるように強誘電体キャパシタFCが形成される。
【0031】
また、前記それぞれの参照セルRCは図3のように構成される。
図3に示すように、一方向に形成されたビットラインB/Lと、ビットラインB/Lと交差する方向に形成された参照ワードラインREF#W/Lと、参照ワードラインREF#W/Lの信号に従って制御され後述する複数の強誘電体キャパシタFC1,FC2,FC3,・・・,FCnに格納された参照電圧を選択的に前記ビットラインB/Lへ伝達するスイッチング部81と、前記スイッチング部81の入力端(ストレージノードSN)のレベルを選択的に初期化させるレベル初期化部82と、前記スイッチング部81の入力端にレベル初期化部82と並列に連結される前記複数の強誘電体キャパシタFC1,FC2,FC3,・・・,FCnとを含んで構成されている。
【0032】
前記スイッチング部81は、ゲートが前記参照ワードラインREF#W/Lに連結され、ドレインが前記ビットラインB/Lに連結され、ソースがストレージノードSNに連結されるNMOSトランジスタ(以下、第1トランジスタとする)T1で構成される。
前記レベル初期化部82は、参照セルRCのストレージノードSNを初期化させるための制御信号である参照セル等価制御信号REF#EQにより制御され、前記第1トランジスタT1のソースと接地端Vssとの間に連結されたNMOSトランジスタ(以下、第2トランジスタとする)T2で構成される。
【0033】
前記複数の強誘電体キャパシタFC1,FC2,FC3,F4,・・・,FCnは、第1、第2電極とその間に形成された強誘電体物質から構成され、第1電極は前記第1トランジスタT1のソースと連結され、第2電極は参照プレートラインREF#P/Lに連結される。ここで、前記複数の強誘電体キャパシタFC1,FC2,FC3,F4,・・・,FCnは、参照セルRCのキャパシタサイズによってその数が決定される。即ち、参照セルRCのキャパシタサイズによって強誘電体キャパシタの数を自由に調整することができる。そして、互いに並列接続する複数の強誘電体キャパシタFC1,FC2,FC3,F4,・・・,FCnの第1電極が、前記ストレージノードSNに連結されている。
【0034】
前記参照セル等価制御信号REF#EQは前記ストレージノードSNを接地電圧レベルに初期化させる。即ち、参照セル等価制御信号REF#EQがハイレベルであれば前記第2トランジスタT2がターンオンされ、ストレージノードSNを接地電圧レベルにする。
上記構成を有する参照セルRCの動作原理について以下に説明する。
【0035】
図14のヒステリシスループのQsは強誘電体キャパシタのスイッチング電荷を示すもので、Qnsは強誘電体キャパシタのノン−スイッチング電荷を示すものであって、本発明の参照セルRCはQnsを用いている。
即ち、動作サイクル内で参照ワードラインREF#W/Lは参照プレートラインREF#P/Lと共にハイレベルに遷移される。従って、ビットラインB/LにはQns×強誘電体キャパシタのサイズだけの電荷が供給される。このとき、センスアンプが動作する前に参照ワードラインREF#W/Lを再びローレベルに遷移させ、ビットラインB/Lの電圧が参照セルRCに影響を与えないようにする。
【0036】
一方、参照プレートラインREF#P/Lはハイレベル状態を保持し、前記参照ワードラインREF#W/Lが十分にローレベルに安定化して始めてローレベルに遷移される。このように、ノン−スイッチング電荷Qnsを用いるため、プリチャージ区間の間には別の再格納動作を必要としない。従って、参照ワードラインREF#W/Lはそれ以上のハイレベルが必要なくなる。
【0037】
参照レベルはストレージノードSNの初期レベルに影響を受けるので、ストレージノードSNの安定化のためには図3の第2トランジスタT2により、参照等価制御信号REF#EQを用いてストレージノードSNを接地電圧レベルに初期化させる。従って、ストレージノードSNの初期レベルが接地電圧を保持するようになるので、参照レベルを安定化させることができる。
【0038】
次に、本実施形態の不揮発性強誘電体メモリ装置の読み出し/書き込み動作を説明する。
図4は、本実施形態の不揮発性強誘電体メモリ装置による書き込みモードの動作タイミング図であり、図5は本実施形態の不揮発性強誘電体メモリ装置による読み出しモードの動作タイミング図である。
【0039】
まず、図4と図5の波形図を見ると、書き込みと読み出し時の波形が同一であることが分かる。しかし、図4は書き込みイネーブル信号WEBpadに従って書き込み時には外部のデータがデータ入力パッドを介してビットラインB/Lに強制的に入力される場合であり、図5はセンスアンプの増幅データが外部のデータ入/出力パッドへ伝達される場合である。
【0040】
以下、図4を参照して書き込みモードを説明する。
1サイクルの外部チップイネーブル信号CSBpad信号がローレベルに遷移されアクティブ区間が始まった後、プリチャージ区間を経て完了となる。チップのアクティブ区間が始まるとA区間の間にアドレスがデコーディングされ、各種の制御信号であるワードラインW/L、プレートラインP/L、参照ワードラインREF#W/L、参照プレートラインREF#P/Lがハイレベルに活性化される。ここで、ワードラインW/LはメインセルMCのワードラインを示す。
【0041】
B区間の間ではワードラインW/Lと参照ワードラインREF#W/Lがハイレベルに維持されることにより、メインセルMCのデータと参照セルRCのデータがそれぞれのビットラインB/Lへ伝達される。尚、前記メインセルMCのデータと参照セルRCのデータが伝達されるビットラインB/Lは同一のものではない。即ち、前述ように、サブセルアレイのうちセンスアンプ120を中心に上部側サブセルアレイsub#T内のメインセルMCは下部側サブセルアレイsub#B内の参照セルRCと共に動作(下部側サブセルアレイsub#B内のメインセルMCは上部側サブセルアレイsub#T内の参照セルRCと共に動作)するため、メインセルMCのデータは上部側サブセルアレイsub#T内のビットラインTop#B/Lへ伝達され、参照セルRCのデータは下部側サブセルアレイsub#B内のビットラインBot#B/Lへ伝達される。
【0042】
前記メインセルMC及び参照セルRCのデータがそれぞれの該当するビットラインへ十分に伝達されると、ワードラインW/L及び参照ワードラインREF#W/Lをローレベルに遷移させ、ビットラインB/Lとセルとを分離する。
従って、メインセルMCと参照セルRCのキャパシタ(強誘電体キャパシタ)サイズの差によるビットライン負荷を除去することができる。このようなビットライン負荷の除去はセンスアンプのセンシングマージンを改善する。
【0043】
図示のように、ワードラインW/L及び参照ワードラインREF#W/Lがローレベルに遷移されると、センスアンプイネーブル信号SENをハイレベルに活性化させ(C区間)、ビットラインB/Lのデータを増幅する。このとき、プレートラインP/L及び参照プレートラインREF#P/Lはハイレベルに維持され、D区間が始まるとローレベルに遷移される。結局、ワードラインW/L及び参照ワードラインREF#W/Lが遷移するときに、プレートラインP/Lは同時に遷移しない。従って、ワードラインW/L及び参照ワードラインREF#W/Lの遷移時にプレートラインP/Lが同時に遷移することで発生する虞れがある干渉ノイズを避けることができる。
【0044】
その後、センスアンプ120の増幅作用が安定になると、カラム選択部イネーブル信号CSをD区間の間ハイレベルにしてカラム選択部C/Sを活性化させ、ビットラインB/Lのデータをデータバスのデータと交換する。
次に、図5を参照して読み出しモードを説明する。
読み出しモードではビットラインB/Lのデータがデータバスへ伝達される。
【0045】
即ち、外部チップイネーブル信号CSBpad信号がハイレベルに遷移するとプリチャージ区間が始まる。プリチャージ区間が始まるとワードラインW/Lのみがローレベルからハイレベルへ遷移する(E区間)。このとき、センスアンプイネーブル信号SENがハイレベルに維持されるので、センスアンプは活性化され、ビットラインB/Lは増幅したデータや再びプログラムされたデータを維持し続ける。従って、その区間の間に破壊されていたメインセルMCの論理値1のデータが再格納される。これを再格納(Restore)過程といい、前記再格納過程が完了するとF区間の間では、参照セル等価制御信号REF#EQをハイレベルとしてビットラインB/Lと参照セルRCのストレージノードSNを接地電圧レベルに初期化させ、次のサイクルが始まる。
【0046】
次に、読み出しモード時に再格納パルスPW1のパルス幅の大きさに従って強誘電体キャパシタに格納される電荷量が変化することを用いて不良セルを検出する本実施形態の不良セル検出パルス発生部56について説明する。
図6は、図4と図5の動作を行うパルス幅可変制御部55の回路図である。
本実施形態の不良セル検出パルス発生部56は、図1に示すように、第1スイッチング信号発生部52と第2スイッチング信号発生部53とから構成されたスイッチング信号発生部54と、前記第1、第2スイッチング信号発生部52、53から出力される信号SWC1、SWC2を選択的に受けて再格納パルス信号PW1のパルス幅を可変して出力するパルス幅可変制御部55とから構成されている。
【0047】
パルス幅可変制御部55は、図6に示すように、遅延のための入力信号INPUTを共通に入力し、電源電圧端VCCと接地電圧端VSSとの間に第1、第2、第3PMOSトランジスタDP1,DP2,DP3と第1NMOSトランジスタNM1が連結されている。そして、第1PMOSトランジスタDP1と第2PMOSトランジスタDP2にそれぞれ並列連結され、パルス幅の可変のための第1、第2スイッチング信号SWC1、SWC2が入力されて駆動する第4、第5PMOSトランジスタSP1,SP2を備える。更に、第3PMOSトランジスタDP3と第1NMOSトランジスタNM1の共通ノードの信号を反転して再格納パルスPW1を出力するための第1インバータINV1を備えて構成されている。前記パルス幅可変制御部55から出力される再格納パルスPW1は、第1、第2スイッチング信号SWC1,SWC2に従ってその幅が決定される。
【0048】
次に、第1、第2スイッチング信号SWC1,SWC2を発生する第1、第2スイッチング信号発生部52,53について説明する。
図7は第1スイッチング信号発生部52であり、図8は第2スイッチング信号発生部53である。
第1スイッチング信号発生部52は、図7に示すように、システム電源感圧分配器121と、信号同期部122と、レベル保持部123と、電流供給部124と、コントロール部125と、高電圧判別部126とから構成される。
【0049】
システム電源感圧分配器121はシステム電源を一定の比率で降下させ、第1ノードである出力端out1から出力するもので、複数のNMOSトランジスタTn1〜Tnnが直列に連結されており、各NMOSトランジスタTn1〜Tnnはゲートに電源電圧VCCが印加される。
信号同期部122は、システム電源感圧分配器121の出力変化をチップイネーブル信号CEと同期させるもので、システム電源感圧分配器121の最後のトランジスタTnnのソース端と接地電圧端VSSとの間に2つのNMOSトランジスタT1、T2が並列連結されている。信号同期部122は、図12に示すように、外部チップイネーブル信号CSBpadが活性化されている状態ではやや低いレベルの出力を出力端out1に出力し、外部チップイネーブル信号CSBpadが不活性化されている状態でやや高いレベルの出力を出力端out1に出力する。
【0050】
システム電源感圧分配器121は、NMOSトランジスタT2のゲートに接続する出力端out3の信号状態に応じて異なる波形を出力することにより、高電圧領域と正常電圧領域における動作を区別して制御する。
レベル保持部123は、システム電源感圧分配器121の出力端out1からの信号に従ってスイッチング動作するNMOSトランジスタT3のドレイン端である出力端out2の信号がハイレベルである時にのみその状態を維持する。出力端out2の出力ローレベルであれば動作することはない。レベル保持部123は、電源電圧端VCCとNMOSトランジスタT3のドレイン端に接続したPMOSトランジスタT4と、PMOSトランジスタT4のソース端の信号を反転してPMOSトランジスタT4のゲート端に入力するインバータとから構成されている。
【0051】
電流供給部124は、PMOSトランジスタT5から構成され、NMOSトランジスタT3のドレイン端に電流を供給する機能を果たすもので、正常電圧状態のとき出力端out2をハイレベルにする。
コントロール部125は、電流供給部124を制御するためのもので、レベル保持部123のPMOSトランジスタT4のソース端(即ちNMOSトランジスタT3のドレイン端)の信号を反転するインバータと、チップイネーブル信号CEとインバータの信号とを否定論理積演算するNANDゲートから構成されている。図17に示すように、コントロール部125は外部チップイネーブル信号CSBpadが活性化され、チップイネーブル信号CEがハイレベルに維持され、出力端out2の出力がローレベルであるときNANDゲートの出力端out4の出力がローレベルとなり、電流供給部124のPMOSトランジスタT5を活性化させ、出力端out2に電流を供給するものである。
【0052】
出力端out2に電流が供給されても、出力端out2の出力信号は正常電圧状態に十分維持できるが、低電圧領域では出力端out2がハイレベルに上昇することになり、出力端out3にハイデータを出力する。従って、第1スイッチング信号SWC1がローレベルであるとき高電圧状態であることが感知される。
高電圧判別部126は、高電圧と正常電圧とを決定する電源電圧を感知するもので、正常電圧領域では出力端out2がハイレベルとなり、高電圧領域では出力端out2がローレベルとなるような機能を果たす。その構成はPMOSトランジスタT4のソース端と接地電圧端VSSとの間に介在しシステム電源感圧分配器121の出力端out1の出力変化に相応してそのレベルが決定されるNMOSトランジスタT3と、NMOSトランジスタT3のドレイン端の信号を遅延して出力するために直列に連結された2つのインバータとからなっている。
【0053】
次に、第2スイッチング信号発生部53は、第1スイッチング信号発生部52と同様に、システム電源感圧分配器131と、信号同期部132と、レベル保持部133と、電流供給部134と、コントロール部135と、高電圧判別部136とから構成され、各構成要素のうちシステム電源感圧分配器131を除いては第1スイッチング信号発生部52と構成が同一である。
【0054】
第2スイッチング信号発生部53のシステム電源感圧分配器131は、電源電圧端VCCに連結された1つ目と2つ目のNMOSトランジスタのみダイオードコネクションされており、残りの複数のNMOSトランジスタは電源電圧VCCがゲートに印加され直列連結されている。出力は2つ目NMOSトランジスタのソース端を介して行われる。
【0055】
前記のように構成された第1、第2スイッチング信号発生部52、53は、パルス幅可変制御部55の第4、第5PMOSトランジスタSP1,SP2を制御してパルス信号PW1のパルス幅を調節するための第1、第2スイッチング信号SWC1,SWC2を発生する。
第1、第2スイッチング信号SWC1、SWC2は高電圧感知回路の出力信号である。第1、第2スイッチング信号SWC1、SWC2は正常電圧では第4、第5PMOSトランジスタSP1、SP2がオフされるようにハイレベルであるが、高電圧が印加されると電圧のレベルに従って第1スイッチング信号SWC1が先にローレベルに落ち、電圧が更に上がると第2スイッチング信号SWC2がロールレベルに落ちることになり、第4、第5PMOSトランジスタSP1,SP2がオン/オフ動作する。
【0056】
次に、前記のように構成された第1、第2スイッチング信号発生部52、53から出力される第1、第2スイッチング信号SWC1,SWC2に従うパルス幅可変制御部55について説明する。
図6と図12と図13に示すように、入力信号INPUTが図13(a)のような波形で、第1、第2スイッチング信号SWC1,SWC2が共にローレベルで第4、第5PMOSトランジスタSP1、SP2がターンオンされるとき、第1、第2スイッチング信号SWC1,SWC2は第3PMOSトランジスタDP3だけで遅延されるので、パルス信号PW1のパルス幅は図13(b)のようになる。
【0057】
入力信号INPUTが図13(a)のような波形で、第1スイッチング信号SWC1がローレベルで、第2スイッチング信号SWC2がハイレベルで、第4PMOSトランジスタSP1がターンオンされ、第5PMOSトランジスタSP2がターンオフされる時は、第2、第3PMOSトランジスタDP2,DP3よって遅延され、パルス信号PW1のパルス幅は図13(c)のようになる。
【0058】
即ち、第4、第5PMOSトランジスタSP1,SP2の何れか1つのみターンオンされると、2つのPMOSトランジスタによって遅延されるので、パルス信号PW1のパルス幅は図13(b)より大きな図13(c)のようになる。
入力信号INPUTが図13(a)のような波形で、第1、第2スイッチング信号SWC1,SWC2が共にハイレベルで第4、第5PMOSトランジスタSP1、SP2がターンオフされるときは、第1〜第3PMOSトランジスタDP1,DP2,DP3によって遅延されるので、パルス信号PW1のパルス幅は図13(c)より更に大きい図13(d)のようになる。
【0059】
次に、上記のように構成された不揮発性強誘電体メモリ装置を用いた不良セル検出方法について説明する。
図9はパルス信号PW1のパルス幅P1〜P3の大きさに応じたメモリ電荷Q1〜Q3の依存性を示すグラフであり、図10はパルス信号PW1のパルス幅P1〜P3の変化例を示す図であり、図11は図10のパルス信号PW1のパルス幅P1〜P3の変化に従うビットラインB/L誘起電圧V1〜V3の依存性を示す図である。
【0060】
本発明では、不揮発性メモリチップの信頼性を確保するために不良セルが予め除去される。これを説明すると次の通りである。
上部セルアレイ部(トップアレイ)Sub#Tと下部セルアレイ部(ボトムアレイ)Sub#Bの間に配置されて前記上、下部セルアレイ部Sub#T,Sub#Bをそれぞれセンシングするためのセンスアンプ120と、前記上、下部セルアレイ部Sub#T,Sub#Bの各ワードラインを駆動するためのワードラインドライバ57とから構成された不揮発性強誘電体メモリセル駆動部を利用した不良セル検出方法は、X−デコーダ51から前記ワードラインドライバ57へ選択的にワードラインデコーディング信号を出力する段階、前記上、下部セルアレイ部Sub#T,Sub#Bの不良セルを検出するために前記ワードラインドライバ57に再格納パルスPW1のパルス幅を可変して出力する段階、前記再格納パルスPW1が出力されると同時に前記各セルアレイ部Sub#T,Sub#Bのメモリセルに格納されるデータ(電荷量)が調整され、これに対応するビットラインセンシングレベルを可変とする段階、前記各セルアレイ部Sub#T,Sub#Bのメモリセルのデータをセンシングして前記可変としたビットラインセンシングレベルのうち最小センシングレベルに到達するセルを検知して不良セルとして判別する段階から成される。
【0061】
即ち、メモリセルの読み出し動作のとき、再格納パルスPW1のパルス幅を可変としてメモリセルの強誘電体キャパシタに格納される電荷量(データ値)を調整し、その調整した電荷量(データ値)に対応するようビットラインセンシングレベルを可変にし、可変したセンシングレベルのうち最小センシングレベルに先に到達するメモリセルを不良セルとして判定して除去するものである。
【0062】
図9は、不揮発性強誘電体メモリセルの読み出しモードと書き込みモードにおいて、パルス信号PW1のパルス幅の大きさに応じた電荷依存性を示すものであって、再格納パルスPW1のパルス幅の大きさが第1パルス幅P1<第2パルス幅P2<第3パルス幅P3であるとき、論理値1のデータの格納電荷も第1電荷量Q1<第2電荷量Q2<第3電荷量Q3に変わることを示している。
【0063】
このとき、パルス幅P1、P2、P3は前記説明した第1、第2スイッチング信号発生部52、53とパルス幅可変制御部55を介して調節する。
次に、図10と図11はパルス信号PW1のパルス幅変化とこれによる読み出しモード時のビットラインに誘起される電圧変化を示すもので、パルス信号PW1のパルス幅がP1<P2<P3のように大きくなるとセルに格納されるデータもまた大きくなるので、これにより誘起されるビットラインレベルもそれぞれ第1電圧V1<第2電圧V2<第3電圧V3のように大きくなる。
【0064】
前記のように再格納パルスPW1のパルス幅を可変としてセルに格納されるデータを調整することにより、ビットラインセンシングレベルを可変とし、ある基準となるビットライン電圧以下の電圧が感知される場合にそのセルは正常動作できない不良セルとして判断されるのである。
即ち、センスアンプのセンシング入力電圧を可変として最小センシングレベルに先に到達するセルを検知し、検知したセルを不良セルと判断して除去する。このとき、再格納パルスPW1はユーザが任意に指定することで可変とすることができる。
【0065】
言い換えると、第1、第2スイッチング信号発生部52,53から出力された第1、第2スイッチング信号SWC1、SWC2に応じてパルス信号PW1のパルス幅を可変とし、出力したパルス信号PW1をワードラインドライバ57を介して各セルアレイ部に出力することにより各セルに格納されるデータを調整し、ビットラインセンシングレベルを定めた後、定められたビットラインセンシングレベルに先に到達したセルを不良セルとして検知して除去する。
【0066】
【発明の効果】
以上で説明した本発明の不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法は次のような効果がある。
第一に、電源電圧感知回路(第1、第2スイッチング信号発生部)を設けたので、別にテストモードを指定する必要がなく不良セルを判別して除去することができる。
【0067】
第二に、再格納パルス信号のパルス幅の大きさを可変としてメモリセルに格納されるデータを外部で任意に調整できるので、工程条件が変わっても容易に不良セルを判別して除去することができる。
【図面の簡単な説明】
【図1】本発明の不揮発性強誘電体メモリ装置の一実施形態の構成図。
【図2】図1の不揮発性強誘電体メモリ装置におけるメモリセルアレイ部の構成図。
【図3】図2の参照セルの回路構成図。
【図4】同上実施形態の不揮発性強誘電体メモリ装置による書き込みモードの動作タイミング図。
【図5】同上実施形態の不揮発性強誘電体メモリ装置による読み出しモードの動作タイミング図。
【図6】本実施形態のパルス幅可変制御部の回路図。
【図7】第1スイッチング信号発生部の回路図。
【図8】第2スイッチング信号発生部の回路図。
【図9】再格納パルス信号のパルス幅の大きさに従う格納電荷依存性を示すグラフ。
【図10】再格納パルス信号のパルス幅変化例を示す図。
【図11】図10の再格納パルス信号のパルス幅変化に従うビットライン誘起電圧依存性を示す図。
【図12】高電圧感知同期回路の動作説明図。
【図13】図12のスイッチング信号波形に従う図6の再格納パルス信号パルス発生図。
【図14】一般的な強誘電体のヒステリシスループ特性図。
【図15】一般的な不揮発性強誘電体メモリ装置による単位セルの構成図。
【図16】従来のセンスアンプのオフセットコントロール回路図。
【図17】従来の読み出し時のビットライン電圧に従うオフセット電圧の変化を示すグラフ。
【符号の説明】
50:メモリセルアレイ部 51:X−デコーダ
52:第1スイッチング信号発生部 53:第2スイッチング信号発生部
54:スイッチング信号発生部 55:パルス幅可変制御部
56:不良セル検出パルス発生部 57:ワードラインドライバ
Sub#T:トップアレイ 120:センスアンプ
Sub#B:ボトムアレイ
Claims (18)
- 上部セルアレイ部、下部セルアレイ部と、その間に設けられて前記上、下部セルアレイ部をそれぞれセンシングするためのセンスアンプと、前記上、下部セルアレイ部のワードライン駆動を選択するためのワードラインドライバとを備えて構成された不揮発性強誘電体メモリセル駆動部と、
前記ワードラインドライバに選択的にワードラインデコーディング信号を出力するXデコーダと、
前記上、下部セルアレイ部の不良セルを検出するために再格納パルス(PW1)のパルス幅を可変して前記ワードラインドライバへ出力するためのパルス幅発生部とを含んで構成されることを特徴とする不揮発性強誘電体メモリ装置。 - 前記上、下部セルアレイ部は一つのビットラインに1つずつ備えられた参照セルと、前記参照セルと同一のビットライン信号を受けて駆動する複数のメインセルとから構成されることを特徴とする請求項1記載の不揮発性強誘電体メモリ装置。
- 前記パルス幅発生部は、前記再格納パルスのパルス幅を可変とするためのスイッチング信号を出力する第1、第2スイッチング信号発生部と、
前記第1、第2スイッチング信号発生部のスイッチング信号を選択的に受けて前記再格納パルスのパルス幅を可変して出力するためのパルス幅可変制御部とを含んで構成されることを特徴とする請求項1記載の不揮発性強誘電体メモリ装置。 - 前記第1スイッチング信号発生部は、システム電源を一定の比率で降下させて第1ノードを介して出力するシステム電源感圧分配器と、
前記システム電源感圧分配器の出力電圧変化をチップイネーブル信号(CE)と同期させる信号同期部と、
前記第1ノードの出力によりスイッチング動作するトランジスタのドレイン端がハイレベルであるときその状態を保持させるためのレベル保持部と、
正常電圧状態時に前記ドレイン端がハイレベルとなるように電流を供給する電流供給部と、
前記ドレイン端の信号と前記チップイネーブル信号(CE)を受けて前記電流供給部を制御するためのコントロール部と、
前記ドレイン端のレベルを感知して高電圧と正常電圧を判別して出力する高電圧判別部とを含んで構成されることを特徴とする請求項3記載の不揮発性強誘電体メモリ装置。 - 前記第2スイッチング信号発生部は、システム電源を前記第1スイッチング信号発生部より降下させて第1ノードを介して出力するシステム電源感圧分配器と、
前記システム電源感圧分配器の出力電圧変化をチップイネーブル信号(CE)と同期させる信号同期部と、
前記第1ノードの出力によってスイッチング動作するトランジスタのドレイン端がハイレベルであるときその状態を保持させるためのレベル保持部と、
正常電圧状態時に前記ドレイン端がハイレベルを現すように電流を供給する電流供給部と、
前記ドレイン端の信号と前記チップイネーブル信号(CE)を受けて前記電流供給部を制御するためのコントロール部と、
前記ドレイン端のレベルを感知して高電圧と正常電圧を判別して出力する高電圧判別部とを含んで構成されることを特徴とする請求項3記載の不揮発性強誘電体メモリ装置。 - 前記システム電源感圧分配器は、1つ目のNMOSトランジスタのドレイン端が電源電圧端に連結され、各ゲート端には電源電圧が印加されるように直列連結された複数のNMOSトランジスタから構成されることを特徴とする請求項4記載の不揮発性強誘電体メモリ装置。
- システム電源感圧分配器は、1つ目のNMOSトランジスタのドレイン端が電源電圧端に連結され、1つ目と2つ目のNMOSトランジスタのみダイオードコネクションされるように直列連結された複数のNMOSトランジスタから構成されることを特徴とする請求項5記載の不揮発性強誘電体メモリ装置。
- 前記信号同期部は、チップイネーブル信号(CE)と前記高電圧判別部の出力信号がそれぞれ入力され、前記システム電源感圧分配器と接地電圧端との間に並列連結された2つのNMOSトランジスタから構成されることを特徴とする請求項4又は請求項5記載の不揮発性強誘電体メモリ装置。
- 前記レベル保持部は、電源電圧端と前記ドレイン端との間に形成されたPMOSトランジスタと、
前記ドレイン端の信号を反転して前記PMOSトランジスタに入力するインバータとから構成されることを特徴とする請求項4又は請求項5記載の不揮発性強誘電体メモリ装置。 - 前記電流供給部は、前記電源電圧端と前記ドレイン端との間に介在し前記コントロール部の制御を受けてスイッチング動作するPMOSトランジスタから構成されることを特徴とする請求項4又は請求項5記載の不揮発性強誘電体メモリ装置。
- 前記コントロール部は、前記ドレイン端の信号を反転するインバータと、該インバータの出力と前記チップイネーブル信号(CE)を否定論理積演算するNANDゲートとから構成されることを特徴とする請求項4又は請求項5記載の不揮発性強誘電体メモリ装置。
- 前記高電圧判別部は、前記ドレイン端の信号を遅延させ出力するように直列に連結された2つのインバータから構成されることを特徴とする請求項4又は請求項5記載の不揮発性強誘電体メモリ装置。
- 前記パルス幅可変制御部は、遅延のための入力信号(INPUT)を共通入力し、電源電圧端(VCC)と接地電圧端(VSS)との間に連結された第1、第2、第3PMOSトランジスタ(DP1、DP2、DP3)及び第1NMOSトランジスタ(NM1)と、
前記第1PMOSトランジスタ(DP1)と前記第2PMOSトランジスタ(DP2)にそれぞれ並列連結され、パルス幅可変のための第1、第2スイッチング信号(SWC1、SWC2)が入力されて駆動する第4、第5PMOSトランジスタ(SP1、SP2)と、
前記第3PMOSトランジスタ(DP3)と前記第1NMOSトランジスタ(NM1)の共通ノードの信号を反転して再格納パルス(PW1)を出力するインバータとから構成されることを特徴とする請求項3記載の不揮発性強誘電体メモリ装置。 - 上部セルアレイ部、下部セルアレイ部と、その間に設けられて前記上、下部セルアレイ部をそれぞれセンシングするためのセンスアンプと、前記上、下部セルアレイ部のワードライン駆動を選択するためのワードラインドライバとを備えて構成された不揮発性強誘電体メモリセル駆動部であって、
前記ワードラインドライバに選択的にワードラインデコーディング信号を出力する段階と、
前記上、下部セルアレイ部の不良セルを検出するために前記ワードラインドライバに再格納パルス(PW1)のパルス幅を可変して出力する段階と、
前記再格納パルス(PW1)が出力されると同時にそのパルス幅に応じて前記各セルアレイ部のメモリセルに格納されるデータ(電荷量)を調整し、前記再格納パルスのパルス幅に応じて可変となるビットラインセンシングレベルを出力する段階と、
前記各セルアレイ部のメモリセルをセンシングして前記可変となったビットラインセンシングレベルのうち最小センシングレベルに先に到達するメモリセルを検知して不良セルに判別する段階とを備えることを特徴とする不揮発性強誘電体メモリ装置を用いた不良セル検出方法。 - 前記ワードラインドライバに再格納パルス(PW1)のパルス幅を可変して出力する動作は
前記再格納パルスのパルス幅を可変して出力するための第1、第2スイッチング信号を出力する段階と、
前記第1、第2スイッチング信号に応じて前記再格納パルスのパルス幅を可変して出力する段階とを備えることを特徴とする請求項14記載の不揮発性強誘電体メモリ装置を用いた不良セル検出方法。 - 前記再格納パルスは
前記第1、第2スイッチング信号が共にローレベルであるときは1つのPMOSトランジスタのターンオン時間だけ遅延された大きさの第1パルス幅を有し、前記第1、第2スイッチング信号のいずれか1つがハイレベルであるときは2つのPMOSトランジスタのターンオン時間だけ遅延された大きさの第2パルス幅を有し、
前記第1、第2スイッチング信号が共にハイレベルであるときは3つのPMOSトランジスタのターンオン時間だけ遅延された大きさの第3パルス幅を有するように可変となることを特徴とする請求項15記載の不揮発性強誘電体メモリ装置を用いた不良セル検出方法。 - 前記再格納パルス(PW1)に応じて調整される前記メモリセルに格納されるデータ(電荷量)は
前記再格納パルス(PW1)のパルス幅が第1パルス幅<第2パルス幅<第3パルス幅の大小関係のとき、第1電荷量(Q1)<第2電荷量(Q2)<第3電荷量(Q3)の大小関係であることを特徴とする請求項15又は請求項16記載の不揮発性強誘電体メモリ装置を用いた不良セル検出方法。 - 前記再格納パルスのパルス幅の大きさに応じて可変となるビットラインセンシングレベルは、前記再格納パルス(PW1)のパルス幅が第1パルス幅<第2パルス幅<第3パルス幅の大小関係であるとき、第1電圧<第2電圧<第3電圧の大小関係であることを特徴とする請求項17記載の不揮発性強誘電体メモリ装置を用いた不良セル検出方法。
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