KR20060079929A - 강유전체 메모리 장치 및 그의 구동방법 - Google Patents

강유전체 메모리 장치 및 그의 구동방법 Download PDF

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Abstract

본 발명은 강유전체 메모리 장치에서 소정의 동작시에 데이터의 파괴를방지 또는 최소화하기 위한 강유전체 메모리 장치 및 그의 구동방법에 관한 것으로, 본 발명에 따른 강유전체 메모리 장치는, 상기 메모리 장치에 전원을 공급하기 위한 전원공급부와; 상기 전원공급부의 전원레벨을 검출하여 상기 전원이 오프 상태 인 경우에 이에 따른 검출신호를 발생시키는 전원검출회로와; 상기 내부 칩 인에이블 신호가 인에이블 된 후 상기 검출신호가 제1시점에서 인가되는 경우에는 상기 내부 칩 인에이블 신호를 디세이블시켜 상기 메모리 장치의 동작을 중단시키고, 상기 검출신호가 제2시점에서 인가되는 경우에는 상기 내부 칩 인에이블 신호가 인에이블 상태를 유지하도록 하여, 상기 내부 칩 인에이블 신호에 의해 발생이 제어되는 상기 메모리장치의 동작에 필요한 제어신호들에 의해 상기 메모리장치의 동작이 계속되도록 하기 위한 내부 칩 인에이블신호 발생회로를 구비한다. 본 발명에 따르면, 반도체 메모리 장치의 데이터의 파괴를 방지 또는 최소화할 수 있다.
데이터 파괴, 재저장, 전원, 내부 칩 인에이블 신호, 플레이트 제어신호

Description

강유전체 메모리 장치 및 그의 구동방법{Ferroelectric Random Access Memory device and method for driving the same}
도 1은 일반적인 강유전 물질의 히스테리시스 커브(curve)곡선
도 2는 일반적인 강유전체 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 회로도
도 3은 종래의 강유전체 메모리에서의 리드동작시의 동작타이밍도
도 4는 종래의 리드동작 중 전원이 오프 되는 경우의 동작 타이밍도
도 5는 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 일부를 나타내는 블록도
도 6은 도 5의 전원 검출 회로의 구현예
도 7은 도 5의 내부 칩 인에이블 신호 발생회로의 구현예
도 8 및 도 9는 본 발명의 일 실시예에 따른 강유전체메모리장치에서 동작 중 전원이 오프되는 경우의 동작 타이밍도
도 10은 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 메모리 셀의 데이터 보호를 위한 제어 흐름도
*도면의 주요 부분에 대한 부호의 설명*
110 : 전원 공급부 120 : 전원 검출회로
130 : 내부 칩 인에이블 신호 발생회로
140 : 센스앰프 인에이블 신호 발생회로
150 : 플레이트 제어신호 발생회로
ATD_SUM : 합성펄스 신호 PONF_L : 전원 검출 신호
SAEN : 센스앰프 인에이블 신호 PPLS : 플레이트 제어신호
ICE : 내부 칩 인에이블 신호
본 발명은 강유전체 메모리 장치 및 그의 구동방법에 관한 것으로, 더욱 구체적으로는, 소정의 동작을 행함에 있어 전원이 오프 될 경우에 메모리 셀의 데이터를 보호하기 위한 강유전체 메모리 장치 및 그의 구동방법에 관한 것이다.
최근에 강유전체(Ferroelectric) 박막을 커패시터의 유전막에 사용함으로써 DRAM(Dynamic Random Access Memory) 장치에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 장치의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리(Ferroelectric Random Access Memory; FRAM,FeRAM)는 비휘발성 메모리 장치(Non-volatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 고속 액세스가 가능하며 전력을 덜 소비하고 충격에 대한 강도가 있다. 따라서, 휴대용 컴퓨 터, 셀룰라 폰 및 게임기 등, 파일 저장 및 검색 기능을 갖는 다양한 전자 기기 및 장비에서 주기억장치로서, 혹은 음성이나 이미지를 기록하기 위한 기록매체로서 사용될 것으로 예상되고 있다.
상기 강유전체 메모리장치에서, 강유전체 커패시터와 액세스 트랜지스터로 구성된 메모리 셀은 강유전체 커패시터(Ferroelectric Capacitor)의 전기적 분극 상태에 따라 논리적 상태를 갖는 데이터인 '1' 또는 '0'을 저장한다. 강유전체 커패시터의 양단에 전압이 인가될 때, 전계(electric field)의 방향에 따라 강유전 물질이 분극(polarization)되고, 상기 강유전 물질의 분극 상태가 변하는 스위칭 쓰레솔드 전압(switching threshold voltage)을 강제 전압(coercive voltage)이라 한다. 그리고, 메모리 셀에 저장된 데이터를 리드(read)하기 위해서, 강유전체 커패시터의 양 전극들 사이에 전위차가 발생하도록 전압을 인가하여 비트라인에 여기되는 전하량의 변화로 메모리 셀에 저장된 데이터의 상태가 감지된다.
도 1은 상기 강유전체 커패시터를 구성하는 일반적인 강유전 물질의 히스테리시스 커브(hysteresis curve)곡선을 나타낸 것이다.
도 1에 도시된 바와 같이, 접지 전압(Vss 또는 0V)이 인가되어서 강유전 물질에 아무런 전계가 인가되지 않으면 분극이 발생되지 않는다. 강유전체 커패시터 양단의 전압이 양(plus)의 방향으로 증가될 때, 분극도(또는 전하량)는 영(zero)으로부터 양의 분극 영역 내의 상태점(A)까지 증가한다. 상태점(A)에서, 분극은 한 방향으로 발생되고, 상태점(A)에서의 분극도는 최대 값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 +Qs로 표시된다. 이후, 커패시터 양단 의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 낮아지지 않고 상태점(B)에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 +Qr로 표시된다. 다음, 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 상태점(B)로부터 음의 전하 분극 영역 내의 상태점(C)으로 변한다. 상태점(C)에서, 강유전 물질은 상태점(A)에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때의 분극도는 -Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 떨어지지 않고 상태점(D)에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 상태점(D)에서 상태점(A)으로 변한다.
도 2는 종래의 일반적인 강유전체 메모리 장치에서의 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 것이다.
도 2에 도시된 바와 같이, 메모리 셀은 하나의 액세스 트랜지스터(M1)와 하나의 강유전체 커패시터(CFE)로 구성된다. 상기 액세스 트랜지스터(M1)는 강유전체 커패시터(CFE)의 하나의 단자와 비트라인(B/L) 사이에 각각 연결된 두 개의 단자들, 즉 소오스 단자와 드레인 단자를 가지며, 워드라인(W/L)에 게이트가 연결된다. 하나의 단자에 상기 액세스 트랜지스터(M1)가 연결된 강유전체 커패시터(CFE)의 다른 단자는 플레이트 라인(P/L)에 연결된다.
상기한 바와 같이 전계를 발생하기 위한 전압이 두 단자 사이에 강유전 물질 이 삽입된 강유전체 커패시터로 한 번 인가되면, 이후 상기 전극들이 플로팅 상태(floating state)로 설정되더라도 자발 분극에 따른 분극 방향은 유지된다. 자발 분극으로 인한 강유전 물질의 표면 전하(surface charge)는 누설 등에 의해 자연적으로 손실되지 않는다. 분극도가 영(zero)이 되도록 반대 방향으로 전압이 인가되지 않는다면, 분극 방향은 그대로 유지된다.
상기 강유전체 커패시터에 양(plus)의 방향으로 전압이 인가되었다가 제거되면, 상기 강유전체 커패시터를 구성하는 강유전 물질의 잔류 분극은 +Qr 의 상태로 된다. 또한, 상기 강유전체 커패시터에 음의 방향으로 전압이 인가되었다가 제거될 경우에는, 상기 강유전 물질의 잔류분극은 -Qr 상태가 된다. 여기서, 잔류 분극이 +Qr의 상태 즉 상태점(B)에 있을 때의 논리 상태가 데이터 '0'을 나타낸다고 가정하면, 잔류 분극이 -Qr의 상태, 즉 상태점(D)에 있을 때의 논리 상태는 데이터 '1'을 나타낸다. 또한, 따라서, 상태점(A)에서 상태점(B)로 변화될 때의 전하량 차이, 즉 비스위칭 커패시턴스(Qnsw) 만큼에 해당되는 전압과 상태점(D)에서 상태점(A)으로 변할 때의 전하량의 차이 즉, 스위칭 커패시턴스(Qsw) 만큼에 해당되는 전압을 구별하여 메모리 셀에 저장된 데이터를 리드하게 된다.
일반적으로 비동기 강유전체 메모리 장치는 전원이 공급되면 외부에서 입력되는 외부 칩 제어신호(외부 인에이블 신호 또는, 외부 칩 셀렉터 신호)에 동작된다. 상기 외부 칩 제어신호가 인에이블되면, 인가되는 외부 어드레스 천이(Address Transition)를 검출하여 각각의 어드레스 천이 검출신호(Address Transition Detection signal;ATD)를 합한 합성 펄스신호(ATD_SUM)를 이용하여 사이클(cycle) 동작을 제어하게 된다. 상기 합성 펄스신호에 의하여 내부 클럭(Internal Clock)이 생성되고, 이를 통해 메모리의 해당 어드레스에 리드와 라이트 동작을 수행한다. 즉 외부 어드레스가 변화하게 되면 합성 펄스신호가 발생되고, 이 신호에 의하여 앞의 사이클 동작이 끝나게 되고 다음 사이클 준비동작을 진행한다. 또한, 상기 합성 펄스신호에 의해 내부 칩 인에이블 신호(Internal Chip Enable signal :ICE)가 발생되고, 상기 내부 칩 인에이블 신호에 의해 메모리 장치 동작에 필요한 모든 내부 제어신호가 발생된다.
이와 같은 강유전체 메모리장치에 있어서, 정전이나 외부전원전압의 차단 등은 치명적인 결과를 유발한다. 특히, 강유전체 메모리 장치의 메모리 셀에 저장된 데이터를 리드하는 동작에 있어서는 데이터를 센싱하고 난 후에 원래의 데이터를 재저장하는 동작이 필요한데, 이러한 재저장 구간을 충분히 확보하지 못한 상태에서 전원이 차단된다면 기존의 데이터를 보존하지 못하여 데이터 파괴가 일어나게 된다.
도 3은 종래의 정상적인 경우의 강유전체 메모리 장치에서의 리드동작 타이밍도이다.
도 3에 도시된 바와 같이, 일반적인 강유전체 메모리 장치에서의 리드동작은, 전원(PONF_L)이 정상적으로 공급되고 있는 상태에서, 외부 칩 제어신호(XCEB)가 논리 '하이(high)'에서 논리 '로우(low)'로 천이되어 인에이블됨에 의해 시작된다.
상기 외부 칩 제어신호(XCEB)의 인에이블에 의하여 외부어드레스 신호(XA)가 인가된다. 상기 외부어드레스(XA)는 어드레스 버퍼회로(미도시)에 인가되는데, 상기 어드레스 버퍼회로에서는 인가되는 외부어드레스 신호(XA)를 버퍼링하여 내부어드레스 신호를 발생시키고, 상기 내부어드레스 신호의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들을 발생시킨다. 상기 어드레스 천이 검출신호들은 합성 펄스신호 발생회로에 의해 합쳐져서 하나의 어드레스 천이 검출신호인 합성 펄스신호(ATD_SUM)가 된다. 상기 합성 펄스신호(ATD_SUM)는 일정시간 인에이블 되었다가 디세이블 되는 짧은 펄스신호이다.
상기 합성 펄스신호(ATD_SUM)에 의해 내부 칩 인에이블 신호(Internal Chip Enable signal :ICE)가 발생되고, 상기 내부 칩 인에이블 신호(ICE)에 의해 메모리 장치 동작에 필요한 모든 내부 제어신호를 생성한다. 상기 내부 칩 인에이블 신호는 상기 합성 펄스신호(ATD_SUM)의 인에이블을 위한 천이시에 발생되는 것이 아니라, 모든 어레이스 천이 검출신호가 인가된 후인 상기 합성 펄스신호(ATD_SUM)의 디세이블을 위한 천이시에 발생된다.
상기 내부 칩 인에이블 신호(ICE)가 발생되면, 워드라인 디코더 및 드라이버 회로(미도시)에 의해 워드라인(W/L)이 인에이블 된다. 또한, 상기 내부 칩 인에이블 신호(ICE)에 응답하여 발생되는 플레이트 제어신호(PPLS)의 인에이블에 의해 플레이트 라인(P/L)이 인에이블 된다.
상기 플레이트 라인(P/L)이 인에이블 되면 차아지 세어링(charge charging) 구간(t1)이 시작된다. 상기 차아지 세어링구간(t1)에서 접지레벨의 상태를 유지하고 있던 비트라인(B/L)에 메모리 셀에 저장된 데이터에 대응되는 전압이 디벨럽 (develop)된다.
다음으로, 상기 플레이트 제어신호의 라인의 인에이블에 응답하는 센스앰프 인에이블 신호(SAEN)가 발생되어 센스앰프를 인에이블시킨다. 상기 센스 앰프가 인에이블되면 상기 차아지 세어링구간(t1)이 끝나고 센싱(sensing)구간(t2)이 시작된다. 상기 센싱구간(t2)에서는 상기 비트라인(B/L)에 디벨럽되어 있는 데이터를 상기 센스앰프에서 감지 및 증폭하게 된다.
상기 센싱구간(t2)은 상기 플레이트 제어신호에 의해 상기 플레이트 라인(P/L)이 디세이블됨에 의해 끝나고 재저장(write-back)구간(t3)이 시작된다.
여기서 상기 차아지 세어링 구간(t1) 및 상기 센싱구간(t2)은 내부회로에 의해 정해진 값을 가진다.
상기 재저장구간(t3)은, 일반적인 리드동작을 위해 플레이트 라인이 인에이블 되면 데이터가 저장되어 있던 메모리 셀의 데이터가 역전되는 현상이 발생되므로 이를 해결하기 위하여 원래의 데이터를 재저장하기 위한 구간이다. 상기의 재저장구간(t3)은 메모리셀에 저장된 데이터의 파괴를 막기위해 충분한 시간이 보장되어야 한다.
상기 재저장구간(t3)은 상기 플레이트 라인(P/L)이 디세이블된 후, 일정시간 경과 후에 상기 센스앰프가 디세이블되는 시점까지 계속된다. 상기 센스앰프의 디세이블은 상기 플레이트 라인의 디세이블에 응답하여 발생될 수 있고, 두 번째 합성 펄스신호(ATD_SUM)의 인에이블을 위한 천이에 응답하여 발생될 수 있다.
상기 센스앰프가 디세이블되면, 상기 내부 칩인에이블 신호는 디세이블 되고 이에 따라 상기 워드라인(W/L)이 디세이블되어 리드동작이 끝나게 된다. 이후 두 번째 합성 펄스신호(ATD_SUM)의 디세이블을 위한 천이시에 다시 내부 칩인에이블 신호가 발생되게 되고 이에 따른 다음 동작이 수행된다.
도 4는 종래의 강유전체 메모리 장치에서의 리드동작 수행도중에 전원이 오프(off)되어 비정상적으로 동작하는 경우의 동작 타이밍도이다.
도 4에 도시된 바와 같이, 비정상적인 경우의 리드동작에 있어서, 센싱구간(t2)까지는 상기 도 3에서 설명한 바와 같다. 상기 센싱구간(t2)가 끝나고 재저장구간(t3)이 시작되어 재저장동작이 이루어지기 위해서는 충분한 시간이 확보되어야 한다. 그런데, 정상적인 재저장 동작이 이루어지기 위한 시간보다 짧은 시간에 전원이 오프되면, 내부 칩 인에이블 신호(ICE)가 디세이블된다. 이에 따라 워드라인(W/L)이 디세이블되고, 플레이트 제어신호(PPLS) 및 센스앰프 인에이블 신호(SAEN)이 디세이블 된다. 따라서, 재저장동작이 이루어지기 위한 상기 재저장 구간(t3)이충분히 확보되지 않은 상태에서 리드동작이 끝나게 된다. 따라서, 메모리 셀에 저장된 데이터의 파괴가 일어날 수 있다는 문제점이 발생하게 된다. 따라서, 전원이 비정상적으로 오프되었을 경우에 상기 메모리 셀에 저장된 데이터의 파괴를 막기 위한 방안이 강구되어 왔다.
이러한 문제점을 해결하기 위한 방안 중의 하나가 미국 등록 특허 제 5,943,257호에 개시되어 있다.
상기 미국 등록 특허 제5,943,257호에 개시된 종래 기술에 따르면, 전원공급부의 전원이 온/오프 되었는 지를 알리는 서로 다른 전압 레벨을 가지는 제1 및 제 2검출신호들을 이용하고 있다. 다시 말하면, 전원이 오프되면 외부 칩 제어신호(XCE)가 인에이블 상태인지 디세이블 상태인지를 판단하여, 디세이블 상태이면 칩을 오프 상태로 하여 동작을 방지하고, 인에이블 상태이면 현재의 동작상태에 필요한 최소의 시간을 유지함으로써 리드 동작을 완료한 후 칩 오프 상태에 진입하도록 하고 있다. 상기와 같은 동작은, 전원공급부의 전원이 오프 되는 데 걸리는 시간 단위는 밀리 초(ms) 단위이고 반도체 메모리 장치의 정상적인 동작이 수행되는 데 걸리는 최소 시간 단위는 나노초(ns)이기 때문에 가능한 것이다.
그러나 이러한 종래의 기술에서는 상기 외부 칩 인에이블 신호가 인에이블 상태이더라도 상기 소정의 동작을 위한 제어신호들이 발생하지 않은 경우가 발생될 수 있으며, 이 경우에는 리드 동작에 있어서 상기 재저장 동작이 정상전압보다 낮은 전압에서 이루어지기 때문에 센싱마진의 저하 및 리텐션(retention) 등의 특성악화를 유발할 수가 있다.
따라서 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 강유전체 메모리 장치 및 그의 구동방법을 제공하는 데 있다.
본 발명의 다른 목적은 강유전체 메모리장치의 데이터의 파괴를 방지 또는 최소화할 수 있는 강유전체 메모리 장치 및 그의 구동방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 강유전체 메모리 장치는, 상기 메모리 장치에 전원을 공급하기 위한 전원공급부와; 상기 전원공급부의 전원레벨을 검출하여 상기 전원이 오프 상태 인 경우에 이에 따른 검출신호를 발생시키는 전원검출회로와; 상기 내부 칩 인에이블 신호가 인에이블 된 후 상기 검출신호가 제1시점에서 인가되는 경우에는 상기 내부 칩 인에이블 신호를 디세이블시켜 상기 메모리 장치의 동작을 중단시키고, 상기 검출신호가 제2시점에서 인가되는 경우에는 상기 내부 칩 인에이블 신호가 인에이블 상태를 유지하도록 하여, 상기 내부 칩 인에이블 신호에 의해 발생이 제어되는 상기 메모리장치의 동작에 필요한 제어신호들에 의해 상기 메모리장치의 동작이 계속되도록 하기 위한 내부 칩 인에이블신호 발생회로를 구비한다.
상기 제1시점은 상기 내부 칩 인에이블 신호에 응답하여 소정의 동작을 행하기 위한 제어신호가 발생되기 전을 의미하고, 상기 제2시점은 상기 내부 칩 인에이블 신호에 응답하여 소정의 동작을 행하기 위한 제어신호가 발생된 후를 의미할 수 있다. 상기 메모리 장치에 대한 소정의 동작은 상기 메모리 장치에서 선택된 메모리 셀에 저장된 데이터를 리드하기 위한 리드 동작일 수 있다.
상기 강유전체 메모리 장치는, 내부 칩 인에이블 신호에 응답하여 상기 메모리 셀에 연결되는 플레이트 라인을 인에이블 또는 디세이블 시키기 위한 플레이트 제어신호를 발생시키는 플레이트 제어신호 발생회로와; 상기 플레이트 제어신호에 응답하여 센스앰프를 구동시키기 위한 센스앰프 인에이블 신호를 인에이블 또는 디세이블시키는 센스앰프 인에이블 신호 발생회로를 더 구비할 수 있으며, 상기 제1시점은 상기 플레이트 제어신호가 인에이블되기 전을 의미하고, 상기 제2시점은 상기 플레이트 제어신호가 인에이블된 후를 의미할 수 있다.
상기 내부 칩 인에이블 신호 발생회로는, 상기 검출신호가 인가되지 아니하는 경우에는 상기 합성 펄스 신호에 응답하여 상기 내부 칩 인에이블 신호를 인에이블 시키고, 상기 검출신호가 상기 제1시점에 인가되는 경우에는 디세이블 상태인 상기 플레이트 제어신호와 디세이블 상태인 상기 센스앰프 인에이블 신호와 상기 검출신호에 응답하여 상기 내부 칩 인에이블 신호를 디세이블 시키고, 상기 검출신호가 상기 제2시점에 인가되는 경우에는 상기 인에이블 상태인 상기 플레이트 제어신호와 상기 센스앰프 인에이블 신호와 상기 검출신호에 응답하여 상기 내부 칩 인에이블 신호의 인에이블 상태를 유지하도록 할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 강유전체 메모리 장치는, 하나의 액세스 트랜지스터와 하나의 강유전체 커패시터로 구성된 복수개의 메모리 셀들과; 상기 메모리 장치에 전원을 공급하기 위한 전원공급부와; 상기 전원공급부의 전원레벨을 검출하여 상기 전원이 오프 상태인 경우에 이에 따른 검출신호를 발생시키는 전원검출회로와; 상기 메모리 장치의 소정의 동작을 위하여 상기 메모리 셀들에 연결된 각각의 워드라인 및 각각의 플레이트 라인의 인에이블을 제어하는 내부 칩 인에이블 신호의 인에이블 및 디세이블을 제어함에 있어, 상기 내부 칩 인에이블 신호가 인에이블 된 후 상기 검출신호의 인가시점이 제1시점일 경우에는 상기 내부 칩 인에이블 신호를 디세이블시켜 상기 메모리 장치의 동작을 중단시키고, 상기 검출신호의 인가시점이 제2시점일 경우에는 상기 내부 칩 인에이블 신호가 인에이블 상태를 유지하도록 하여 상기 메모리장치의 동작이 계속되도록 하기 위한 내부 칩 인에이블 신호 발생회로를 구비 할 수 있다.
상기 제1시점은 상기 내부 칩 인에이블 신호에 응답하여 상기 플레이트 라인을 인에이블을 위한 플레이트 제어신호가 인에이블 되기 전을 의미하고, 상기 제2시점은 상기 내부 칩 인에이블 신호에 응답하여 상기 플레이트 제어신호가 인에이블 된 후를 의미할 수 있으며, 상기 메모리 장치에 대한 소정의 동작은 상기 메모리 장치에서 선택된 메모리 셀에 저장된 데이터를 리드하기 위한 리드 동작일 수 있다.
상기 강유전체 메모리 장치는, 내부 칩 인에이블 신호에 응답하여 상기 메모리 셀에 연결되는 플레이트 라인을 인에이블 또는 디세이블 시키기 위한 플레이트 제어신호를 발생시키는 플레이트 제어신호 발생회로와; 상기 플레이트 제어신호에 응답하여 센스앰프를 구동시키기 위한 센스앰프 인에이블 신호를 인에이블 또는 디세이블시키는 센스앰프 인에이블 신호 발생회로를 더 구비할 수 있으며, 상기 내부 칩 인에이블 신호 발생회로는, 상기 검출신호가 인가되지 아니하는 경우에는 상기 합성 펄스 신호에 응답하여 상기 내부 칩 인에이블 신호를 인에이블 시키고, 상기 검출신호가 상기 제1시점에 인가되는 경우에는 디세이블 상태인 상기 플레이트 제어신호와 디세이블 상태인 상기 센스앰프 인에이블 신호와 상기 검출신호에 응답하여 상기 내부 칩 인에이블 신호를 디세이블 시키고, 상기 검출신호가 상기 제2시점에 인가되는 경우에는 상기 인에이블 상태인 상기 플레이트 제어신호와 상기 센스앰프 인에이블 신호와 상기 검출신호에 응답하여 상기 내부 칩 인에이블 신호가 인에이블 상태를 유지하도록 할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 강유전체 메모리 장치의 구동방법은, 상기 메모리장치에 공급되는 전원의 레벨을 검출하여 전원이 오프 상태일 경우에 이에 따른 검출신호를 발생시키는 단계와; 상기 검출신호 미 발생시에는 상기 메모리 장치에 대한 소정의 정상적인 동작을 수행하기 위하여 상기 메모리 장치에 대한 소정의 동작을 행하기 위한 제어신호들의 발생을 제어하는 내부 칩 인에이블 신호를 인에이블 시키는 단계와; 상기 검출신호의 발생시점이 제1시점일 경우에는 상기 메모리 장치에 대한 소정의 동작을 중단시키기 위하여 상기 내부 칩 인에이블 신호를 디세이블 시키며, 상기 검출신호의 발생시점이 제2시점일 경우에는 상기 메모리 장치에 대한 소정의 동작이 계속되도록 하기 위하여 상기 내부 칩 인에이블 신호가 인에이블 상태를 유지하도록 하는 단계를 구비한다.
상기 메모리 장치에 대한 소정의 동작은 상기 메모리 장치의 메모리 셀에 저장된 데이터를 리드하기 위한 리드 동작일 수 있으며, 상기 제1시점은 상기 메모리 셀에 연결된 플레이트 라인을 제어하며, 상기 내부 칩 인에이블 신호에 응답하는 플레이트 제어신호가 인에이블 되기 전을 의미하고, 상기 제2시점은 상기 플레이트 제어신호가 인에이블 된 후를 의미할 수 있다.
상기한 구성에 따르면, 상기 강유전체 메모리장치의 데이터의 파괴를 방지 또는 최소화할 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 5는 본 발명의 일실시예에 따른 강유전체 메모리 장치의 일부를 나타낸 블록도이다.
상기 본 발명의 일 실시예에 따른 강유전체 메모리 장치는, 도 2에 도시된 바와 같은 메모리 셀을 복수개로 구비하는 셀 어레이부를 구비하고, 일반적으로 강유전체 반도체 메모리 장치의 동작(예를 들면, 리드 또는 라이트 동작)에 필요한 모든 회로를 구비할 수 있다. 상기 본 발명의 일 실시예에 따른 강유전체 메모리 장치는 도 5에 도시된 회로들을 제외하고는 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있으므로 이에 대한 설명을 생략하고 도 5에 도시된 회로들에 대해서만 설명한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 강유전체 메모리 장치는, 전원공급부(110), 전원검출회로(120), 내부 칩 인에이블 신호 발생회로(130), 센스앰프 인에이블 신호 발생회로(140), 및 플레이트 제어신호 발생회로(150)를 구비한다.
상기 전원 공급부(110)는 상기 강유전체 메모리 장치에 필요한 전원을 공급한다.
상기 전원검출회로(120)는 상기 전원공급부(110)에서 공급되는 전원의 레벨을 검출하여 상기 전원이 오프(off) 상태인 경우에 이에 따른 검출신호(PONF_L)를 발생시킨다. 상기 전원검출회로(120)에서는 상기 전원의 레벨이 정상적으로 온(on) 상태인 경우에는 상기 검출신호(PONF_L)가 논리 '하이'레벨을 유지하도록 하고 상기 전원의 레벨이 일정 레벨 이하로 낮아지면 오프 상태로 판단하여 논리 '로우'레벨로 천이되도록 할 수 있다. 이하에서의 상기 검출신호(PONF_L)는 상기 전원이 오프 상태 일 때에 논리'로우'레벨을 가지고 출력되는 신호로써 설명된다.
상기 내부 칩 인에이블 신호 발생회로(130)는, 상기 메모리 장치의 동작을 위한 제어신호들의 발생을 제어하는 내부 칩 인에이블 신호(ICE)를 발생을 제어하는 회로이다.
상기 내부 칩 인에이블 신호 발생회로(130)는 상기 전원검출회로(120)에서 발생되는 상기 검출신호(PONF_L)가 인가되지 않으면 정상적인 동작을 수행하기 위하여 종래와 같이 합성 펄스 신호(ATD_SUM)에 응답하여 내부 칩 인에이블 신호(ICE)를 인에이블 시킨다.
상기 전원공급부(110)의 전원이 오프되어 상기 전원검출회로(120)에서 상기 검출신호(PONF_L)가 발생되면, 상기 내부 칩 인에이블 신호 발생회로(130)는 상기 검출신호(PONF_L)의 발생시점에 따라 내부 칩 인에이블 신호(ICE)의 제어가 달라진다.
상기 내부 칩 인에이블 신호(ICE)가 정상적으로 인에이블 된 이후에 상기 검출신호(PONF_L)가 제1시점에서 인가되는 경우에는 상기 내부 칩 인에이블 신호(ICE)를 디세이블시킨다. 따라서 상기 내부 칩 인에이블 신호(ICE)에 응답하여 발생이 제어되며 상기 강유전체 메모리 장치의 동작에 필요한 제어신호들인 플레이트 라인 제어신호(PPLS) 및 워드라인 인에이블 신호 등은 인에이블 되지 않는다. 이에 따라 상기 강유전체 메모리 장치에서의 더 이상의 동작은 진행되지 않게 된다.
여기서 상기 제1시점은 상기 강유전체 메모리 장치에서의 소정의 동작을 수행하기 위한 제어신호들이 인에이블 되기 전을 의미하며, 더욱 구체적으로는 상기 플레이트 제어신호 발생회로(150)에 의해 플레이트 제어신호(PPLS)가 인에이블 되기 전을 의미한다. 상기 제1시점은 고정된 특정한 시점을 지칭하는 것이 아니라 상기 내부 칩 인에이블 신호(ICE)가 인에이블 된 때부터 상기 플레이트 제어신호(PPLS)가 인에이블 되기 전까지의 시간구간 내에서의 어느 한 시점을 의미하는 것이다.
그리고 상기 내부 칩 인에이블 신호(ICE)가 정상적으로 인에이블 된 이후에, 상기 검출신호(PONF_L)가 제2시점에 인가되는 경우에는 상기 내부 칩 인에이블 신호(ICE)가 인에이블 상태를 유지하도록 한다. 이에 따라, 상기 상기 내부 칩 인에이블신호(ICE)에 응답하는 플레이트 제어신호 및 워드라인 인에이블 신호 등의 반도체 메모리 장치의 동작을 제어하는 제어신호 들이 인에이블 되며 상기 반도체 메모리 장치의 소정의 동작이 진행된다. 이것은 반도체 메모리 장치의 동작시에 전원이 오프되더라도 이미 진행 중인 동작이 계속되도록 하여 상기 메모리 장치의 메모리 셀에 저장된 데이터를 보호하기 위함이다.
여기서 상기 제2시점은 상기 강유전체 메모리 장치에서의 소정의 동작을 수행하기 위한 제어신호들이 인에이블 된 후를 의미하며, 더욱 구체적으로는 상기 플레이트 제어신호 발생회로(150)에 의해 플레이트 제어신호(PPLS)가 인에이블 된 후 를 의미한다. 상기 제2시점은 특정한 시점을 지칭하는 것이 아니라 상기 내부 칩 인에이블 신호(ICE)가 인에이블 되고, 상기 플레이트 제어신호(PPLS)가 인에이블 된 후부터 상기 메모리 장치의 소정의 동작이 끝나기까지의 시간구간 내에서의 어느 한 시점을 의미하는 것이다. 상기 시간구간은 상기 메모리 장치의 리드동작을 위해 상기 플레이트 제어신호(PPLS) 인에이블 시점부터 상기 플레이트 제어신호(PPLS)의 인에이블에 응답하여 인에이블 되는 센스앰프 인에이블 신호(SAEN)가 디세이블 될 때까지의 시간 구간으로 설정될 수 있다.
상기 플레이트 제어신호 발생회로(150)는 내부 칩 인에이블 신호에 응답하여 상기 메모리 셀에 연결되는 플레이트 라인을 인에이블 또는 디세이블 시키기 위한 플레이트 제어신호(PPLS)를 발생시키기 위한 회로이다. 상기 플레이트 제어신호 발생회로(150)는 플레이트 라인 드라이버 회로로도 불리며, 종래와 동일한 구성을 가질 수 있다.
상기 센스앰프 인에이블 신호 발생회로(140)는 상기 플레이트 제어신호(PPLS)에 응답하여 센스앰프를 구동시키기 위한 센스앰프 인에이블 신호(SAEN)를 인에이블 또는 디세이블시키기 위한 회로이다. 상기 센스앰프 인에이블 신호 발생회로(40)는 종래의 회로와 동일하게 구현될 수 있다.
도 6은 도 5의 전원검출 회로의 구현 예를 나타낸 것이다.
상기 전원 검출회로는 저항소자들(R1 내지 R4), 트랜지스터들(N2,P2), 인버터들(I2,I4,I8)을 구비하여 도 6에 도시된 바와 같은 결선구조를 가진다. 상기 전원검출 회로는 전원이 온 상태 일 때에는 상기 검출신호(PONF_L)가 논리 '하이'레 벨을 가지고, 상기 전원이 오프 상태일 때에는 상기 검출신호(PONF_L)가 논리 '로우'레벨을 가지도록 설정된다.
상기 전원검출 회로에서의 전원의 온/오프 상태의 판단은 상기 저항소자들(R1 내지 R4)의 저항값을 가변함에 의하여 다양한 방법으로 수행될 수 있다. 예를 들어, 상기 저항소자들(R1 내지 R4)의 저항값을 가변하여 상기 전원이 원하는 레벨의 80% 이하의 레벨을 가질 때 상기 검출신호(PONF_L)가 논리 '로우' 레벨을 가지고 출력되도록 할 수 있다.
상기 전원 검출 회로는 도 6에 도시된 전원검출 회로 이외에도 다양한 방법에 의하여 구현될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 잘 알려진 전원 검출 회로가 사용될 수 있다.
도 7은 도 5의 상기 내부 칩 인에이블 신호 발생회로(130)의 구현 예를 나타낸 것이다.
도 7에 도시된 바와 같이, 상기 내부 칩 인에이블 신호 발생회로는, 외부신호 제어부(132), 제1입력부(134), 제2입력부(136), 및 출력부(138)를 구비한다.
상기 외부 신호 제어부(132)는 외부 칩 제어신호(XCEB)가 입력되는 인버터회로(I12), 상기 인버터회로(I12)의 출력신호와 상기 전원검출신호(PONF_L)를 입력으로 하는 논리 낸드(NAND)회로(NA12), 및 상기 낸드회로의 출력을 버퍼링하여 외부신호 제어신호(CEB)를 출력하는 직렬 연결된 두개의 인버터회로(I14,I16)를 구비한다.
상기 외부신호 제어부(132)는 상기 외부 칩 제어신호(XCEB)가 인에이블 되고 상기 전원검출신호(PONF_L)가 인가되지 않으면 상기 외부신호 제어신호(CEB)는 인에이블 되어 외부에서 입력되는 어드레스 신호의 천이에 의해 합성펄스 신호(ATD_SUM) 등의 발생을 제어한다. 예를 들어, 상기 외부 칩 제어신호(XCEB)가 논리 '로우' 레벨로 인에이블 되고 상기 검출신호(PONF_L)가 논리 '하이'레벨을 가지면 상기 외부 신호 제어신호(CEB)는 논리 '로우' 레벨로 인에이블 되어 외부에서 입력되는 어드레스 신호 등이 입력되도록 한다.
상기 외부 칩 제어신호(XCEB)가 디세이블 상태 인 경우에는 상기 외부신호 제어신호(CEB)는 디세이블 상태를 유지하며, 상기 외부 칩 제어신호(XCEB)가 인에이블 상태이더라도 상기 전원검출신호(PONF_L)가 인가되는 경우에는 상기 외부 신호 제어신호(CEB)는 디세이블 되어 외부에서 입력되는 동작 신호들을 차단한다. 따라서, 상기 외부신호 제어신호(CEB)가 디세이블 된 경우에는 외부에서 어드레스 신호 등이 입력되지 않아 합성 펄스 신호(ATD_SUM)등은 발생되지 않는다.
상기 제1입력부(134)는 상기 합성펄스신호(ATD_SUM)를 입력으로 하는 인버터 회로(I18)와 상기 인버터 회로(I18)의 출력신호를 통하여 숏펄스를 발생시키는 제1숏펄스 발생기(short pulse generator; 12)를 구비한다. 상기 숏펄스 발생기(12)는 복수개의 인버터 회로 및 논리 낸드 회로를 구비하여 구성될 수 있다. 상기 숏펄스 발생기(12)는 상기 합성 펄스 신호(ATD_SUM)에 응답하여 소정폭을 가지는 숏펄스를 발생한다. 상기 제1입력부(134)는 상기 내부 칩 인에이블 신호(ICE)의 인에이블을 제어하기 위한 것으로 상기 합성 펄스 신호(ATD_SUM)에 응답하여 발생되는 숏펄스를 상기 출력부(138)에 인가함에 의하여 상기 내부 칩 인에이블 신호(ICE)가 인에 이블 되도록 한다.
상기 제2입력부(136)는 상기 센스앰프 인에이블 신호(SAEN)를 입력으로 하는 인버터 회로(I18)와, 상기 인버터 회로의 출력에 의해 숏펄스를 발생시켜 상기 출력부(138)에 인가하는 제2숏펄스 발생기(14)와, 상기 센스앰프 인에이블 신호(SAEN), 상기 플레이트 제어신호(PPLS) 및 상기 전원 검출신호(PONF_L)에 응답하는 논리 노어(NOR)회로(NO12)와, 상기 논리 노어 회로(NO12)의 출력신호를 인버팅 하여 상기 출력부(138)에 인가하는 인버터 회로(I24)를 구비한다.
상기 제2입력부(136)는 상기 내부 칩 인에이블 신호(ICE)의 디세이블 시점을 제어하기 위한 것으로, 상기 전원 검출신호(PONF_L)가 인가되지 않으면 상기 센스앰프 인에이블 신호(SAEN)이 디세이블됨에 따라 디세이블 된다. 상기 전원 검출신호(PONF_L)가 인가되는 경우에는 상기 전원 검출 신호(PONF_L)의 인가 시점에 따라 상기 내부 칩 인에이블 신호(ICE)의 디세이블 시점이 달라진다. 즉 상기 내부 칩 인에이블 신호(ICE)가 인에이블 된 상태(예를 들면, 논리 '하이' 레벨 상태)이고 상기 플레이트 제어신호(PPLS)가 디세이블 상태(예를 들면, 논리 '로우' 레벨 상태)인 제1시점에서 상기 전원 검출신호(PONF_L)가 인가되면, 상기 제2입력부(136)에서는 상기 제2입력부(136)에서 출력되는 신호를 제어하여 상기 내부 칩 인에이블 신호(ICE)가 디세이블 되도록 제어한다. 또한, 상기 내부 칩 인에이블 신호(ICE)가 인에이블 된 상태(예를 들면, 논리 '하이' 레벨 상태)이고 상기 플레이트 제어신호(PPLS)가 인에이블 상태(예를 들면, 논리 '하이' 레벨 상태)인 제2시점에서 상기 전원 검출 신호(PONF_L)가 인가되면, 상기 제2입력부(136)에서는 상기 제2입력부 (136)에서 출력되는 신호를 제어하여 상기 내부 칩 인에이블 신호(ICE)가 인에이블 상태를 유지하도록 제어한다.
상기 출력부(138)는 상기 제1입력부(134)와 상기 제2출력부(136)의 출력 신호들을 입력으로 하는 래치회로로써의 상호 교차 연결된 2개의 논리 낸드 회로들(NA14,NA16)과, 상기 래치 회로의 출력을 인버팅하여 내부 칩 인에이블 신호(ICE)를 출력하는 인버터 회로(I22)를 구비한다.
상술한 도 7의 내부 칩 인에이블 신호 발생회로는 하나의 구현 예를 설명한 것일 뿐이므로, 상술한 바와 같은 동작을 수행하도록 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 용이하게 다양한 방법으로 구현될 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 강유전체 메모리 장치에서 리드 동작이 개시된 후 전원이 오프 되는 경우의 동작 타이밍도를 나타낸 것이다.
이하에서는 본 발명의 일 실시예에 따른 강유전체 메모리 장치에서 리드 동작시 전원이 오프 되는 경우의 동작을 도 5를 참조하여 설명한다.
도 8은 상기 전원이 제1시점에서 오프되는 경우의 동작 타이밍도를 나타낸 것이다.
도 8에 도시된 바와 같이, 초기에 전원공급부(110)에서 전원이 정상적으로 공급되고 있는 상태에서, 외부 칩 제어신호(XCEB)가 논리 '하이'레벨에서 논리 '로우'레벨로 천이되어 인에이블됨에 의해 리드 동작이 시작된다.
상기 외부 칩 제어신호(XCEB)의 인에이블 됨에 의하여 외부어드레스 신호(XA)가 인가된다. 상기 외부어드레스(XA)는 어드레스 버퍼회로(미도시)에 인가되는 데, 상기 어드레스 버퍼회로에서는 인가되는 외부어드레스 신호(XA)를 버퍼링하여 내부어드레스 신호를 발생시키고, 상기 내부어드레스 신호의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들을 발생시킨다. 상기 어드레스 천이 검출신호들은 합성 펄스신호 발생회로에 의해 합쳐져서 하나의 어드레스 천이 검출신호인 합성 펄스신호(ATD_SUM)가 된다. 상기 합성 펄스신호(ATD_SUM)는 일정시간 인에이블 되었다가 디세이블 되는 짧은 펄스신호이다.
상기 합성 펄스신호(ATD_SUM)에 의해 내부 칩 인에이블 신호(ICE)가 인에이블 된다.
상기 내부 칩 인에이블 신호(ICE)가 인에이블 된 후 상기 플레이트 제어신호(PPLS)가 인에이블 되기 전인 상기 제1시점에서 전원이 오프되고, 이에따라 상기 전원 검출 회로(120)에서는 논리 '로우'레벨의 전원 검출 신호(PONF_L)가 출력된다. 이 상태에서는 상기 플레이트 제어신호(PPLS) 및 센스앰프 인에이블 신호(SAEN)는 디세이블 상태를 유지하고 있다. 여기서 워드라인(W/L)은 인에이블 상태일 수 도 있고 디세이블 상태일 수도 있다
상기 전원 검출 신호(PONF_L)가 상기 내부 칩 인에이블 신호 발생회로(130)에 인가됨에 의하여 상기 내부 칩 인에이블 신호 발생회로(130)에서는 인에이블 상태인 상기 내부 칩 인에이블 신호(ICE)를 디세이블 시킨다. 이에 따라, 상기 플레이트 제어신호(PPLS)는 인에이블 되지 않으며, 리드 동작은 중단된다. 이에 따라, 메모리 셀에 저장된 데이터를 보호할 수 있다.
도 9는 상기 전원이 제2시점에서 오프되는 경우의 동작 타이밍도를 나타낸 것이다.
도 9에 도시된 바와 같이, 초기에 전원공급부(110)에서 전원이 정상적으로 공급되고 있는 상태에서, 외부 칩 제어신호(XCEB)가 논리 '하이'레벨에서 논리 '로우'레벨로 천이되어 인에이블됨에 의해 리드 동작이 시작된다.
상기 외부 칩 제어신호(XCEB)의 인에이블 됨에 의하여 외부어드레스 신호(XA)가 인가된다. 상기 외부어드레스(XA)는 어드레스 버퍼회로(미도시)에 인가되는데, 상기 어드레스 버퍼회로에서는 인가되는 외부어드레스 신호(XA)를 버퍼링하여 내부어드레스 신호를 발생시키고, 상기 내부어드레스 신호의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들을 발생시킨다. 상기 어드레스 천이 검출신호들은 합성 펄스신호 발생회로에 의해 합쳐져서 하나의 어드레스 천이 검출신호인 합성 펄스신호(ATD_SUM)가 된다. 상기 합성 펄스신호(ATD_SUM)는 일정시간 인에이블 되었다가 디세이블 되는 짧은 펄스신호이다.
상기 합성 펄스신호(ATD_SUM)에 의해 내부 칩 인에이블 신호(ICE)가 인에이블 된다.
상기 내부 칩 인에이블 신호는 상기 합성 펄스신호(ATD_SUM)의 인에이블을 위한 천이시에 발생되는 것이 아니라, 모든 어레이스 천이 검출신호가 인가된 후인 상기 합성 펄스신호(ATD_SUM)의 디세이블을 위한 천이시에 발생될 수 있다.
상기 내부 칩 인에이블 신호(ICE)가 발생되면, 워드라인 디코더 및 드라이버 회로(미도시)에 의해 워드라인(W/L)이 인에이블 된다. 또한, 상기 내부 칩 인에이블 신호(ICE)에 응답하여 발생되는 플레이트 제어신호(PPLS)의 인에이블에 의해 플 레이트 라인(P/L)이 인에이블 된다.
상기 플레이트 제어신호(PPLS)가 인에이블 된 후인 제2시점에서 상기 메모리 장치의 전원이 오프되고, 상기전원 검출 회로(120)에서는 논리 '로우'레벨의 전원 검출 신호(PONF_L)를 출력된다.
상기 전원 검출 신호(PONF_L)와 인에이블 상태인 상기 플레이트 제어신호(PPLS)에 의하여 상기 내부 칩 인에이블 신호 발생회로(130)에서는 상기 내부 칩 인 에이블 신호(ICE)가 인에이블 상태를 계속 유지하도록 한다. 상기 내부 칩 인에이블 신호(ICE)가 인에이블 상태를 계속 유지함에 따라, 정상적인 리드동작에서와 같이 차아지 세어링(charge charging) 구간(t1)이 시작된다. 상기 차아지 세어링구간(t1)에서 접지레벨의 상태를 유지하고 있던 비트라인(B/L)에 메모리 셀에 저장된 데이터에 대응되는 전압이 디벨럽(develop)된다.
다음으로, 상기 플레이트 제어신호(PPLS) 인에이블에 응답하는 센스앰프 인에이블 신호(SAEN)가 발생되어 센스앰프를 인에이블시킨다. 상기 센스 앰프가 인에이블되면 상기 차아지 세어링구간(t1)이 끝나고 센싱(sensing)구간(t2)이 시작된다. 상기 센싱구간(t2)에서는 상기 비트라인(B/L)에 디벨럽되어 있는 데이터를 상기 센스앰프에서 감지 및 증폭하게 된다.
상기 센싱구간(t2)은 상기 플레이트 제어신호에 의해 상기 플레이트 라인(P/L)이 디세이블됨에 의해 끝나고 재저장(write-back)구간(t3)이 시작된다.
여기서 상기 차아지 세어링 구간(t1) 및 상기 센싱구간(t2)은 내부회로에 의해 정해진 값을 가진다.
상기 재저장구간(t3)은, 일반적인 리드동작을 위해 플레이트 라인이 인에이블 되면 데이터가 저장되어 있던 메모리 셀의 데이터가 역전되는 현상이 발생되므로 이를 해결하기 위하여 원래의 데이터를 재저장하기 위한 구간이다. 상기의 재저장구간(t3)은 메모리셀에 저장된 데이터의 파괴를 막기위해 충분한 시간이 보장되어야 한다.
상기 재저장구간(t3)은 상기 플레이트 라인(P/L)이 디세이블된 후, 일정시간 경과 후에 상기 센스앰프가 디세이블되는 시점까지 계속된다. 상기 센스앰프의 디세이블은 상기 플레이트 라인의 디세이블에 응답하여 발생될 수 있고, 두 번째 합성 펄스신호(ATD_SUM)의 인에이블을 위한 천이에 응답하여 발생될 수 있다.
상기 센스앰프가 디세이블되면, 상기 내부 칩인에이블 신호는 디세이블 되고 이에 따라 상기 워드라인(W/L)이 디세이블되어 리드동작이 끝나게 된다.
상술한 바와 같이, 상기 메모리 장치의 리드동작 중에 상기 제2시점에서 전원이 오프되는 경우에는 상기 리드 동작이 계속되도록 하여, 최소한의 재저장 구간을 확보할 수 있으며, 이에 따라 메모리 셀에 저장된 데이터의 파괴를 방지 또는 최소화할 수 있다.
도 10은 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 메모리 셀의 데이터 보호를 위한 제어 흐름도이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 강유전체 메모리장치에서 리드동작이 개시되고 내부 칩 인에이블 신호가 인에이블 된다. 이후에 상기 메모리장치에서는 외부 전원이 온 상태인지를 감지한다(S61). 상기 전원이 온 상태 인 경우에는 상기 강유전체 메모리 장치에서는 정상적인 칩 동작 즉 리드 동작을 수행하게 된다. 상기 전원이 오프 상태인 경우에는 상기 메모리 장치에서 메모리 셀에 저장된 데이터를 리드하기 위한 차아지 세어링이 시작되었는지를 판단한다(S62). 상기 차아지 세어링이 시작된 경우에는 현재의 동작상태에 필요한 최소한의 시간을 유지함에 의하여 상기 리드 동작이 계속되도록 한다. 상기 차아지 세어링이 시작되지 않은 경우에는 상기 리드 동작을 중단하고 칩을 디세이블 시킨다.
상술한 바와 같이 본 발명에 따른 강유전체 메모리 장치 및 그에 따른 제어방법에 의하면, 내부 칩 인에이블 신호가 인에이블 된 상태에서 외부 전원이 오프된 경우에 상기 외부 전원이 오프 되는 시점에 따라 그 이후의 동작을 달리 제어함에 의하여 메모리 셀의 데이터 파괴를 방지 또는 최소화할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 내부 칩 인에이블 신호가 인에이블 상태를 유지한 상태에서 전원이 오프되는 경우에, 상기 전원이 오프되는 시점에 따라 상기 내부 칩 인에이블 신호의 상태를 달리함에 의하여 반도체 메모리 장치의 데이터의 파괴를 방지 또는 최소화할 수 있다.

Claims (16)

  1. 강유전체 메모리 장치에 있어서:
    상기 메모리 장치에 전원을 공급하기 위한 전원공급부와;
    상기 전원공급부의 전원레벨을 검출하여 상기 전원이 오프 상태 인 경우에 이에 따른 검출신호를 발생시키는 전원검출회로와;
    상기 내부 칩 인에이블 신호가 인에이블 된 후 상기 검출신호가 제1시점에서 인가되는 경우에는 상기 내부 칩 인에이블 신호를 디세이블시켜 상기 메모리 장치의 동작을 중단시키고, 상기 검출신호가 제2시점에서 인가되는 경우에는 상기 내부 칩 인에이블 신호가 인에이블 상태를 유지하도록 하여, 상기 내부 칩 인에이블 신호에 의해 발생이 제어되는 상기 메모리장치의 동작에 필요한 제어신호들에 의해 상기 메모리장치의 동작이 계속되도록 하기 위한 내부 칩 인에이블신호 발생회로를 구비함을 특징으로 하는 강유전체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1시점은 상기 내부 칩 인에이블 신호에 응답하여 소정의 동작을 행하기 위한 제어신호가 발생되기 전을 의미하고, 상기 제2시점은 상기 내부 칩 인에이블 신호에 응답하여 소정의 동작을 행하기 위한 제어신호가 발생된 후를 의미함을 특징으로 하는 강유전체 메모리 장치.
  3. 제2항에 있어서,
    상기 메모리 장치에 대한 소정의 동작은 상기 메모리 장치에서 선택된 메모리 셀에 저장된 데이터를 리드하기 위한 리드 동작임을 특징으로 하는 강유전체 메모리 장치.
  4. 제3항에 있어서, 상기 강유전체 메모리 장치는,
    내부 칩 인에이블 신호에 응답하여 상기 메모리 셀에 연결되는 플레이트 라인을 인에이블 또는 디세이블 시키기 위한 플레이트 제어신호를 발생시키는 플레이트 제어신호 발생회로와;
    상기 플레이트 제어신호에 응답하여 센스앰프를 구동시키기 위한 센스앰프 인에이블 신호를 인에이블 또는 디세이블시키는 센스앰프 인에이블 신호 발생회로를 더 구비함을 특징으로 하는 강유전체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1시점은 상기 플레이트 제어신호가 인에이블되기 전을 의미하고, 상기 제2시점은 상기 플레이트 제어신호가 인에이블된 후를 의미함을 특징으로 하는 강유전체 메모리 장치.
  6. 제5항에 있어서, 상기 내부 칩 인에이블 신호 발생회로는,
    인가되는 외부 어드레스 천이를 검출하여 각각의 어드레스 천이 검출신호를 합한 합성 펄스신호, 상기 전원검출회로에서 발생되는 상기 검출신호, 상기 플레이트 제어신호, 및 상기 센스앰프 인에이블 신호에 각각 응답하여 상기 내부 칩 인에이블 신호의 인에이블 및 디세이블을 제어함을 특징으로 하는 강유전체 메모리 장치.
  7. 제6항에 있어서, 상기 내부 칩 인에이블 신호 발생회로는,
    상기 검출신호가 인가되지 아니하는 경우에는 상기 합성 펄스 신호에 응답하여 상기 내부 칩 인에이블 신호를 인에이블 시키고, 상기 검출신호가 상기 제1시점에 인가되는 경우에는 디세이블 상태인 상기 플레이트 제어신호와 디세이블 상태인 상기 센스앰프 인에이블 신호와 상기 검출신호에 응답하여 상기 내부 칩 인에이블 신호를 디세이블 시키고, 상기 검출신호가 상기 제2시점에 인가되는 경우에는 상기 인에이블 상태인 상기 플레이트 제어신호와 상기 센스앰프 인에이블 신호와 상기 검출신호에 응답하여 상기 내부 칩 인에이블 신호의 인에이블 상태를 유지하도록 하는 것을 특징으로 하는 강유전체 메모리 장치.
  8. 강유전체 메모리 장치에 있어서:
    하나의 액세스 트랜지스터와 하나의 강유전체 커패시터로 구성된 복수개의 메모리 셀들과;
    상기 메모리 장치에 전원을 공급하기 위한 전원공급부와;
    상기 전원공급부의 전원레벨을 검출하여 상기 전원이 오프 상태인 경우에 이에 따른 검출신호를 발생시키는 전원검출회로와;
    상기 메모리 장치의 소정의 동작을 위하여 상기 메모리 셀들에 연결된 각각의 워드라인 및 각각의 플레이트 라인의 인에이블을 제어하는 내부 칩 인에이블 신호의 인에이블 및 디세이블을 제어함에 있어, 상기 내부 칩 인에이블 신호가 인에이블 된 후 상기 검출신호의 인가시점이 제1시점일 경우에는 상기 내부 칩 인에이블 신호를 디세이블시켜 상기 메모리 장치의 동작을 중단시키고, 상기 검출신호의 인가시점이 제2시점일 경우에는 상기 내부 칩 인에이블 신호가 인에이블 상태를 유지하도록 하여 상기 메모리장치의 동작이 계속되도록 하기 위한 내부 칩 인에이블 신호 발생회로를 구비함을 특징으로 하는 강유전체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1시점은 상기 내부 칩 인에이블 신호에 응답하여 상기 플레이트 라인을 인에이블을 위한 플레이트 제어신호가 인에이블 되기 전을 의미하고, 상기 제2시점은 상기 내부 칩 인에이블 신호에 응답하여 상기 플레이트 제어신호가 인에이 블 된 후를 의미함을 특징으로 하는 강유전체 메모리 장치.
  10. 제9항에 있어서,
    상기 메모리 장치에 대한 소정의 동작은 상기 메모리 장치에서 선택된 메모리 셀에 저장된 데이터를 리드하기 위한 리드 동작임을 특징으로 하는 강유전체 메모리 장치.
  11. 제10항에 있어서, 상기 강유전체 메모리 장치는,
    내부 칩 인에이블 신호에 응답하여 상기 메모리 셀에 연결되는 플레이트 라인을 인에이블 또는 디세이블 시키기 위한 플레이트 제어신호를 발생시키는 플레이트 제어신호 발생회로와;
    상기 플레이트 제어신호에 응답하여 센스앰프를 구동시키기 위한 센스앰프 인에이블 신호를 인에이블 또는 디세이블시키는 센스앰프 인에이블 신호 발생회로를 더 구비함을 특징으로 하는 강유전체 메모리 장치.
  12. 제11항에 있어서, 상기 내부 칩 인에이블 신호 발생회로는,
    인가되는 외부 어드레스 천이를 검출하여 각각의 어드레스 천이 검출신호를 합한 합성 펄스신호, 상기 전원검출회로에서 발생되는 상기 검출신호, 상기 플레이트 제어신호, 및 상기 센스앰프 인에이블 신호에 각각 응답하여 상기 내부 칩 인에이블 신호의 인에이블 및 디세이블을 제어함을 특징으로 하는 강유전체 메모리 장치.
  13. 제12항에 있어서, 상기 내부 칩 인에이블 신호 발생회로는,
    상기 검출신호가 인가되지 아니하는 경우에는 상기 합성 펄스 신호에 응답하여 상기 내부 칩 인에이블 신호를 인에이블 시키고, 상기 검출신호가 상기 제1시점에 인가되는 경우에는 디세이블 상태인 상기 플레이트 제어신호와 디세이블 상태인 상기 센스앰프 인에이블 신호와 상기 검출신호에 응답하여 상기 내부 칩 인에이블 신호를 디세이블 시키고, 상기 검출신호가 상기 제2시점에 인가되는 경우에는 상기 인에이블 상태인 상기 플레이트 제어신호와 상기 센스앰프 인에이블 신호와 상기 검출신호에 응답하여 상기 내부 칩 인에이블 신호가 인에이블 상태를 유지하도록 하는 것을 특징으로 하는 강유전체 메모리 장치.
  14. 강유전체 메모리 장치의 구동방법에 있어서:
    상기 메모리장치에 공급되는 전원의 레벨을 검출하여 전원이 오프 상태일 경우에 이에 따른 검출신호를 발생시키는 단계와;
    상기 검출신호 미 발생시에는 상기 메모리 장치에 대한 소정의 정상적인 동작을 수행하기 위하여 상기 메모리 장치에 대한 소정의 동작을 행하기 위한 제어신호들의 발생을 제어하는 내부 칩 인에이블 신호를 인에이블 시키는 단계와;
    상기 검출신호의 발생시점이 제1시점일 경우에는 상기 메모리 장치에 대한 소정의 동작을 중단시키기 위하여 상기 내부 칩 인에이블 신호를 디세이블 시키며, 상기 검출신호의 발생시점이 제2시점일 경우에는 상기 메모리 장치에 대한 소정의 동작이 계속되도록 하기 위하여 상기 내부 칩 인에이블 신호가 인에이블 상태를 유지하도록 하는 단계를 구비함을 특징으로 강유전체 메모리 장치의 구동방법.
  15. 제14항에 있어서,
    상기 메모리 장치에 대한 소정의 동작은 상기 메모리 장치의 메모리 셀에 저장된 데이터를 리드하기 위한 리드 동작임을 특징으로 하는 강유전체 메모리 장치의 구동방법.
  16. 제15항에 있어서,
    상기 제1시점은 상기 메모리 셀에 연결된 플레이트 라인을 제어하며, 상기 내부 칩 인에이블 신호에 응답하는 플레이트 제어신호가 인에이블 되기 전을 의미하고, 상기 제2시점은 상기 플레이트 제어신호가 인에이블 된 후를 의미함을 특징 으로 하는 강유전체 메모리 장치의 구동방법.
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