JP3887241B2 - プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 - Google Patents
プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 Download PDFInfo
- Publication number
- JP3887241B2 JP3887241B2 JP2002026177A JP2002026177A JP3887241B2 JP 3887241 B2 JP3887241 B2 JP 3887241B2 JP 2002026177 A JP2002026177 A JP 2002026177A JP 2002026177 A JP2002026177 A JP 2002026177A JP 3887241 B2 JP3887241 B2 JP 3887241B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- ferroelectric
- sram
- sram cell
- programmable logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを用いたプログラマブル論理デバイスに関し、特に単一の集積回路上に作製されたプログラマブル論理ブロックとして利用が可能なプログラマブル論理デバイスに関する。また、本発明は、上記プログラマブル論理デバイスや、その他にＩＣカード等にも使用され得る、強誘電体キャパシタを備えた不揮発性メモリの構成およびその蓄積データの再現方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭ型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスでは、このデバイスの外部に、このデバイスの動作を既定するコンフィギュレーション情報を電源の遮断後においても保持するためのＰＲＯＭやＥＰＲＯＭ等の不揮発性メモリが必要となる。そのため、デバイス点数が増えてコストが増加したり、ボード面積が増大するなどの欠点がある。
【０００３】
そこで、ＳＲＡＭ型メモリ・セルに強誘電体キャパシタを付加し、その誘電分極を利用して電源の遮断後もコンフィギュレーション情報を保持するようにしたプログラマブル論理デバイスが提案されている（特許第３１２１８６２号）。この強誘電体キャパシタを付加したＳＲＡＭ型メモリ・セル（以下、強誘電体ＳＲＡＭセルとする）よりなるプログラマブル論理デバイスは、ＰＲＯＭ等の不揮発メモリを用いたデバイスに比べて高速性を実現することができるため、特に望ましい技術であるとされている。
【０００４】
ところで、通常、外部の不揮発性メモリからコンフィギュレーション情報をロードするタイプのプログラマブル論理デバイスでは、電源投入後、ＳＲＡＭ型メモリ・セルにコンフィギュレーション情報に基づくデータが書き込まれるまでの間、論理ブロックの出力ドライバはディスエーブルされる。これは、コンフィギュレーション情報が書き込まれていない、すなわちＳＲＡＭ型メモリ・セルの保持データが未設定であると、誤った配線の接続がおこなわれる可能性があるからである。誤って接続された配線が別々のドライバによって異なる論理状態に駆動されると、その配線の電圧が不安定（配線信号のコンフリクト）となり、大きな電流消費が生じるという不具合がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、近時、田村らにより、強誘電体キャパシタに動的に変動する性質があることが報告されている（T.Tamura et al.,ISIF digest,p.1.2.2,2001）。この性質により、電源投入時に急激に増加する電圧が強誘電体ＳＲＡＭセルに印加されると、強誘電体キャパシタの誘電分極状態に基づいたデータが正常に再生されないおそれがあることが判明した。
【０００６】
また、電源の遮断時には、強誘電体ＳＲＡＭセルに蓄積された情報の信頼性を確保するため、強誘電体ＳＲＡＭセルに電源電圧をフルに印加した後に電源を遮断するのが望ましい。しかし、常時、強誘電体ＳＲＡＭセルに電源電圧をフルに印加した状態としておくと、強誘電体キャパシタのヒステリシスカーブが変化するいわゆるインプリントと呼ばれる現象が起き、強誘電体キャパシタのデータが書き替わりにくくなるという不具合が生じる。
【０００７】
さらに、強誘電体ＳＲＡＭセルを用いたプログラマブル論理デバイスでは、一旦コンフィギュレーション情報が書き込まれると、電源遮断後もその情報が蓄積されているため、電源投入時に配線のコンフリクトは生じない。したがって、電源投入毎に出力ドライバをディスエーブルさせる必要がない。それにもかかわらず、従来同様、電源投入時に出力ドライバをディスエーブルさせると、電源投入後、論理動作の開始が遅くなる。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができ、また強誘電体ＳＲＡＭセルの蓄積データの信頼性をより高めることができ、さらには電源投入後の論理動作を迅速に開始させることができる強誘電体キャパシタを用いたプログラマブル論理デバイスを提供することを目的とする。また、本発明の他の目的は、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる不揮発性メモリおよびそのデータ再現方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、強誘電体ＳＲＡＭセルを用いたプログラマブル論理デバイスにおいて、電源の投入時に、外部から供給された電源電圧を、強誘電体キャパシタの特性に応じた時定数で遅らせてＳＲＡＭセル駆動電圧として強誘電体ＳＲＡＭセルよりなるコンフィギュレーション・メモリに供給することを特徴とする。この発明によれば、電源の投入時に、外部から供給された電源電圧が、強誘電体キャパシタの特性に応じた時定数で遅れたＳＲＡＭセル駆動電圧としてコンフィギュレーション・メモリに供給される。
【００１０】
また、本発明は、電源の遮断時に、コンフィギュレーション・メモリに供給されているＳＲＡＭセル駆動電圧が実際に降下する前に、外部から供給された電源電圧の降下を検出し、強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧をフルに印加した後に電源を遮断することを特徴とする。この発明によれば、外部から供給された電源電圧の降下が検出されると、強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧がフルに印加された後に電源が遮断される。
【００１１】
また、本発明は、強誘電体ＳＲＡＭセルの一つに、コンフィギュレーション情報が書き込み済みであるか否かの情報を保持させ、書き込み前である場合には論理ブロックの出力を強制的にディスエーブルし、一方、書き込み済みである場合には論理ブロックの出力をイネーブルする。この発明によれば、コンフィギュレーション情報の書き込み前であれば、論理ブロックの出力が強制的にディスエーブルされ、書き込み後であれば、論理ブロックの出力はイネーブルされる。
【００１２】
また、本発明は、強誘電体ＳＲＡＭセルを構成する一対のインバータを、ｎチャネルトランジスタのドレイン端子と電源線との間に抵抗素子を接続した構成とする。この発明によれば、一方のインバータの抵抗素子の抵抗値が他方のインバータの抵抗素子の抵抗値に対して２０％程度異なっていても、電源投入時の各インバータの出力ノードにおける電位変化は小さいので、強誘電体キャパシタの蓄積データが正確に再現される。
【００１３】
また、本発明は、強誘電体ＳＲＡＭセルを構成する一対のインバータを、ｎチャネルトランジスタとｎチャネルトランジスタのサイズ以下のサイズのｐチャネルトランジスタにより構成する。この発明によれば、電源投入時に各インバータの出力ノードの電位が上昇するのにより時間がかかり、強誘電体キャパシタが充分応答するようになるので、強誘電体キャパシタの蓄積データが正確に再現される。
【００１４】
また、本発明は、強誘電体ＳＲＡＭセルの電源投入時に、一対のビット信号線をプリチャージした後、各ビット信号線と一対のインバータの出力ノードとの間にそれぞれ接続されたスイッチを短時間オンさせる。この発明によれば、電源投入時に各インバータの出力ノードの電位が上昇し、一対の強誘電体キャパシタの等価容量の差が大きくなる方向に両強誘電体キャパシタの動作点が変更されるので、強誘電体キャパシタの蓄積データが正確に再現される。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１にかかるプログラマブル論理デバイスの要部の構成を示すブロック図である。図１に示すように、実施の形態１にかかるプログラマブル論理デバイスは、電源電圧検出・供給回路２１、強誘電体ＳＲＡＭセル制御回路２２、およびコンフィギュレーション情報を蓄積するメモリ（以下、コンフィギュレーション・メモリとする）２３を備えている。コンフィギュレーション・メモリ２３は主として強誘電体ＳＲＡＭセルにより構成されている。また、プログラマブル論理デバイスは、図示しないルック・アップ・テーブル、図示しないプログラマブル配線、および図示しないプログラマブル入出力回路（プログラマブルＩ／Ｏ）を備えている。
【００１７】
電源電圧検出・供給回路２１には、外部電源端子２４から電源電圧Ｖｄｄが供給されている。この電源電圧Ｖｄｄの電源線２５には平滑容量２６が接続されている。電源電圧検出・供給回路２１は強誘電体ＳＲＡＭセル制御回路２２にＳＲＡＭセル駆動電圧ＰＷＲを供給する。強誘電体ＳＲＡＭセル制御回路２２は、電源投入時に、コンフィギュレーション・メモリ２３に、立ち上がり制御された電源電圧を供給する。
【００１８】
また、電源電圧検出・供給回路２１には電源電圧検出端子ＶＤＥＴが設けられている。この電源電圧検出端子ＶＤＥＴには、外部電源端子２４から電源電圧Ｖｄｄが平滑容量２６を介さずに直接供給されている。電源電圧検出・供給回路２１は電源電圧Ｖｄｄを検出し、強誘電体ＳＲＡＭセル制御回路２２に電圧検出信号ＰＤＥＴを供給する。強誘電体ＳＲＡＭセル制御回路２２は、電源遮断時に、コンフィギュレーション・メモリ２３に各種制御信号を供給する。
【００１９】
図２は、コンフィギュレーション・メモリ２３の一例を示すブロック図である。たとえば図２に示すように、コンフィギュレーション・メモリ２３は、コンフィギュレーション情報を転送するためのシフト・レジスタ３１と、シフト・レジスタ３１から供給されたデータを強誘電体ＳＲＡＭセル３３に書き込むための書き込み回路３２と、強誘電体ＳＲＡＭセル３３と、プリチャージを含めたセンスアンプ・出力バッファ３４とにより構成されている。
【００２０】
強誘電体ＳＲＡＭセル３３の出力は、センスアンプ・出力バッファ３４を介して図示しないルック・アップ・テーブルに供給される。このコンフィギュレーション・メモリ２３を制御するため、強誘電体ＳＲＡＭセル３３にはワード線制御信号ＷＬおよびプレート線制御信号ＰＬ、書き込み回路３２には書き込み制御信号ＷＥがそれぞれ強誘電体ＳＲＡＭセル制御回路２２から供給される。
【００２１】
図３は、強誘電体ＳＲＡＭセルの一例を示す回路図である。たとえば図３に示すように、強誘電体ＳＲＡＭセルは、一対のインバータを構成する２個のｐチャネルトランジスタ４１，４２および２個のｎチャネルトランジスタ４３，４４と、ｎチャネルトランジスタよりなる２個のアクセス・トランジスタ４５，４６と、２個の強誘電体キャパシタ４７，４８により構成されている。
【００２２】
第１のインバータは、第１のｐチャネルトランジスタ４１のドレイン端子と第１のｎチャネルトランジスタ４３のドレイン端子とを共通接続した構成となっている。同様に、第２のインバータは、第２のｐチャネルトランジスタ４２のドレイン端子と第２のｎチャネルトランジスタ４４のドレイン端子とを共通接続した構成となっている。そして、第１のインバータと第２のインバータとが、互いにその出力が相手の入力となるように接続されていることによって、ＳＲＡＭ型メモリ・セルが構成されている。
【００２３】
第１および第２のｐチャネルトランジスタ４１，４２の各ソース端子は、ＳＲＡＭセル駆動電圧ＰＷＲが印加されるＳＲＡＭセル部電源線５１に接続されている。第１および第２のｎチャネルトランジスタ４３，４４の各ソース端子は接地されている。第１のアクセス・トランジスタ４５は、第１のインバータの出力端子となるノード（ストレージ・ノードＳ１とする）と、ビット線制御信号ＢＬが供給されるビット信号線５２との間に接続されている。第２のアクセス・トランジスタ４６は、第２のインバータの出力端子となるノード（ストレージ・ノードＳ２とする）と、ビット線制御信号ＢＬの反転信号ＸＢＬが供給されるビット信号線５３との間に接続されている。
【００２４】
第１および第２のアクセス・トランジスタ４５，４６の各ゲート端子は、ワード線制御信号ＷＬが供給される信号線５４に接続されている。第１の強誘電体キャパシタ４７および第２の強誘電体キャパシタ４８は、それぞれ各ストレージ・ノードＳ１およびＳ２と、プレート線制御信号ＰＬが供給される信号線５５との間に接続されている。
【００２５】
ここで、アクセス・トランジスタ４５，４６はＳＲＡＭ型メモリ・セルに蓄積された情報を外部に取り出したり、書き込みデータを取り入れるために使用される。なお、取り出す情報が１ビットの非反転情報のみでよい場合には、第２のアクセス・トランジスタ４６を省略した構成としてもよい。
【００２６】
また、プレート線制御信号ＰＬは、メモリ・セルへの書き込みを制御したり、データ保持状態でメモリ・セルに高い電圧が加わって、強誘電体の特性が劣化するのを防ぐための制御をおこなう信号である。強誘電体キャパシタ４７，４８は、ＰＺＴ（チタン酸ジルコン酸鉛）を主な組成とする強誘電体材料や、ＳＢＴ（タンタル酸ビスマス・ストロンチウム）などのビスマス層状ペロブスカイト構造を有する強誘電体材料により構成される。
【００２７】
図４は、電源電圧検出・供給回路２１を構成する電源供給回路の一例を示す回路図である。たとえば図４に示すように、オペアンプ６１の非反転入力端子と電源電圧Ｖｄｄが印加される端子６２との間に、キャパシタ６３および抵抗素子６４からなるＣＲ回路が接続されている。そのため、オペアンプ６１から出力されるＳＲＡＭセル駆動電圧ＰＷＲは、電源の立ち上がりからゆっくりと増加する。このオペアンプ６１はフルレイルまで駆動可能な回路で構成されている。
【００２８】
また、オペアンプ６１の出力端子と、ＳＲＡＭセル駆動電圧ＰＷＲを出力する端子６５との間には負荷容量６６が接続されている。オペアンプ６１の反転入力端子にはオペアンプ６１の出力がフィードバックされている。図４に示す回路は電源を１００ｎｓｅｃの時定数で制御する回路であり、抵抗素子６４の抵抗値およびキャパシタ６３の容量はそれぞれ１０ｋΩおよび１０ｐＦである。なお、立ち上げの時定数は強誘電体キャパシタの特性に依存しており、強誘電体材料に応じて適宜選択される。１００ｎｓｅｃという時定数は強誘電体材料としてＰＺＴを用いた場合の典型的な値である。
【００２９】
図５は、電源電圧検出・供給回路２１を構成する電源電圧検出回路の一例を示す回路図である。たとえば図５に示すように、３．０Ｖ検出部７１と２．７Ｖ検出部７２が設けられており、電源電圧検出端子ＶＤＥＴに印加された電圧が３．０Ｖになったら電圧検出信号ＰＤＥＴとして相対的に電位の高いハイを出力し、一旦電圧が上がった後は、２．７Ｖ以下になるまで電圧検出信号ＰＤＥＴをハイに保つというヒステリシス特性を備えている。これは、負荷の増大にともなう電源の瞬間的な低下に対して、余裕を持たせるためである。
【００３０】
３．０Ｖ検出部７１は、抵抗値ｒ１の抵抗素子７３とその１．７倍の抵抗値（１．７×ｒ１）の抵抗素子７４により電源電圧Ｖｄｄを抵抗分割して得られた電圧（１．７×Ｖｄｄ／（１＋１．７））と、バンドギャップ・リファレンス回路７５から出力された１．１Ｖの基準電圧Ｖｒｅｆとを第１の比較器７６により比較する。電源電圧Ｖｄｄがゼロから３．０Ｖに達するまでは第１の比較器７６の出力はハイであるが、電源電圧Ｖｄｄが３．０Ｖになると第１の比較器７６の出力は相対的に電位の低いローに切り替わる。
【００３１】
同様に、２．７Ｖ検出部７２は、抵抗値ｒ１の抵抗素子７７とその１．５倍の抵抗値（１．５×ｒ１）の抵抗素子７８により電源電圧Ｖｄｄを抵抗分割して得られた電圧（１．５×Ｖｄｄ／（１＋１．５））と、バンドギャップ・リファレンス回路７９から出力された１．１Ｖの基準電圧Ｖｒｅｆとを第２の比較器８０により比較する。電源電圧Ｖｄｄが２．７Ｖ以上のときには第２の比較器８０の出力はハイであるが、電源電圧Ｖｄｄが２．７Ｖよりも低くなると第２の比較器８０の出力はローに切り替わる。ここで、バンドギャップ・リファレンス回路７５，７９を採用したことにより、電源の変動や温度の変動に対して特性変動の極めて少ない安定した電圧が得られている。
【００３２】
第１の比較器７６の出力および第２の比較器８０の出力はそれぞれ第１のＮＡＮＤゲート８１および第２のＮＡＮＤゲート８２に入力される。そして、第１のＮＡＮＤゲート８１および第２のＮＡＮＤゲート８２の出力は互いに相手のもう一方の入力となっている。電圧検出信号ＰＤＥＴを出力する端子８３には第１のＮＡＮＤゲート８１の出力が供給される。
【００３３】
図６は、ルック・アップ・テーブルの一例を示す図である。たとえば図６に示すように、ルック・アップ・テーブルは、複数のラッチ９１とマルチプレクサ９２により構成されており、特にその数を限定しないが、たとえば４ビットの入力（Ａ，Ｂ，Ｃ，Ｄ）に基づいて１６個の強誘電体ＳＲＡＭセルの出力を選択する構成となっている。強誘電体ＳＲＡＭセルの蓄積データを変更することにより、ルック・アップ・テーブルはＡＮＤゲート、ＮＡＮＤゲート、反転入力付きＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、排他的論理和ゲート、ＡＮＤ−ＯＲゲート、マルチプレクサ、ラッチまたはフリップ・フロップなどを構成する。
【００３４】
図７はプログラマブル配線について説明するための模式図である。図７に示すように、パス・トランジスタ１０１が配線の途中に設けられ、パス・トランジスタ１０１のソース・ドレイン端子が配線との接続端子１０２，１０２に接続される。パス・トランジスタ１０１のゲート端子には強誘電体ＳＲＡＭセル１０３の出力（厳密には出力バッファの出力）が供給される。強誘電体ＳＲＡＭセル１０３の出力電位レベルに応じてパス・トランジスタ１０１がオン／オフし、それによって配線の接続が制御される。
【００３５】
本実施の形態１におけるプログラマブル配線の構成について説明する前に、一般的なプログラマブル配線の構成について説明する。図１４は一般的なプログラマブル配線の構成を説明するための図である。図１４に示す例において、強誘電体ＳＲＡＭセルのデータの書き込みをおこなう前、あるいは強誘電体キャパシタが付加されていないＳＲＡＭ型メモリ・セルの電源の立ち上げ直後は、メモリ・セルに書き込まれたデータは不定の状態になっている。このため、たとえば出力バッファ１，２，３，４のうち第１の出力バッファ１と第３の出力バッファ３が同時にパス・トランジスタ５，６，７，８のうちの対応するトランジスタ５，７をオンさせる可能性がある。
【００３６】
また、ルック・アップ・テーブルの出力も同様に不定であるため、ルック・アップ・テーブルからの出力１がハイで、かつルック・アップ・テーブルからの出力３がローとなる可能性がある。この結果、下側の配線トラック９にはハイの出力とローの出力が競合することになり、この配線の電位が中間電位に保たれ、大きな電流が流れることになる。これを防止するため、従来のプログラマブル論理デバイスでは、デバイスの電源が供給された後、コンフィギュレーション情報の書き込みが終わるまで、ルック・アップ・テーブルからの出力をディスエーブルする構成となっている。
【００３７】
しかし、本実施の形態１のように、強誘電体ＳＲＡＭセルを用いたプログラマブル論理デバイスでは、コンフィギュレーション情報の書き込みを一度おこなえばよいので、電源を立ち上げるたびにコンフィギュレーションをおこなう必要はない。そこで、本実施の形態１ではつぎのような構成となっている。
【００３８】
図８は本実施の形態１におけるプログラマブル配線の構成を説明するための図である。図８に示すように、コンフィギュレーション情報を書き込み済みか否かの情報を第５の強誘電体ＳＲＡＭセルに保持させ、その保持情報を第５の強誘電体ＳＲＡＭセルに対応する出力バッファ１１９を介して出力させる。その出力情報を第１〜第４のＡＮＤゲート１２１，１２２，１２３，１２４に入力させるとともに、各ＡＮＤゲート１２１，１２２，１２３，１２４に、それぞれ各強誘電体ＳＲＡＭセルに対応する出力バッファ１１１，１１２，１１３，１１４の出力情報を入力させる。
【００３９】
そして、各ＡＮＤゲート１２１，１２２，１２３，１２４の出力に基づいて各パス・トランジスタ１１５，１１６，１１７，１１８のオン／オフを制御し、ルック・アップ・テーブルからの出力を配線トラックに供給する。このようにすることによって、コンフィギュレーション情報の書き込み前であれば、プログラマブル論理デバイスにおける論理ブロックの出力を強制的にディスエーブルし、プログラマブル論理デバイスの出力がコンフリクトを生じないようにする。一方、コンフィギュレーションが書き込まれた後であればプログラマブル論理デバイスにおける論理ブロックの出力をイネーブルする。
【００４０】
なお、コンフィギュレーション情報を書き込み済みか否かの情報を保持するメモリは、強誘電体ＳＲＡＭセルに限らず、通常の２Ｔ２Ｃ型強誘電体メモリ・セルでもよいし、１Ｔ１Ｃ型強誘電体メモリ・セルでもよい。プログラマブルＩ／Ｏは、その構成を特に図示しないが、強誘電体ＳＲＡＭセルの出力に基づいてＩ／Ｏポートの入出力が選択される構成となっている。
【００４１】
図９は、図３に示す構成の強誘電体ＳＲＡＭセルの基本動作時の各制御信号の状態を示す図表である。強誘電体ＳＲＡＭセルにデータを書き込む際には、ＳＲＡＭセル部電源はオン状態となる。書き込み制御信号ＷＥおよびワード線制御信号ＷＬはともにハイとなる。プレート線制御信号ＰＬはハイからローに切り替わる。
【００４２】
データを読み出す際には、ＳＲＡＭセル部電源はオン状態となる。書き込み制御信号ＷＥはローとなり、ワード線制御信号ＷＬはハイとなる。プレート線制御信号ＰＬは電源電圧Ｖｄｄの２分の１、すなわちＶｄｄ／２となる。プログラマブル論理デバイスの通常の論理動作時、すなわちこのときには強誘電体ＳＲＡＭセルはデータを保持している状態であり、ＳＲＡＭセル部電源はオン状態となる。書き込み制御信号ＷＥおよびワード線制御信号ＷＬはともにローとなり、プレート線制御信号ＰＬはＶｄｄ／２となる。
【００４３】
このように、データの読み出し時および通常の論理動作時にプレート線制御信号ＰＬがＶｄｄ／２である理由は、上述したインプリント現象が起こらないようにするためである。なお、Ｖｄｄ／２となる電位を発生する回路としては、従来よりＤＲＡＭ等で採用されている回路を用いることができる。あるいは、外部からＶｄｄ／２の電位を印加する構成としてもよい。その他の制御信号の動作は、基本的にＳＲＡＭと同等である。
【００４４】
図１０は強誘電体ＳＲＡＭセルの電源立ち上げ時の制御シーケンスの一例を示す図である。図１０に示すように、まず各制御信号が設定される。その際、電源立ち上げ前の各制御信号の状態を示す図１１のように、ＳＲＡＭセル部電源はオフ状態である。そして、書き込み制御信号ＷＥ、ワード線制御信号ＷＬおよびプレート線制御信号ＰＬをいずれもローに設定するのが最も安全である。
【００４５】
つづいて、図１０に示すように、クロック周波数が４０ＭＨｚの場合、４クロック、すなわち１００ｎｓｅｃで電源電圧の供給がおこなわれる。電源の立ち上げ後、コンフィギュレーション・メモリの読み出しがおこなわれる。それによって、ルック・アップ・テーブル、プログラマブル配線およびプログラマブルＩ／Ｏが所定の論理動作に設定される。その後、デバイスのリセット状態が解除されて、通常の論理動作が開始される。なお、クロック周波数および電源電圧の供給に要するサイクル数は強誘電体キャパシタの材料に応じて種々選択される。
【００４６】
図１２は電源遮断時の制御シーケンスの一例を示す図である。図１２に示すように、電源の遮断が検出されると、全コンフィギュレーション・メモリの書き込みがおこなわれる。その後、遮断待ち状態となる。上述したように電源電圧検出端子ＶＤＥＴに供給された電源電圧Ｖｄｄがたとえば２．７Ｖよりも低くなったときに電源の遮断が検出される。
【００４７】
外部から電源電圧Ｖｄｄの供給が遮断された時に、通常の電源端子、すなわち図１において平滑容量２６が接続された電源線２５の電位はゆるやかに下がるが、平滑容量２６が接続されていない電源電圧検出端子ＶＤＥＴの電位は急激に下がる。したがって、この電源電圧検出端子ＶＤＥＴの電位変化をモニターすることによって、強誘電体ＳＲＡＭセルに供給された電源電圧が実際に下がる前に電源の遮断を検出することができる。たとえば、平滑容量２６が０．１μＦの場合、デバイスの消費電流が１００ｍＡであっても、０．２Ｖの電圧降下が起こるのに２００ｎｓｅｃかかることになる。これは、４０ＭＨｚのクロックでは８クロックに相当し、充分に全コンフィギュレーション・メモリの書き込みをおこなうことができる。
【００４８】
図１３に電源遮断時の各制御信号の状態を示す。全コンフィギュレーション・メモリの書き換え（書き込み）時には、ＳＲＡＭセル部電源はオン状態であり、書き込み制御信号ＷＥおよびワード線制御信号ＷＬはともにローであり、プレート線制御信号ＰＬはハイからローに切り替わる。これによって、電源遮断前に、強誘電体キャパシタに電源電圧がフルに印加される。遮断待ち状態では、ＳＲＡＭセル部電源はオン状態であり、書き込み制御信号ＷＥ、ワード線制御信号ＷＬおよびプレート線制御信号ＰＬはいずれもローである。これら各制御信号の設定は、電圧検出信号ＰＤＥＴに基づいておこなわれる。
【００４９】
上述した実施の形態１によれば、電源の投入時に、外部から供給された電源電圧Ｖｄｄが、強誘電体キャパシタの特性に応じた時定数で遅れたＳＲＡＭセル駆動電圧ＰＷＲとしてコンフィギュレーション・メモリ２３に供給されるため、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる。
【００５０】
また、実施の形態１によれば、外部から供給された電源電圧Ｖｄｄの降下が検出されると、強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧ＰＷＲがフルに印加された後に電源が遮断されるため、強誘電体ＳＲＡＭセルの蓄積データの短期的および長期的な信頼性をより高めることができる。
【００５１】
また、実施の形態１によれば、コンフィギュレーション情報の書き込み前であれば、論理ブロックの出力が強制的にディスエーブルされ、書き込み後であれば、論理ブロックの出力はイネーブルされるため、一旦コンフィギュレーション情報が書き込まれてしまえば、電源投入後の論理動作を迅速に開始することができる。
【００５２】
以上説明したように、実施の形態１では、電源投入時に強誘電体キャパシタの蓄積データを正確に再現するため、強誘電体ＳＲＡＭセルには、強誘電体キャパシタの特性に応じた時定数で遅れてＳＲＡＭセル駆動電圧ＰＷＲが供給されるとした。しかし、ＳＲＡＭセル駆動電圧ＰＷＲの供給を遅らせる代わりに、以下に説明する実施の形態２〜４の構成によっても、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することが可能である。
【００５３】
（実施の形態２）
まず、実施の形態２について説明する前に、強誘電体ＳＲＡＭセルに電源が投入された時に強誘電体キャパシタの蓄積データがどのようにして再現されるか、ということについて説明する。強誘電体ＳＲＡＭセルの構成は図３に示すとおりである。したがって、ここでは図３で付した符号を用いて説明する。なお、電源投入と同時にＳＲＡＭセル駆動電圧ＰＷＲが供給されるものとする。図１５に強誘電体キャパシタのヒステリシス曲線および動作点を示す。また、図１６に電源投入時のＳＲＡＭセル駆動電圧ＰＷＲおよびストレージ・ノードＳ１，Ｓ２の電位変化のシミュレーション結果を示す。
【００５４】
図１５に示すように、電源投入前の状態において、一対の強誘電体キャパシタ４７，４８には、前回の電源遮断時のストレージ・ノードＳ１，Ｓ２の電位（ハイまたはロー）に対応して、向きの異なる残留電荷が蓄えられている。図１６に示すように、電源投入時の初期においては各ストレージ・ノードＳ１，Ｓ２の電位はゼロである。そして、ＳＲＡＭセル駆動電圧ＰＷＲが上昇していくと、ｐチャネルトランジスタ４１，４２がオン状態となり、電流が流れ始める。それによって、ストレージ・ノードＳ１，Ｓ２の電位が上昇していくが、強誘電体キャパシタ４７，４８の残留電荷の向きによりストレージ・ノードＳ１の電位とストレージ・ノードＳ２の電位は徐々に異なっていく。
【００５５】
たとえば、前回の電源遮断時にストレージ・ノードＳ１の電位がハイであり、ストレージ・ノードＳ２の電位がローであったとする。この場合、電源を再投入すると、ストレージ・ノードＳ１に接続された強誘電体キャパシタ４７にかかる電位は同じ向きなので、この強誘電体キャパシタ４７の等価容量は、ストレージ・ノードＳ２に接続されたもう一方の強誘電体キャパシタ４８よりも小さくなる。したがって、ストレージ・ノードＳ１の電位はストレージ・ノードＳ２の電位よりも速く上昇する。
【００５６】
そして、ストレージ・ノードＳ１の電位がストレージ・ノードＳ２の電位よりも先に、ｎチャネルトランジスタが導通する電位に達するので、ストレージ・ノードＳ２に接続されたｎチャネルトランジスタ４４がオン状態となる。それによって、ストレージ・ノードＳ２の電位はゼロに引き下げられ、一方、ストレージ・ノードＳ１の電位はＳＲＡＭセル駆動電圧ＰＷＲとなる。つまり、ストレージ・ノードＳ１，Ｓ２の電位が確定し、強誘電体キャパシタ４７，４８に蓄積されていたデータが再現されたことになる。
【００５７】
しかし、ｐチャネルトランジスタ４１，４２のしきい値にばらつきがあると、ストレージ・ノードＳ１，Ｓ２の電位の上昇パターンが反対となり、強誘電体キャパシタ４７，４８に蓄積されたデータが正確に再現されなくなってしまう。これを防ぐため、実施の形態２にかかる強誘電体ＳＲＡＭセルでは、従来ｎチャネルトランジスタ４３，４４の１．５〜２倍の大きさであったｐチャネルトランジスタ４１，４２のサイズを変更し、ｎチャネルトランジスタ４３，４４のサイズと同じか、それよりも小さくする。このようなサイズ比を有する強誘電体ＳＲＡＭセルは、従来のＳＲＡＭプロセスにより容易に製造される。
【００５８】
図１７に、ｎチャネルトランジスタ４３，４４に対するｐチャネルトランジスタ４１，４２のサイズ比が１であるものと、１．５であるものについて、ｐチャネルトランジスタ４１，４２のしきい値のばらつきΔＶｔｈを変えて、電位がハイに確定されるべき側のストレージ・ノードの電源投入時の電位変化をシミュレーションした結果を示す。図１７より明らかなように、サイズ比が１の場合、ストレージ・ノードの電位は、ΔＶｔｈ＝１０ｍＶ（曲線ａ）ではハイとなるが、ΔＶｔｈ＝１２ｍＶ（曲線ｂ）ではローとなっている。したがって、ｐチャネルトランジスタ４１，４２のしきい値が１０ｍＶ程度ばらついていても、強誘電体キャパシタ４７，４８に蓄積されたデータが正確に再現されることがわかる。
【００５９】
それに対して、サイズ比が１．５の場合には、ΔＶｔｈ＝８ｍＶ（曲線ｄ）ですでにストレージ・ノードの電位はローとなってしまい、データの再現が正確におこなわれていない。このシミュレーション結果より、実施の形態２によれば、ｐチャネルトランジスタ４１，４２のしきい値のばらつきのマージンが大きくなることがわかる。サイズ比が１よりも小さくなれば、ｐチャネルトランジスタ４１，４２のしきい値のばらつきのマージンがより大きくなることは容易に理解される。
【００６０】
このように実施の形態２によれば、ｐチャネルトランジスタ４１，４２がｎチャネルトランジスタ４３，４４と同じサイズか、それよりも小さいため、電源投入時にストレージ・ノードＳ１，Ｓ２の電位が上昇するのにより時間がかかり、強誘電体キャパシタ４７，４８が充分応答するようになる。それによって、ストレージ・ノードＳ１，Ｓ２の電位差が大きくなり、ｐチャネルトランジスタ４１，４２のしきい値にばらつきがあっても、安定して読み出し動作がおこなえるようになる。したがって、強誘電体キャパシタ４７，４８の蓄積データが正確に再現される。
【００６１】
（実施の形態３）
図１８は、実施の形態３にかかる強誘電体ＳＲＡＭセルの構成を示す回路図である。図１８に示すように、実施の形態３にかかる強誘電体ＳＲＡＭセルは、図３に示す強誘電体ＳＲＡＭセルにおいてｐチャネルトランジスタ４１，４２の代わりにそれぞれ抵抗素子２４１，２４２を用いたものである。抵抗素子２４１，２４２はＳＲＡＭセル部電源線５１とストレージ・ノードＳ１，Ｓ２との間にそれぞれ接続されている。抵抗素子２４１，２４２の抵抗値は、特に限定しないが、たとえば１０ｋΩ程度である。その他の構成は図３に示す構成と同じであるので、図３と同じ構成については図３と同じ符号を付して説明を省略する。実施の形態３にかかる強誘電体ＳＲＡＭセルは、従来のＳＲＡＭプロセスにより容易に製造される。
【００６２】
抵抗素子２４１，２４２の抵抗値のばらつきの影響について説明する。ｎチャネルトランジスタ４３，４４のオフ抵抗値を２００ｋΩと見積もり、抵抗素子２４１，２４２の抵抗値の設定値を１０ｋΩとするが、一方の抵抗素子２４２の抵抗値がばらついて８ｋΩであったと仮定する。ｎチャネルトランジスタ４３，４４のしきい値を０．５Ｖとすると、いずれかのｎチャネルトランジスタがオンするときのストレージ・ノードＳ１，Ｓ２の電位差はつぎの計算式よりおおよそ５ｍＶとなる。
【００６３】
０．５Ｖ×１０ｋΩ／２００ｋΩ−０．５Ｖ×８ｋΩ／２００ｋΩ
＝０．５Ｖ×２ｋΩ／２００ｋΩ
＝５ｍＶ
【００６４】
つまり、抵抗素子２４１，２４２の抵抗値のばらつきが２０％あっても、ｎチャネルトランジスタがオンするときのストレージ・ノードＳ１，Ｓ２の電位のばらつきは５ｍＶ程度にしかならず、強誘電体キャパシタ４７，４８からのデータの読み出しは正常におこなわれる。
【００６５】
図１９に、電位がハイに確定されるべき側のストレージ・ノードに接続された抵抗素子の抵抗値Ｒ（設定値：１０ｋΩ）を変えて、電位がハイに確定されるべき側のストレージ・ノードの電源投入時の電位変化をシミュレーションした結果を示す。図１９より明らかなように、電源投入の初期においては、ストレージ・ノードＳ１，Ｓ２の電位はＳＲＡＭセル駆動電圧ＰＷＲの上昇とほぼ同じように上昇する。そして、抵抗値Ｒが１０ｋΩ（曲線ｅ）、９ｋΩ（曲線ｆ）および８ｋΩ（曲線ｇ）の場合にはストレージ・ノードの電位はハイとなる。それに対して、抵抗値Ｒが７ｋΩ（曲線ｈ）、６ｋΩ（曲線ｉ）および５ｋΩ（曲線ｊ）ではローとなっている。このシミュレーション結果からも、抵抗素子２４１，２４２の抵抗値が２０％程度ばらついていても、強誘電体キャパシタ４７，４８に蓄積されたデータが正確に再現されることがわかる。
【００６６】
このように実施の形態３によれば、強誘電体ＳＲＡＭセルを構成する一対のインバータが抵抗素子２４１，２４２とｎチャネルトランジスタ４３，４４で構成されているため、一方の抵抗素子２４１の抵抗値が他方の抵抗素子２４２の抵抗値に対して２０％程度異なっていても、電源投入時にストレージ・ノードＳ１，Ｓ２の電位変化に及ぼす影響は小さいので、安定して読み出し動作がおこなえるようになる。したがって、強誘電体キャパシタ４７，４８の蓄積データが正確に再現される。
【００６７】
（実施の形態４）
図２０は、実施の形態４にかかる強誘電体ＳＲＡＭセルのデータ再現方法における各制御信号およびストレージ・ノードＳ１，Ｓ２の電位の変化を示す波形図である。強誘電体ＳＲＡＭセルの構成は図３または図１８に示す構成と同じである。図２０に示すように、電源投入時に、ビット信号線５２，５３をハイレベルにプリチャージした後、ワード線制御信号ＷＬを短時間だけハイレベルとしてスイッチとなるアクセス・トランジスタ４５，４６を短時間（数ナノ秒）だけオンさせ、そこからＳＲＡＭセル駆動電圧ＰＷＲを上昇させる。
【００６８】
このようにすると、ストレージ・ノードＳ１，Ｓ２に電荷が注入されるので、ストレージ・ノードＳ１，Ｓ２の電位が少し上昇した状態でＳＲＡＭセル駆動電圧ＰＷＲが上昇することになる。それによって、図２１に強誘電体キャパシタのヒステリシス曲線および動作点を示すように、図１５と比較して、強誘電体キャパシタ４７，４８の等価容量（動作点における傾き）の差が大きくなる方向に、強誘電体キャパシタ４７，４８の動作点が変更される。したがって、実施の形態４によれば、ストレージ・ノードＳ１，Ｓ２間の電位差が大きくなり、安定して読み出し動作がおこなえるようになり、強誘電体キャパシタ４７，４８の蓄積データが正確に再現される。
【００６９】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、電源供給回路や電源電圧検出回路は図４または図５に示す構成に限らない。また、実施の形態中で挙げたクロックや抵抗値や容量値などは一例であり、本発明はこれらに限定されない。また、実施の形態２または３にかかる強誘電体ＳＲＡＭセルはプログラマブル論理デバイスに限らず、ＩＣカードやメモリカードなどの不揮発性メモリとしても使用可能である。また、実施の形態４にかかる強誘電体ＳＲＡＭセルのデータ再現方法は、プログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルに限らず、ＩＣカードやメモリカードなどの不揮発性メモリとして使用される強誘電体ＳＲＡＭセルにも適用可能である。
【００７０】
【発明の効果】
本発明によれば、強誘電体ＳＲＡＭセルを用いたプログラマブル論理デバイスにおいて、電源の投入時に、外部から供給された電源電圧が、強誘電体キャパシタの特性に応じた時定数で遅れたＳＲＡＭセル駆動電圧としてコンフィギュレーション・メモリに供給されるため、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる。
【００７１】
また、本発明によれば、外部から供給された電源電圧の降下が検出されると、強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧がフルに印加された後に電源が遮断されるため、強誘電体ＳＲＡＭセルの蓄積データの短期的および長期的な信頼性をより高めることができる。
【００７２】
また、本発明によれば、コンフィギュレーション情報の書き込み前であれば、論理ブロックの出力が強制的にディスエーブルされ、書き込み後であれば、論理ブロックの出力はイネーブルされるため、一旦コンフィギュレーション情報が書き込まれてしまえば、電源投入後の論理動作を迅速に開始することができる。
【００７３】
また、本発明によれば、強誘電体ＳＲＡＭセルにおいて、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるプログラマブル論理デバイスの要部の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成するコンフィギュレーション・メモリの一例を示すブロック図である。
【図３】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルの一例を示す回路図である。
【図４】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する電源供給回路の一例を示す回路図である。
【図５】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する電源電圧検出回路の一例を示す回路図である。
【図６】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成するルック・アップ・テーブルの一例を示す図である。
【図７】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成するプログラマブル配線について説明するための模式図である。
【図８】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成するプログラマブル配線の構成を説明するための図である。
【図９】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルの基本動作時の各制御信号の状態を示す図表である。
【図１０】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルの電源立ち上げ時の制御シーケンスの一例を示す図である。
【図１１】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルの電源立ち上げ前の各制御信号の状態を示す図表である。
【図１２】本発明の実施の形態１にかかるプログラマブル論理デバイスの電源遮断時の制御シーケンスの一例を示す図である。
【図１３】本発明の実施の形態１にかかるプログラマブル論理デバイスの電源遮断時の各制御信号の状態を示す図表である。
【図１４】一般的なプログラマブル配線の構成を説明するための図である。
【図１５】電源投入と同時に強誘電体ＳＲＡＭセルに駆動電圧を供給した場合の強誘電体キャパシタのヒステリシス曲線および動作点を示す図である。
【図１６】電源投入と同時に強誘電体ＳＲＡＭセルに駆動電圧を供給した場合のＳＲＡＭセル駆動電圧ＰＷＲおよびストレージ・ノードＳ１，Ｓ２の電位変化のシミュレーション結果を示す図である。
【図１７】本発明の実施の形態２にかかる強誘電体ＳＲＡＭセル（サイズ比１）と一般的な強誘電体ＳＲＡＭセル（サイズ比１．５）とについて、ｐチャネルトランジスタのしきい値のばらつきと、電位がハイに確定されるべき側のストレージ・ノードの電源投入時の電位変化との関係をシミュレーションした結果を示す図である。
【図１８】本発明の実施の形態３にかかる強誘電体ＳＲＡＭセルの構成を示す回路図である。
【図１９】本発明の実施の形態３にかかる強誘電体ＳＲＡＭセルにおいて、電位がハイに確定されるべき側のストレージ・ノードに接続された抵抗素子の抵抗値と、そのストレージ・ノードの電源投入時の電位変化との関係をシミュレーションした結果を示す図である。
【図２０】本発明の実施の形態４にかかる強誘電体ＳＲＡＭセルのデータ再現方法における各制御信号およびストレージ・ノードＳ１，Ｓ２の電位の変化を示す波形図である。
【図２１】本発明の実施の形態４にかかる強誘電体ＳＲＡＭセルのデータ再現方法における電源投入時の強誘電体キャパシタのヒステリシス曲線および動作点を示す図である。
【符号の説明】
ＰＷＲ ＳＲＡＭセル駆動電圧
Ｓ１，Ｓ２ 出力ノード（ストレージ・ノード）
Ｖｄｄ 電源電圧
２１ 電源供給回路、電源電圧検出回路（電源電圧検出・供給回路）
２２ 強誘電体ＳＲＡＭセル制御回路
２６ 平滑容量
４１，４２ ｐチャネルトランジスタ
４３，４４ ｎチャネルトランジスタ
４５，４６ スイッチ（アクセス・トランジスタ）
４７，４８ 強誘電体キャパシタ
５１ 電源線（ＳＲＡＭセル部電源線）
５２，５３ ビット信号線
６１ オペアンプ
６３ キャパシタ
６４，２４１，２４２ 抵抗素子
【発明の属する技術分野】
本発明は、強誘電体キャパシタを用いたプログラマブル論理デバイスに関し、特に単一の集積回路上に作製されたプログラマブル論理ブロックとして利用が可能なプログラマブル論理デバイスに関する。また、本発明は、上記プログラマブル論理デバイスや、その他にＩＣカード等にも使用され得る、強誘電体キャパシタを備えた不揮発性メモリの構成およびその蓄積データの再現方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭ型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスでは、このデバイスの外部に、このデバイスの動作を既定するコンフィギュレーション情報を電源の遮断後においても保持するためのＰＲＯＭやＥＰＲＯＭ等の不揮発性メモリが必要となる。そのため、デバイス点数が増えてコストが増加したり、ボード面積が増大するなどの欠点がある。
【０００３】
そこで、ＳＲＡＭ型メモリ・セルに強誘電体キャパシタを付加し、その誘電分極を利用して電源の遮断後もコンフィギュレーション情報を保持するようにしたプログラマブル論理デバイスが提案されている（特許第３１２１８６２号）。この強誘電体キャパシタを付加したＳＲＡＭ型メモリ・セル（以下、強誘電体ＳＲＡＭセルとする）よりなるプログラマブル論理デバイスは、ＰＲＯＭ等の不揮発メモリを用いたデバイスに比べて高速性を実現することができるため、特に望ましい技術であるとされている。
【０００４】
ところで、通常、外部の不揮発性メモリからコンフィギュレーション情報をロードするタイプのプログラマブル論理デバイスでは、電源投入後、ＳＲＡＭ型メモリ・セルにコンフィギュレーション情報に基づくデータが書き込まれるまでの間、論理ブロックの出力ドライバはディスエーブルされる。これは、コンフィギュレーション情報が書き込まれていない、すなわちＳＲＡＭ型メモリ・セルの保持データが未設定であると、誤った配線の接続がおこなわれる可能性があるからである。誤って接続された配線が別々のドライバによって異なる論理状態に駆動されると、その配線の電圧が不安定（配線信号のコンフリクト）となり、大きな電流消費が生じるという不具合がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、近時、田村らにより、強誘電体キャパシタに動的に変動する性質があることが報告されている（T.Tamura et al.,ISIF digest,p.1.2.2,2001）。この性質により、電源投入時に急激に増加する電圧が強誘電体ＳＲＡＭセルに印加されると、強誘電体キャパシタの誘電分極状態に基づいたデータが正常に再生されないおそれがあることが判明した。
【０００６】
また、電源の遮断時には、強誘電体ＳＲＡＭセルに蓄積された情報の信頼性を確保するため、強誘電体ＳＲＡＭセルに電源電圧をフルに印加した後に電源を遮断するのが望ましい。しかし、常時、強誘電体ＳＲＡＭセルに電源電圧をフルに印加した状態としておくと、強誘電体キャパシタのヒステリシスカーブが変化するいわゆるインプリントと呼ばれる現象が起き、強誘電体キャパシタのデータが書き替わりにくくなるという不具合が生じる。
【０００７】
さらに、強誘電体ＳＲＡＭセルを用いたプログラマブル論理デバイスでは、一旦コンフィギュレーション情報が書き込まれると、電源遮断後もその情報が蓄積されているため、電源投入時に配線のコンフリクトは生じない。したがって、電源投入毎に出力ドライバをディスエーブルさせる必要がない。それにもかかわらず、従来同様、電源投入時に出力ドライバをディスエーブルさせると、電源投入後、論理動作の開始が遅くなる。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができ、また強誘電体ＳＲＡＭセルの蓄積データの信頼性をより高めることができ、さらには電源投入後の論理動作を迅速に開始させることができる強誘電体キャパシタを用いたプログラマブル論理デバイスを提供することを目的とする。また、本発明の他の目的は、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる不揮発性メモリおよびそのデータ再現方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、強誘電体ＳＲＡＭセルを用いたプログラマブル論理デバイスにおいて、電源の投入時に、外部から供給された電源電圧を、強誘電体キャパシタの特性に応じた時定数で遅らせてＳＲＡＭセル駆動電圧として強誘電体ＳＲＡＭセルよりなるコンフィギュレーション・メモリに供給することを特徴とする。この発明によれば、電源の投入時に、外部から供給された電源電圧が、強誘電体キャパシタの特性に応じた時定数で遅れたＳＲＡＭセル駆動電圧としてコンフィギュレーション・メモリに供給される。
【００１０】
また、本発明は、電源の遮断時に、コンフィギュレーション・メモリに供給されているＳＲＡＭセル駆動電圧が実際に降下する前に、外部から供給された電源電圧の降下を検出し、強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧をフルに印加した後に電源を遮断することを特徴とする。この発明によれば、外部から供給された電源電圧の降下が検出されると、強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧がフルに印加された後に電源が遮断される。
【００１１】
また、本発明は、強誘電体ＳＲＡＭセルの一つに、コンフィギュレーション情報が書き込み済みであるか否かの情報を保持させ、書き込み前である場合には論理ブロックの出力を強制的にディスエーブルし、一方、書き込み済みである場合には論理ブロックの出力をイネーブルする。この発明によれば、コンフィギュレーション情報の書き込み前であれば、論理ブロックの出力が強制的にディスエーブルされ、書き込み後であれば、論理ブロックの出力はイネーブルされる。
【００１２】
また、本発明は、強誘電体ＳＲＡＭセルを構成する一対のインバータを、ｎチャネルトランジスタのドレイン端子と電源線との間に抵抗素子を接続した構成とする。この発明によれば、一方のインバータの抵抗素子の抵抗値が他方のインバータの抵抗素子の抵抗値に対して２０％程度異なっていても、電源投入時の各インバータの出力ノードにおける電位変化は小さいので、強誘電体キャパシタの蓄積データが正確に再現される。
【００１３】
また、本発明は、強誘電体ＳＲＡＭセルを構成する一対のインバータを、ｎチャネルトランジスタとｎチャネルトランジスタのサイズ以下のサイズのｐチャネルトランジスタにより構成する。この発明によれば、電源投入時に各インバータの出力ノードの電位が上昇するのにより時間がかかり、強誘電体キャパシタが充分応答するようになるので、強誘電体キャパシタの蓄積データが正確に再現される。
【００１４】
また、本発明は、強誘電体ＳＲＡＭセルの電源投入時に、一対のビット信号線をプリチャージした後、各ビット信号線と一対のインバータの出力ノードとの間にそれぞれ接続されたスイッチを短時間オンさせる。この発明によれば、電源投入時に各インバータの出力ノードの電位が上昇し、一対の強誘電体キャパシタの等価容量の差が大きくなる方向に両強誘電体キャパシタの動作点が変更されるので、強誘電体キャパシタの蓄積データが正確に再現される。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１にかかるプログラマブル論理デバイスの要部の構成を示すブロック図である。図１に示すように、実施の形態１にかかるプログラマブル論理デバイスは、電源電圧検出・供給回路２１、強誘電体ＳＲＡＭセル制御回路２２、およびコンフィギュレーション情報を蓄積するメモリ（以下、コンフィギュレーション・メモリとする）２３を備えている。コンフィギュレーション・メモリ２３は主として強誘電体ＳＲＡＭセルにより構成されている。また、プログラマブル論理デバイスは、図示しないルック・アップ・テーブル、図示しないプログラマブル配線、および図示しないプログラマブル入出力回路（プログラマブルＩ／Ｏ）を備えている。
【００１７】
電源電圧検出・供給回路２１には、外部電源端子２４から電源電圧Ｖｄｄが供給されている。この電源電圧Ｖｄｄの電源線２５には平滑容量２６が接続されている。電源電圧検出・供給回路２１は強誘電体ＳＲＡＭセル制御回路２２にＳＲＡＭセル駆動電圧ＰＷＲを供給する。強誘電体ＳＲＡＭセル制御回路２２は、電源投入時に、コンフィギュレーション・メモリ２３に、立ち上がり制御された電源電圧を供給する。
【００１８】
また、電源電圧検出・供給回路２１には電源電圧検出端子ＶＤＥＴが設けられている。この電源電圧検出端子ＶＤＥＴには、外部電源端子２４から電源電圧Ｖｄｄが平滑容量２６を介さずに直接供給されている。電源電圧検出・供給回路２１は電源電圧Ｖｄｄを検出し、強誘電体ＳＲＡＭセル制御回路２２に電圧検出信号ＰＤＥＴを供給する。強誘電体ＳＲＡＭセル制御回路２２は、電源遮断時に、コンフィギュレーション・メモリ２３に各種制御信号を供給する。
【００１９】
図２は、コンフィギュレーション・メモリ２３の一例を示すブロック図である。たとえば図２に示すように、コンフィギュレーション・メモリ２３は、コンフィギュレーション情報を転送するためのシフト・レジスタ３１と、シフト・レジスタ３１から供給されたデータを強誘電体ＳＲＡＭセル３３に書き込むための書き込み回路３２と、強誘電体ＳＲＡＭセル３３と、プリチャージを含めたセンスアンプ・出力バッファ３４とにより構成されている。
【００２０】
強誘電体ＳＲＡＭセル３３の出力は、センスアンプ・出力バッファ３４を介して図示しないルック・アップ・テーブルに供給される。このコンフィギュレーション・メモリ２３を制御するため、強誘電体ＳＲＡＭセル３３にはワード線制御信号ＷＬおよびプレート線制御信号ＰＬ、書き込み回路３２には書き込み制御信号ＷＥがそれぞれ強誘電体ＳＲＡＭセル制御回路２２から供給される。
【００２１】
図３は、強誘電体ＳＲＡＭセルの一例を示す回路図である。たとえば図３に示すように、強誘電体ＳＲＡＭセルは、一対のインバータを構成する２個のｐチャネルトランジスタ４１，４２および２個のｎチャネルトランジスタ４３，４４と、ｎチャネルトランジスタよりなる２個のアクセス・トランジスタ４５，４６と、２個の強誘電体キャパシタ４７，４８により構成されている。
【００２２】
第１のインバータは、第１のｐチャネルトランジスタ４１のドレイン端子と第１のｎチャネルトランジスタ４３のドレイン端子とを共通接続した構成となっている。同様に、第２のインバータは、第２のｐチャネルトランジスタ４２のドレイン端子と第２のｎチャネルトランジスタ４４のドレイン端子とを共通接続した構成となっている。そして、第１のインバータと第２のインバータとが、互いにその出力が相手の入力となるように接続されていることによって、ＳＲＡＭ型メモリ・セルが構成されている。
【００２３】
第１および第２のｐチャネルトランジスタ４１，４２の各ソース端子は、ＳＲＡＭセル駆動電圧ＰＷＲが印加されるＳＲＡＭセル部電源線５１に接続されている。第１および第２のｎチャネルトランジスタ４３，４４の各ソース端子は接地されている。第１のアクセス・トランジスタ４５は、第１のインバータの出力端子となるノード（ストレージ・ノードＳ１とする）と、ビット線制御信号ＢＬが供給されるビット信号線５２との間に接続されている。第２のアクセス・トランジスタ４６は、第２のインバータの出力端子となるノード（ストレージ・ノードＳ２とする）と、ビット線制御信号ＢＬの反転信号ＸＢＬが供給されるビット信号線５３との間に接続されている。
【００２４】
第１および第２のアクセス・トランジスタ４５，４６の各ゲート端子は、ワード線制御信号ＷＬが供給される信号線５４に接続されている。第１の強誘電体キャパシタ４７および第２の強誘電体キャパシタ４８は、それぞれ各ストレージ・ノードＳ１およびＳ２と、プレート線制御信号ＰＬが供給される信号線５５との間に接続されている。
【００２５】
ここで、アクセス・トランジスタ４５，４６はＳＲＡＭ型メモリ・セルに蓄積された情報を外部に取り出したり、書き込みデータを取り入れるために使用される。なお、取り出す情報が１ビットの非反転情報のみでよい場合には、第２のアクセス・トランジスタ４６を省略した構成としてもよい。
【００２６】
また、プレート線制御信号ＰＬは、メモリ・セルへの書き込みを制御したり、データ保持状態でメモリ・セルに高い電圧が加わって、強誘電体の特性が劣化するのを防ぐための制御をおこなう信号である。強誘電体キャパシタ４７，４８は、ＰＺＴ（チタン酸ジルコン酸鉛）を主な組成とする強誘電体材料や、ＳＢＴ（タンタル酸ビスマス・ストロンチウム）などのビスマス層状ペロブスカイト構造を有する強誘電体材料により構成される。
【００２７】
図４は、電源電圧検出・供給回路２１を構成する電源供給回路の一例を示す回路図である。たとえば図４に示すように、オペアンプ６１の非反転入力端子と電源電圧Ｖｄｄが印加される端子６２との間に、キャパシタ６３および抵抗素子６４からなるＣＲ回路が接続されている。そのため、オペアンプ６１から出力されるＳＲＡＭセル駆動電圧ＰＷＲは、電源の立ち上がりからゆっくりと増加する。このオペアンプ６１はフルレイルまで駆動可能な回路で構成されている。
【００２８】
また、オペアンプ６１の出力端子と、ＳＲＡＭセル駆動電圧ＰＷＲを出力する端子６５との間には負荷容量６６が接続されている。オペアンプ６１の反転入力端子にはオペアンプ６１の出力がフィードバックされている。図４に示す回路は電源を１００ｎｓｅｃの時定数で制御する回路であり、抵抗素子６４の抵抗値およびキャパシタ６３の容量はそれぞれ１０ｋΩおよび１０ｐＦである。なお、立ち上げの時定数は強誘電体キャパシタの特性に依存しており、強誘電体材料に応じて適宜選択される。１００ｎｓｅｃという時定数は強誘電体材料としてＰＺＴを用いた場合の典型的な値である。
【００２９】
図５は、電源電圧検出・供給回路２１を構成する電源電圧検出回路の一例を示す回路図である。たとえば図５に示すように、３．０Ｖ検出部７１と２．７Ｖ検出部７２が設けられており、電源電圧検出端子ＶＤＥＴに印加された電圧が３．０Ｖになったら電圧検出信号ＰＤＥＴとして相対的に電位の高いハイを出力し、一旦電圧が上がった後は、２．７Ｖ以下になるまで電圧検出信号ＰＤＥＴをハイに保つというヒステリシス特性を備えている。これは、負荷の増大にともなう電源の瞬間的な低下に対して、余裕を持たせるためである。
【００３０】
３．０Ｖ検出部７１は、抵抗値ｒ１の抵抗素子７３とその１．７倍の抵抗値（１．７×ｒ１）の抵抗素子７４により電源電圧Ｖｄｄを抵抗分割して得られた電圧（１．７×Ｖｄｄ／（１＋１．７））と、バンドギャップ・リファレンス回路７５から出力された１．１Ｖの基準電圧Ｖｒｅｆとを第１の比較器７６により比較する。電源電圧Ｖｄｄがゼロから３．０Ｖに達するまでは第１の比較器７６の出力はハイであるが、電源電圧Ｖｄｄが３．０Ｖになると第１の比較器７６の出力は相対的に電位の低いローに切り替わる。
【００３１】
同様に、２．７Ｖ検出部７２は、抵抗値ｒ１の抵抗素子７７とその１．５倍の抵抗値（１．５×ｒ１）の抵抗素子７８により電源電圧Ｖｄｄを抵抗分割して得られた電圧（１．５×Ｖｄｄ／（１＋１．５））と、バンドギャップ・リファレンス回路７９から出力された１．１Ｖの基準電圧Ｖｒｅｆとを第２の比較器８０により比較する。電源電圧Ｖｄｄが２．７Ｖ以上のときには第２の比較器８０の出力はハイであるが、電源電圧Ｖｄｄが２．７Ｖよりも低くなると第２の比較器８０の出力はローに切り替わる。ここで、バンドギャップ・リファレンス回路７５，７９を採用したことにより、電源の変動や温度の変動に対して特性変動の極めて少ない安定した電圧が得られている。
【００３２】
第１の比較器７６の出力および第２の比較器８０の出力はそれぞれ第１のＮＡＮＤゲート８１および第２のＮＡＮＤゲート８２に入力される。そして、第１のＮＡＮＤゲート８１および第２のＮＡＮＤゲート８２の出力は互いに相手のもう一方の入力となっている。電圧検出信号ＰＤＥＴを出力する端子８３には第１のＮＡＮＤゲート８１の出力が供給される。
【００３３】
図６は、ルック・アップ・テーブルの一例を示す図である。たとえば図６に示すように、ルック・アップ・テーブルは、複数のラッチ９１とマルチプレクサ９２により構成されており、特にその数を限定しないが、たとえば４ビットの入力（Ａ，Ｂ，Ｃ，Ｄ）に基づいて１６個の強誘電体ＳＲＡＭセルの出力を選択する構成となっている。強誘電体ＳＲＡＭセルの蓄積データを変更することにより、ルック・アップ・テーブルはＡＮＤゲート、ＮＡＮＤゲート、反転入力付きＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、排他的論理和ゲート、ＡＮＤ−ＯＲゲート、マルチプレクサ、ラッチまたはフリップ・フロップなどを構成する。
【００３４】
図７はプログラマブル配線について説明するための模式図である。図７に示すように、パス・トランジスタ１０１が配線の途中に設けられ、パス・トランジスタ１０１のソース・ドレイン端子が配線との接続端子１０２，１０２に接続される。パス・トランジスタ１０１のゲート端子には強誘電体ＳＲＡＭセル１０３の出力（厳密には出力バッファの出力）が供給される。強誘電体ＳＲＡＭセル１０３の出力電位レベルに応じてパス・トランジスタ１０１がオン／オフし、それによって配線の接続が制御される。
【００３５】
本実施の形態１におけるプログラマブル配線の構成について説明する前に、一般的なプログラマブル配線の構成について説明する。図１４は一般的なプログラマブル配線の構成を説明するための図である。図１４に示す例において、強誘電体ＳＲＡＭセルのデータの書き込みをおこなう前、あるいは強誘電体キャパシタが付加されていないＳＲＡＭ型メモリ・セルの電源の立ち上げ直後は、メモリ・セルに書き込まれたデータは不定の状態になっている。このため、たとえば出力バッファ１，２，３，４のうち第１の出力バッファ１と第３の出力バッファ３が同時にパス・トランジスタ５，６，７，８のうちの対応するトランジスタ５，７をオンさせる可能性がある。
【００３６】
また、ルック・アップ・テーブルの出力も同様に不定であるため、ルック・アップ・テーブルからの出力１がハイで、かつルック・アップ・テーブルからの出力３がローとなる可能性がある。この結果、下側の配線トラック９にはハイの出力とローの出力が競合することになり、この配線の電位が中間電位に保たれ、大きな電流が流れることになる。これを防止するため、従来のプログラマブル論理デバイスでは、デバイスの電源が供給された後、コンフィギュレーション情報の書き込みが終わるまで、ルック・アップ・テーブルからの出力をディスエーブルする構成となっている。
【００３７】
しかし、本実施の形態１のように、強誘電体ＳＲＡＭセルを用いたプログラマブル論理デバイスでは、コンフィギュレーション情報の書き込みを一度おこなえばよいので、電源を立ち上げるたびにコンフィギュレーションをおこなう必要はない。そこで、本実施の形態１ではつぎのような構成となっている。
【００３８】
図８は本実施の形態１におけるプログラマブル配線の構成を説明するための図である。図８に示すように、コンフィギュレーション情報を書き込み済みか否かの情報を第５の強誘電体ＳＲＡＭセルに保持させ、その保持情報を第５の強誘電体ＳＲＡＭセルに対応する出力バッファ１１９を介して出力させる。その出力情報を第１〜第４のＡＮＤゲート１２１，１２２，１２３，１２４に入力させるとともに、各ＡＮＤゲート１２１，１２２，１２３，１２４に、それぞれ各強誘電体ＳＲＡＭセルに対応する出力バッファ１１１，１１２，１１３，１１４の出力情報を入力させる。
【００３９】
そして、各ＡＮＤゲート１２１，１２２，１２３，１２４の出力に基づいて各パス・トランジスタ１１５，１１６，１１７，１１８のオン／オフを制御し、ルック・アップ・テーブルからの出力を配線トラックに供給する。このようにすることによって、コンフィギュレーション情報の書き込み前であれば、プログラマブル論理デバイスにおける論理ブロックの出力を強制的にディスエーブルし、プログラマブル論理デバイスの出力がコンフリクトを生じないようにする。一方、コンフィギュレーションが書き込まれた後であればプログラマブル論理デバイスにおける論理ブロックの出力をイネーブルする。
【００４０】
なお、コンフィギュレーション情報を書き込み済みか否かの情報を保持するメモリは、強誘電体ＳＲＡＭセルに限らず、通常の２Ｔ２Ｃ型強誘電体メモリ・セルでもよいし、１Ｔ１Ｃ型強誘電体メモリ・セルでもよい。プログラマブルＩ／Ｏは、その構成を特に図示しないが、強誘電体ＳＲＡＭセルの出力に基づいてＩ／Ｏポートの入出力が選択される構成となっている。
【００４１】
図９は、図３に示す構成の強誘電体ＳＲＡＭセルの基本動作時の各制御信号の状態を示す図表である。強誘電体ＳＲＡＭセルにデータを書き込む際には、ＳＲＡＭセル部電源はオン状態となる。書き込み制御信号ＷＥおよびワード線制御信号ＷＬはともにハイとなる。プレート線制御信号ＰＬはハイからローに切り替わる。
【００４２】
データを読み出す際には、ＳＲＡＭセル部電源はオン状態となる。書き込み制御信号ＷＥはローとなり、ワード線制御信号ＷＬはハイとなる。プレート線制御信号ＰＬは電源電圧Ｖｄｄの２分の１、すなわちＶｄｄ／２となる。プログラマブル論理デバイスの通常の論理動作時、すなわちこのときには強誘電体ＳＲＡＭセルはデータを保持している状態であり、ＳＲＡＭセル部電源はオン状態となる。書き込み制御信号ＷＥおよびワード線制御信号ＷＬはともにローとなり、プレート線制御信号ＰＬはＶｄｄ／２となる。
【００４３】
このように、データの読み出し時および通常の論理動作時にプレート線制御信号ＰＬがＶｄｄ／２である理由は、上述したインプリント現象が起こらないようにするためである。なお、Ｖｄｄ／２となる電位を発生する回路としては、従来よりＤＲＡＭ等で採用されている回路を用いることができる。あるいは、外部からＶｄｄ／２の電位を印加する構成としてもよい。その他の制御信号の動作は、基本的にＳＲＡＭと同等である。
【００４４】
図１０は強誘電体ＳＲＡＭセルの電源立ち上げ時の制御シーケンスの一例を示す図である。図１０に示すように、まず各制御信号が設定される。その際、電源立ち上げ前の各制御信号の状態を示す図１１のように、ＳＲＡＭセル部電源はオフ状態である。そして、書き込み制御信号ＷＥ、ワード線制御信号ＷＬおよびプレート線制御信号ＰＬをいずれもローに設定するのが最も安全である。
【００４５】
つづいて、図１０に示すように、クロック周波数が４０ＭＨｚの場合、４クロック、すなわち１００ｎｓｅｃで電源電圧の供給がおこなわれる。電源の立ち上げ後、コンフィギュレーション・メモリの読み出しがおこなわれる。それによって、ルック・アップ・テーブル、プログラマブル配線およびプログラマブルＩ／Ｏが所定の論理動作に設定される。その後、デバイスのリセット状態が解除されて、通常の論理動作が開始される。なお、クロック周波数および電源電圧の供給に要するサイクル数は強誘電体キャパシタの材料に応じて種々選択される。
【００４６】
図１２は電源遮断時の制御シーケンスの一例を示す図である。図１２に示すように、電源の遮断が検出されると、全コンフィギュレーション・メモリの書き込みがおこなわれる。その後、遮断待ち状態となる。上述したように電源電圧検出端子ＶＤＥＴに供給された電源電圧Ｖｄｄがたとえば２．７Ｖよりも低くなったときに電源の遮断が検出される。
【００４７】
外部から電源電圧Ｖｄｄの供給が遮断された時に、通常の電源端子、すなわち図１において平滑容量２６が接続された電源線２５の電位はゆるやかに下がるが、平滑容量２６が接続されていない電源電圧検出端子ＶＤＥＴの電位は急激に下がる。したがって、この電源電圧検出端子ＶＤＥＴの電位変化をモニターすることによって、強誘電体ＳＲＡＭセルに供給された電源電圧が実際に下がる前に電源の遮断を検出することができる。たとえば、平滑容量２６が０．１μＦの場合、デバイスの消費電流が１００ｍＡであっても、０．２Ｖの電圧降下が起こるのに２００ｎｓｅｃかかることになる。これは、４０ＭＨｚのクロックでは８クロックに相当し、充分に全コンフィギュレーション・メモリの書き込みをおこなうことができる。
【００４８】
図１３に電源遮断時の各制御信号の状態を示す。全コンフィギュレーション・メモリの書き換え（書き込み）時には、ＳＲＡＭセル部電源はオン状態であり、書き込み制御信号ＷＥおよびワード線制御信号ＷＬはともにローであり、プレート線制御信号ＰＬはハイからローに切り替わる。これによって、電源遮断前に、強誘電体キャパシタに電源電圧がフルに印加される。遮断待ち状態では、ＳＲＡＭセル部電源はオン状態であり、書き込み制御信号ＷＥ、ワード線制御信号ＷＬおよびプレート線制御信号ＰＬはいずれもローである。これら各制御信号の設定は、電圧検出信号ＰＤＥＴに基づいておこなわれる。
【００４９】
上述した実施の形態１によれば、電源の投入時に、外部から供給された電源電圧Ｖｄｄが、強誘電体キャパシタの特性に応じた時定数で遅れたＳＲＡＭセル駆動電圧ＰＷＲとしてコンフィギュレーション・メモリ２３に供給されるため、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる。
【００５０】
また、実施の形態１によれば、外部から供給された電源電圧Ｖｄｄの降下が検出されると、強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧ＰＷＲがフルに印加された後に電源が遮断されるため、強誘電体ＳＲＡＭセルの蓄積データの短期的および長期的な信頼性をより高めることができる。
【００５１】
また、実施の形態１によれば、コンフィギュレーション情報の書き込み前であれば、論理ブロックの出力が強制的にディスエーブルされ、書き込み後であれば、論理ブロックの出力はイネーブルされるため、一旦コンフィギュレーション情報が書き込まれてしまえば、電源投入後の論理動作を迅速に開始することができる。
【００５２】
以上説明したように、実施の形態１では、電源投入時に強誘電体キャパシタの蓄積データを正確に再現するため、強誘電体ＳＲＡＭセルには、強誘電体キャパシタの特性に応じた時定数で遅れてＳＲＡＭセル駆動電圧ＰＷＲが供給されるとした。しかし、ＳＲＡＭセル駆動電圧ＰＷＲの供給を遅らせる代わりに、以下に説明する実施の形態２〜４の構成によっても、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することが可能である。
【００５３】
（実施の形態２）
まず、実施の形態２について説明する前に、強誘電体ＳＲＡＭセルに電源が投入された時に強誘電体キャパシタの蓄積データがどのようにして再現されるか、ということについて説明する。強誘電体ＳＲＡＭセルの構成は図３に示すとおりである。したがって、ここでは図３で付した符号を用いて説明する。なお、電源投入と同時にＳＲＡＭセル駆動電圧ＰＷＲが供給されるものとする。図１５に強誘電体キャパシタのヒステリシス曲線および動作点を示す。また、図１６に電源投入時のＳＲＡＭセル駆動電圧ＰＷＲおよびストレージ・ノードＳ１，Ｓ２の電位変化のシミュレーション結果を示す。
【００５４】
図１５に示すように、電源投入前の状態において、一対の強誘電体キャパシタ４７，４８には、前回の電源遮断時のストレージ・ノードＳ１，Ｓ２の電位（ハイまたはロー）に対応して、向きの異なる残留電荷が蓄えられている。図１６に示すように、電源投入時の初期においては各ストレージ・ノードＳ１，Ｓ２の電位はゼロである。そして、ＳＲＡＭセル駆動電圧ＰＷＲが上昇していくと、ｐチャネルトランジスタ４１，４２がオン状態となり、電流が流れ始める。それによって、ストレージ・ノードＳ１，Ｓ２の電位が上昇していくが、強誘電体キャパシタ４７，４８の残留電荷の向きによりストレージ・ノードＳ１の電位とストレージ・ノードＳ２の電位は徐々に異なっていく。
【００５５】
たとえば、前回の電源遮断時にストレージ・ノードＳ１の電位がハイであり、ストレージ・ノードＳ２の電位がローであったとする。この場合、電源を再投入すると、ストレージ・ノードＳ１に接続された強誘電体キャパシタ４７にかかる電位は同じ向きなので、この強誘電体キャパシタ４７の等価容量は、ストレージ・ノードＳ２に接続されたもう一方の強誘電体キャパシタ４８よりも小さくなる。したがって、ストレージ・ノードＳ１の電位はストレージ・ノードＳ２の電位よりも速く上昇する。
【００５６】
そして、ストレージ・ノードＳ１の電位がストレージ・ノードＳ２の電位よりも先に、ｎチャネルトランジスタが導通する電位に達するので、ストレージ・ノードＳ２に接続されたｎチャネルトランジスタ４４がオン状態となる。それによって、ストレージ・ノードＳ２の電位はゼロに引き下げられ、一方、ストレージ・ノードＳ１の電位はＳＲＡＭセル駆動電圧ＰＷＲとなる。つまり、ストレージ・ノードＳ１，Ｓ２の電位が確定し、強誘電体キャパシタ４７，４８に蓄積されていたデータが再現されたことになる。
【００５７】
しかし、ｐチャネルトランジスタ４１，４２のしきい値にばらつきがあると、ストレージ・ノードＳ１，Ｓ２の電位の上昇パターンが反対となり、強誘電体キャパシタ４７，４８に蓄積されたデータが正確に再現されなくなってしまう。これを防ぐため、実施の形態２にかかる強誘電体ＳＲＡＭセルでは、従来ｎチャネルトランジスタ４３，４４の１．５〜２倍の大きさであったｐチャネルトランジスタ４１，４２のサイズを変更し、ｎチャネルトランジスタ４３，４４のサイズと同じか、それよりも小さくする。このようなサイズ比を有する強誘電体ＳＲＡＭセルは、従来のＳＲＡＭプロセスにより容易に製造される。
【００５８】
図１７に、ｎチャネルトランジスタ４３，４４に対するｐチャネルトランジスタ４１，４２のサイズ比が１であるものと、１．５であるものについて、ｐチャネルトランジスタ４１，４２のしきい値のばらつきΔＶｔｈを変えて、電位がハイに確定されるべき側のストレージ・ノードの電源投入時の電位変化をシミュレーションした結果を示す。図１７より明らかなように、サイズ比が１の場合、ストレージ・ノードの電位は、ΔＶｔｈ＝１０ｍＶ（曲線ａ）ではハイとなるが、ΔＶｔｈ＝１２ｍＶ（曲線ｂ）ではローとなっている。したがって、ｐチャネルトランジスタ４１，４２のしきい値が１０ｍＶ程度ばらついていても、強誘電体キャパシタ４７，４８に蓄積されたデータが正確に再現されることがわかる。
【００５９】
それに対して、サイズ比が１．５の場合には、ΔＶｔｈ＝８ｍＶ（曲線ｄ）ですでにストレージ・ノードの電位はローとなってしまい、データの再現が正確におこなわれていない。このシミュレーション結果より、実施の形態２によれば、ｐチャネルトランジスタ４１，４２のしきい値のばらつきのマージンが大きくなることがわかる。サイズ比が１よりも小さくなれば、ｐチャネルトランジスタ４１，４２のしきい値のばらつきのマージンがより大きくなることは容易に理解される。
【００６０】
このように実施の形態２によれば、ｐチャネルトランジスタ４１，４２がｎチャネルトランジスタ４３，４４と同じサイズか、それよりも小さいため、電源投入時にストレージ・ノードＳ１，Ｓ２の電位が上昇するのにより時間がかかり、強誘電体キャパシタ４７，４８が充分応答するようになる。それによって、ストレージ・ノードＳ１，Ｓ２の電位差が大きくなり、ｐチャネルトランジスタ４１，４２のしきい値にばらつきがあっても、安定して読み出し動作がおこなえるようになる。したがって、強誘電体キャパシタ４７，４８の蓄積データが正確に再現される。
【００６１】
（実施の形態３）
図１８は、実施の形態３にかかる強誘電体ＳＲＡＭセルの構成を示す回路図である。図１８に示すように、実施の形態３にかかる強誘電体ＳＲＡＭセルは、図３に示す強誘電体ＳＲＡＭセルにおいてｐチャネルトランジスタ４１，４２の代わりにそれぞれ抵抗素子２４１，２４２を用いたものである。抵抗素子２４１，２４２はＳＲＡＭセル部電源線５１とストレージ・ノードＳ１，Ｓ２との間にそれぞれ接続されている。抵抗素子２４１，２４２の抵抗値は、特に限定しないが、たとえば１０ｋΩ程度である。その他の構成は図３に示す構成と同じであるので、図３と同じ構成については図３と同じ符号を付して説明を省略する。実施の形態３にかかる強誘電体ＳＲＡＭセルは、従来のＳＲＡＭプロセスにより容易に製造される。
【００６２】
抵抗素子２４１，２４２の抵抗値のばらつきの影響について説明する。ｎチャネルトランジスタ４３，４４のオフ抵抗値を２００ｋΩと見積もり、抵抗素子２４１，２４２の抵抗値の設定値を１０ｋΩとするが、一方の抵抗素子２４２の抵抗値がばらついて８ｋΩであったと仮定する。ｎチャネルトランジスタ４３，４４のしきい値を０．５Ｖとすると、いずれかのｎチャネルトランジスタがオンするときのストレージ・ノードＳ１，Ｓ２の電位差はつぎの計算式よりおおよそ５ｍＶとなる。
【００６３】
０．５Ｖ×１０ｋΩ／２００ｋΩ−０．５Ｖ×８ｋΩ／２００ｋΩ
＝０．５Ｖ×２ｋΩ／２００ｋΩ
＝５ｍＶ
【００６４】
つまり、抵抗素子２４１，２４２の抵抗値のばらつきが２０％あっても、ｎチャネルトランジスタがオンするときのストレージ・ノードＳ１，Ｓ２の電位のばらつきは５ｍＶ程度にしかならず、強誘電体キャパシタ４７，４８からのデータの読み出しは正常におこなわれる。
【００６５】
図１９に、電位がハイに確定されるべき側のストレージ・ノードに接続された抵抗素子の抵抗値Ｒ（設定値：１０ｋΩ）を変えて、電位がハイに確定されるべき側のストレージ・ノードの電源投入時の電位変化をシミュレーションした結果を示す。図１９より明らかなように、電源投入の初期においては、ストレージ・ノードＳ１，Ｓ２の電位はＳＲＡＭセル駆動電圧ＰＷＲの上昇とほぼ同じように上昇する。そして、抵抗値Ｒが１０ｋΩ（曲線ｅ）、９ｋΩ（曲線ｆ）および８ｋΩ（曲線ｇ）の場合にはストレージ・ノードの電位はハイとなる。それに対して、抵抗値Ｒが７ｋΩ（曲線ｈ）、６ｋΩ（曲線ｉ）および５ｋΩ（曲線ｊ）ではローとなっている。このシミュレーション結果からも、抵抗素子２４１，２４２の抵抗値が２０％程度ばらついていても、強誘電体キャパシタ４７，４８に蓄積されたデータが正確に再現されることがわかる。
【００６６】
このように実施の形態３によれば、強誘電体ＳＲＡＭセルを構成する一対のインバータが抵抗素子２４１，２４２とｎチャネルトランジスタ４３，４４で構成されているため、一方の抵抗素子２４１の抵抗値が他方の抵抗素子２４２の抵抗値に対して２０％程度異なっていても、電源投入時にストレージ・ノードＳ１，Ｓ２の電位変化に及ぼす影響は小さいので、安定して読み出し動作がおこなえるようになる。したがって、強誘電体キャパシタ４７，４８の蓄積データが正確に再現される。
【００６７】
（実施の形態４）
図２０は、実施の形態４にかかる強誘電体ＳＲＡＭセルのデータ再現方法における各制御信号およびストレージ・ノードＳ１，Ｓ２の電位の変化を示す波形図である。強誘電体ＳＲＡＭセルの構成は図３または図１８に示す構成と同じである。図２０に示すように、電源投入時に、ビット信号線５２，５３をハイレベルにプリチャージした後、ワード線制御信号ＷＬを短時間だけハイレベルとしてスイッチとなるアクセス・トランジスタ４５，４６を短時間（数ナノ秒）だけオンさせ、そこからＳＲＡＭセル駆動電圧ＰＷＲを上昇させる。
【００６８】
このようにすると、ストレージ・ノードＳ１，Ｓ２に電荷が注入されるので、ストレージ・ノードＳ１，Ｓ２の電位が少し上昇した状態でＳＲＡＭセル駆動電圧ＰＷＲが上昇することになる。それによって、図２１に強誘電体キャパシタのヒステリシス曲線および動作点を示すように、図１５と比較して、強誘電体キャパシタ４７，４８の等価容量（動作点における傾き）の差が大きくなる方向に、強誘電体キャパシタ４７，４８の動作点が変更される。したがって、実施の形態４によれば、ストレージ・ノードＳ１，Ｓ２間の電位差が大きくなり、安定して読み出し動作がおこなえるようになり、強誘電体キャパシタ４７，４８の蓄積データが正確に再現される。
【００６９】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、電源供給回路や電源電圧検出回路は図４または図５に示す構成に限らない。また、実施の形態中で挙げたクロックや抵抗値や容量値などは一例であり、本発明はこれらに限定されない。また、実施の形態２または３にかかる強誘電体ＳＲＡＭセルはプログラマブル論理デバイスに限らず、ＩＣカードやメモリカードなどの不揮発性メモリとしても使用可能である。また、実施の形態４にかかる強誘電体ＳＲＡＭセルのデータ再現方法は、プログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルに限らず、ＩＣカードやメモリカードなどの不揮発性メモリとして使用される強誘電体ＳＲＡＭセルにも適用可能である。
【００７０】
【発明の効果】
本発明によれば、強誘電体ＳＲＡＭセルを用いたプログラマブル論理デバイスにおいて、電源の投入時に、外部から供給された電源電圧が、強誘電体キャパシタの特性に応じた時定数で遅れたＳＲＡＭセル駆動電圧としてコンフィギュレーション・メモリに供給されるため、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる。
【００７１】
また、本発明によれば、外部から供給された電源電圧の降下が検出されると、強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧がフルに印加された後に電源が遮断されるため、強誘電体ＳＲＡＭセルの蓄積データの短期的および長期的な信頼性をより高めることができる。
【００７２】
また、本発明によれば、コンフィギュレーション情報の書き込み前であれば、論理ブロックの出力が強制的にディスエーブルされ、書き込み後であれば、論理ブロックの出力はイネーブルされるため、一旦コンフィギュレーション情報が書き込まれてしまえば、電源投入後の論理動作を迅速に開始することができる。
【００７３】
また、本発明によれば、強誘電体ＳＲＡＭセルにおいて、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるプログラマブル論理デバイスの要部の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成するコンフィギュレーション・メモリの一例を示すブロック図である。
【図３】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルの一例を示す回路図である。
【図４】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する電源供給回路の一例を示す回路図である。
【図５】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する電源電圧検出回路の一例を示す回路図である。
【図６】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成するルック・アップ・テーブルの一例を示す図である。
【図７】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成するプログラマブル配線について説明するための模式図である。
【図８】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成するプログラマブル配線の構成を説明するための図である。
【図９】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルの基本動作時の各制御信号の状態を示す図表である。
【図１０】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルの電源立ち上げ時の制御シーケンスの一例を示す図である。
【図１１】本発明の実施の形態１にかかるプログラマブル論理デバイスを構成する強誘電体ＳＲＡＭセルの電源立ち上げ前の各制御信号の状態を示す図表である。
【図１２】本発明の実施の形態１にかかるプログラマブル論理デバイスの電源遮断時の制御シーケンスの一例を示す図である。
【図１３】本発明の実施の形態１にかかるプログラマブル論理デバイスの電源遮断時の各制御信号の状態を示す図表である。
【図１４】一般的なプログラマブル配線の構成を説明するための図である。
【図１５】電源投入と同時に強誘電体ＳＲＡＭセルに駆動電圧を供給した場合の強誘電体キャパシタのヒステリシス曲線および動作点を示す図である。
【図１６】電源投入と同時に強誘電体ＳＲＡＭセルに駆動電圧を供給した場合のＳＲＡＭセル駆動電圧ＰＷＲおよびストレージ・ノードＳ１，Ｓ２の電位変化のシミュレーション結果を示す図である。
【図１７】本発明の実施の形態２にかかる強誘電体ＳＲＡＭセル（サイズ比１）と一般的な強誘電体ＳＲＡＭセル（サイズ比１．５）とについて、ｐチャネルトランジスタのしきい値のばらつきと、電位がハイに確定されるべき側のストレージ・ノードの電源投入時の電位変化との関係をシミュレーションした結果を示す図である。
【図１８】本発明の実施の形態３にかかる強誘電体ＳＲＡＭセルの構成を示す回路図である。
【図１９】本発明の実施の形態３にかかる強誘電体ＳＲＡＭセルにおいて、電位がハイに確定されるべき側のストレージ・ノードに接続された抵抗素子の抵抗値と、そのストレージ・ノードの電源投入時の電位変化との関係をシミュレーションした結果を示す図である。
【図２０】本発明の実施の形態４にかかる強誘電体ＳＲＡＭセルのデータ再現方法における各制御信号およびストレージ・ノードＳ１，Ｓ２の電位の変化を示す波形図である。
【図２１】本発明の実施の形態４にかかる強誘電体ＳＲＡＭセルのデータ再現方法における電源投入時の強誘電体キャパシタのヒステリシス曲線および動作点を示す図である。
【符号の説明】
ＰＷＲ ＳＲＡＭセル駆動電圧
Ｓ１，Ｓ２ 出力ノード（ストレージ・ノード）
Ｖｄｄ 電源電圧
２１ 電源供給回路、電源電圧検出回路（電源電圧検出・供給回路）
２２ 強誘電体ＳＲＡＭセル制御回路
２６ 平滑容量
４１，４２ ｐチャネルトランジスタ
４３，４４ ｎチャネルトランジスタ
４５，４６ スイッチ（アクセス・トランジスタ）
４７，４８ 強誘電体キャパシタ
５１ 電源線（ＳＲＡＭセル部電源線）
５２，５３ ビット信号線
６１ オペアンプ
６３ キャパシタ
６４，２４１，２４２ 抵抗素子
Claims (6)
- ＳＲＡＭ型メモリ・セルに強誘電体キャパシタが接続され、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持するメモリ・セルを有し、前記ＳＲＡＭ型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスであって、
電源の投入時に、外部から供給された電源電圧を、前記強誘電体キャパシタの特性に応じた時定数で遅らせて前記ＳＲＡＭ型メモリ・セルに供給する電源供給回路を具備し、
前記電源供給回路は、外部から供給された電源電圧を入力とし、前記強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧を出力するオペアンプと、前記オペアンプの入力側に接続された抵抗素子およびキャパシタよりなるＣＲ回路とから構成されていることを特徴とするプログラマブル論理デバイス。 - ＳＲＡＭ型メモリ・セルに強誘電体キャパシタが接続され、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持するメモリ・セルを有し、前記ＳＲＡＭ型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスであって、
電源の遮断時に、前記ＳＲＡＭ型メモリ・セルに供給されているＳＲＡＭセル駆動電圧が降下する前に、外部から供給された電源電圧の降下を検出する電源電圧検出回路と、
外部から供給された電源電圧の降下を検出した後に、前記強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧をフルに印加する強誘電体ＳＲＡＭセル制御回路と、
を具備することを特徴とするプログラマブル論理デバイス。 - ＳＲＡＭ型メモリ・セルに強誘電体キャパシタが接続され、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持するメモリ・セルを有し、前記ＳＲＡＭ型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスであって、
強誘電体キャパシタを有し、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持可能で、論理状態を決めるデータを書き込み済みであるか否かの情報を保持するメモリと、
前記メモリに保持された情報に基づいて、論理状態を決める前記データが書き込み前である場合には当該プログラマブル論理デバイスにおける論理ブロックの出力が強制的にディスエーブルされ、書き込み済みである場合には前記論理ブロックの出力がイネーブルされるプログラマブル配線と、
を具備することを特徴とするプログラマブル論理デバイス。 - ＳＲＡＭ型メモリ・セルに強誘電体キャパシタが接続され、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持するメモリ・セルを有し、前記ＳＲＡＭ型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスであって、
電源の投入時に、外部から供給された電源電圧を、前記強誘電体キャパシタの特性に応じた時定数で遅らせて前記ＳＲＡＭ型メモリ・セルに供給する電源供給回路と、
電源の遮断時に、前記ＳＲＡＭ型メモリ・セルに供給されているＳＲＡＭセル駆動電圧が降下する前に、外部から供給された電源電圧の降下を検出する電源電圧検出回路と、
外部から供給された電源電圧の降下を検出した後に、前記強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧をフルに印加する強誘電体ＳＲＡＭセル制御回路と、
強誘電体キャパシタを有し、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持可能で、論理状態を決めるデータを書き込み済みであるか否かの情報を保持するメモリと、
前記メモリに保持された情報に基づいて、論理状態を決める前記データが書き込み前である場合には当該プログラマブル論理デバイスにおける論理ブロックの出力が強制的にディスエーブルされ、書き込み済みである場合には前記論理ブロックの出力がイネーブルされるプログラマブル配線と、
を具備することを特徴とするプログラマブル論理デバイス。 - 前記電源供給回路は、外部から供給された電源電圧を入力とし、前記強誘電体ＳＲＡＭセルにＳＲＡＭセル駆動電圧を出力するオペアンプと、前記オペアンプの入力側に接続された抵抗素子およびキャパシタよりなるＣＲ回路とから構成されていることを特徴とする請求項４に記載のプログラマブル論理デバイス。
- 外部から供給される電源電圧の供給経路として、前記ＳＲＡＭ型メモリ・セルにＳＲＡＭセル駆動電圧を供給するための経路、および前記電源電圧検出回路にて電源電圧の降下を検出するための経路の２経路があり、ＳＲＡＭセル駆動電圧を供給する側の経路にのみ平滑容量が接続されていることを特徴とする請求項２または４に記載のプログラマブル論理デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002026177A JP3887241B2 (ja) | 2001-12-28 | 2002-02-01 | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-399390 | 2001-12-28 | ||
| JP2001399390 | 2001-12-28 | ||
| JP2002026177A JP3887241B2 (ja) | 2001-12-28 | 2002-02-01 | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003258626A JP2003258626A (ja) | 2003-09-12 |
| JP3887241B2 true JP3887241B2 (ja) | 2007-02-28 |
Family
ID=28677365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002026177A Expired - Fee Related JP3887241B2 (ja) | 2001-12-28 | 2002-02-01 | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3887241B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4593346B2 (ja) * | 2005-04-20 | 2010-12-08 | 博幸 荻野 | 汎用論理モジュール及びそれを有する回路 |
| JP2009212736A (ja) * | 2008-03-04 | 2009-09-17 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
| KR20150029015A (ko) * | 2012-07-06 | 2015-03-17 | 래디언트 테크놀러지즈, 인코포레이티드 | 전력 중단의 기간에 걸쳐 로직 기능들을 구현하는 내장형 비휘발성 메모리 회로 |
| JP2019194931A (ja) * | 2018-05-01 | 2019-11-07 | ローム株式会社 | 半導体記憶装置 |
-
2002
- 2002-02-01 JP JP2002026177A patent/JP3887241B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003258626A (ja) | 2003-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3916837B2 (ja) | 強誘電体メモリ | |
| JP3913377B2 (ja) | 半導体記憶装置 | |
| JP3599300B2 (ja) | 半導体記憶装置 | |
| US8472236B2 (en) | Differential plate line screen test for ferroelectric latch circuits | |
| US6198670B1 (en) | Bias generator for a four transistor load less memory cell | |
| JP4392976B2 (ja) | 強誘電体キャパシタの分極状態変化に応じて可変する基準電圧を発生する基準回路を有する強誘電体ランダムアクセスメモリ装置。 | |
| JPH11273360A (ja) | 強誘電体記憶装置 | |
| US6510071B2 (en) | Ferroelectric memory having memory cell array accessibility safeguards | |
| KR20040082309A (ko) | 정보 처리 장치 및 반도체 메모리 | |
| JP2001351373A (ja) | 半導体記憶装置およびそれを用いた半導体集積装置 | |
| JPH10106272A (ja) | 半導体記憶装置 | |
| KR100351935B1 (ko) | 강유전체 랜덤 액세스 메모리 장치 및 그것의 읽기/쓰기동작을 제어하는 방법 | |
| JP2001338499A (ja) | 強誘電体型記憶装置およびそのテスト方法 | |
| US7266027B2 (en) | Integrated semiconduct memory with test circuit | |
| US7692948B2 (en) | Semiconductor memory device | |
| US6161204A (en) | Method and apparatus for testing SRAM memory cells | |
| JP3887241B2 (ja) | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 | |
| KR100665844B1 (ko) | 강유전체 메모리 장치 및 그의 구동방법 | |
| JP3530402B2 (ja) | 半導体集積回路装置 | |
| KR100702840B1 (ko) | 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법 | |
| KR100373854B1 (ko) | 강유전체 커패시터의 분극 상태 변화에 따라 가변되는기준 전압을 발생하는 기준 회로를 갖는 강유전체 랜덤액세스 메모리 장치 | |
| US7542325B2 (en) | Ferroelectric memory | |
| KR20050080224A (ko) | 강유전체 메모리에서 기준전압 발생장치 및 그에 따른구동방법 | |
| JPH09231795A (ja) | 半導体記憶装置及びそのテスト方法 | |
| JPS61141057A (ja) | メモリのバツクアツプ・チエツク装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060818 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061027 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131201 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |