KR20150029015A - 전력 중단의 기간에 걸쳐 로직 기능들을 구현하는 내장형 비휘발성 메모리 회로 - Google Patents

전력 중단의 기간에 걸쳐 로직 기능들을 구현하는 내장형 비휘발성 메모리 회로 Download PDF

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래디언트 테크놀러지즈, 인코포레이티드
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Abstract

AML(자율적 강유전체 메모리 래치)를 갖는 회로가 개시된다. AML 입력, AML 출력, 제1 AML 전력 접촉, 제2 AML 전력 접촉 및 AML 상태에 의해 특성화되는 AML, 및 AML 입력 또는 AML 출력 중 하나와 직렬인 제1 스위치를 포함한다. 스위치는 전력이 제1 AML 전력 접촉과 제2 AML 전력 접촉 사이에 제공될 때, AML의 상태가 변경되는 것을 방지하도록 위치된다. 본 발명의 하나의 양태에서, 회로는 AML 입력 또는 AML 출력 중 다른 하나와 직렬인 제2 스위치 및 AML 입력 또는 AML 출력과 직렬인 래치를 포함할 수 있다. 래치는 직접적 경로가 AML 출력과 AML 입력 사이에 다시 존재하지 않도록 위치된다.

Description

전력 중단의 기간에 걸쳐 로직 기능들을 구현하는 내장형 비휘발성 메모리 회로{EMBEDDED NON-VOLATILE MEMORY CIRCUIT FOR IMPLEMENTING LOGIC FUNCTIONS ACROSS PERIODS OF POWER DISRUPTION}
본 출원은 전력 중단의 기간에 걸쳐 로직 기능들을 구현하는 내장형 비휘발성 메모리 회로에 관한 것이다.
본 출원은 2010년 6월 9일자로 출원된 미국 특허 출원 제 12/797,539호의 일부 계속 출원 및 2011년 9월 1일자로 출원된 미국 특허 출원 제 13/223,815호의 일부 계속 출원이고, 2009년 6월 8일자로 출원된 미국 특허 출원 제 12/480,645호, 현재 미국 특허 제 7,990,794호의 우선권을 주장했던 제 PCT/US 10/38433호의 우선권을 주장한다.
전력 중단에 걸쳐 작동해야 하는 로직 회로들이 관련 분야에 알려져 있다. 그러한 회로들의 가장 단순한 형태는 회로를 정상적으로 작동시키는 전력이 오프되는 기간 동안 시스템의 상태를 유지하는데 배터리와 같은 일부 형태의 에너지 스토리지를 활용한다. 그러한 시스템들은 저장될 수 있는 전력의 양에 의해 제한된다. 일부 회로는 연장된 기간 동안 회로의 상태를 유지하는 저전력 모드로 진입함으로써 외부 전력이 요구되지 않는 기간을 연장시킨다.
제2 부류의 회로들은 전력 중단의 경우에 파워 다운하기 이전에 비휘발성 메모리에 시스템의 상태를 저장한다. 전력이 복구될 때, 시스템 상태가 비휘발성 메모리로부터 “리로딩되고” 시스템 작동이 계속된다. 이러한 타입의 시스템은 통상적으로 별도의 저장/복구 모드를 필요로 한다. 하나의 부류의 시스템들에서, 상태를 저장하는 비휘발성 메모리는 상태가 저장되고 있는 회로와 상이한 로직 레벨들 또는 주파수들로 작동한다. 예를 들어, 비휘발성 메모리는 섀도우 RAM으로서 작동하는 EEPROM일 수 있다. 정보를 비휘발성 메모리로 저장하는데 필요한 전압들 및 사이클 시간들은 로직 회로들에 의해 사용되는 전압들 및 사이클 시간들과 실질적으로 상이하고, 따라서, 비휘발성 메모리는 시스템의 상태가 비휘발성 메모리에 항상 저장되도록 시스템의 상태를 실시간으로 추적할 수 없다. 게다가, 저장 사이클은 시스템에 복잡성 및 비용을 부가하는 별도의 시스템 모드가 필요하다.
제2 부류의 비휘발성 메모리는 강유전체 메모리 디바이스들에 기반한다. 이러한 디바이스들은 다른 회로와 동일한 로직 레벨들로 작동하고, 로직 회로의 로직 레벨들과 비슷한 시기에 판독되고 기록될 수 있다. 그러나, 이러한 비휘발성 메모리 디바이스들은 동기식으로 판독되고 기록되어야 하고, 따라서, 시스템의 상태를 저장하고 복구하는 그러한 비휘발성 메모리 디바이스들을 사용하는 것은 여전히 별도의 저장/복구 절차를 통상적으로 수반한다. 게다가, 이러한 메모리들이 연관된 회로의 정상 로직 레벨들 내에 있는 전압들에 의해 기록될 수 있으므로, 파워 다운 또는 파워 업 동안과 같은 전력 불안정의 기간 동안 거기에 저장되는 데이터의 변화를 방지하는 것은 상당한 어려움을 갖는다.
본 발명의 목적은 전력 중단의 기간에 걸쳐 로직 기능들을 구현하는 내장형 비휘발성 메모리 회로를 제공하는 것이다.
본 발명은 AML 입력, AML 출력, 제1 AML 전력 접촉, 제2 AML 전력 접촉 및 AML 상태에 의해 특성화되는 AML, 및 AML 입력 또는 AML 출력과 직렬인 제1 스위치를 갖는 회로를 포함한다. 본 발명은 또한 전력 중단들에 걸쳐 회로의 상태를 보존하도록 회로를 작동시키는 방법을 포함한다. 스위치는 전력이 제1 AML 전력 접촉과 제2 AML 전력 접촉 사이에 제공될 때, AML의 상태가 변경되는 것을 방지하도록 위치된다. 본 발명의 하나의 양태에서, 회로는 AML 입력 또는 AML 출력 중 다른 하나와 직렬인 제2 스위치 및 AML 입력 또는 AML 출력과 직렬인 래치를 포함할 수 있다. 래치는 직접적 경로가 AML 출력과 AML 입력 사이에 존재하지 않도록 위치된다.
회로는 래치에 의해 AML 입력에 결합되는 회로 요소 출력을 생성하도록 AML 출력 상에서 작동을 수행하는 회로 요소를 포함할 수 있다.
본 발명의 하나의 양태에서, 회로는 전력이 제1 및 제2 AML 전력 접촉들로부터 제거되기 이전에 제1 및 제2 스위치들을 개방하는 스위치 제어기를 포함할 수도 있다. 제1 및 제2 스위치들의 개방 및 페쇄 타이밍은 제1 및 제2 스위치들 중 다른 하나가 페쇄되기 이전에 회로가 미리 정해진 상태가 되는 것을 가능하게 하도록 조정된다.
도 1a는 자율적 메모리 회로의 개략도이다.
도 1b는 자율적 메모리 회로(20)가 업 및 다운 상태에서 강유전체 커패시터(21)로 파워 업되는 시간의 함수로서 도 1a에 도시된 파워 레일 및 노드(26)에서의 전위를 도시한다.
도 2는 자율적 메모리 회로의 다른 실시예의 개략도이다.
도 3은 피드백 경로를 활용하는 비휘발성 래치의 블록도이다.
도 4는 FET들(전계 효과 트랜지스터들)을 활용하는 비휘발성 래치의 일 실시예의 개략도이다.
도 5는 입력에서 인버터 버퍼를 갖는 자율적 메모리 래치를 도시한다.
도 6a 및 도 6b는 로직 경로로의 본 발명에 따른 AML의 삽입을 도시한다.
도 6c는 본 발명의 일 실시예에 따른 비휘발성 마스터/슬레이브 플립 플롭을 도시한다.
도 7a는 직렬 체인으로서 연결되는 N개의 단일 비트 카운터들로 구성되는 2진 카운터를 도시한다.
도 7b는 정전에 걸쳐 카운터의 상태를 보존하기 위해 AML를 갖지 않는 단일 비트 카운터를 도시한다.
도 7c는 정전에 걸쳐 카운터의 상태를 보존하는 AML을 포함하는 단일 비트 카운터의 일 실시예를 도시한다.
도 7d는 AML이 로직 회로와 휘발성 래치 사이에 위치되는 순환 로직 회로를 도시한다.
도 8은 본 발명에 따른 시프트 레지스터의 일 실시예를 도시한다.
도 9는 전력이 하나 이상의 AML을 포함하는 회로로 관리되는 방식을 도시한다.
도 10은 AML이 회로의 작동 동안 노드의 상태를 저장하는데 사용되고 그 다음 얼마 후에 노드의 상태를 복구하는데 사용되는 회로를 도시한다.
본 발명이 본 발명의 이점들을 제공하는 방식은 미국 특허 제 7,990,749호(참조로 본원에 포함됨)에 기재된 신규의 강유전체 래치 설계를 참조하여 보다 용이하게 이해될 수 있다. 이러한 논의를 위해, AML은 자율적 메모리 회로 및 피드백 루프를 갖는 래치인 것으로 정의될 것이며, 자율적 메모리 회로는 강유전체 커패시터, 전도성 부하, 및 출력 노드를 제1 파워 레일에 연결시키는 전류 작동 제어 입력을 갖는 스위치를 포함하며, 전도성 부하가 제2 파워 레일을 출력 노드에 연결시키며, 강유전체 커패시터가 스위치 제어 입력과 출력 노드 사이에 연결된다.
자율적 메모리 회로의 개략도인 도 1a를 우선 참조한다. 자율적 메모리 회로(20)는 강유전체 커패시터(21) 및 전류 작동 제어 입력(25)을 갖는 스위치(23)를 포함한다. 전도성 부하(22)는 파워 레일과 스위치(23) 사이에 연결된다.
강유전체 커패시터(21)는 강유전체 커패시터(21)에 걸쳐 전압을 인가함으로써 스위칭될 수 있는 잔류 분극을 갖는다. 즉, 커패시터에 걸친 전압의 부재에서, 커패시터의 유전체는 전기적으로 분극된다. 이러한 논의를 위해, 유전체는 유전체가 업 또는 다운 분극되는 것에 상응하는 2개의 상태를 갖는다. 전압이 강유전체 커패시터에 걸쳐 인가되면, 전계가 강유전체 커패시터에서 생성된다. 필드 방향이 잔류 분극의 필드 방향과 동일하면, 작은 전류가 강유전체 커패시터의 2개의 판을 연결시키는 회로에 흐른다. 다른 한편으로, 인가된 전계가 잔류 분극의 방향에 반대 방향으로 있으면, 잔류 분극은 새로운 필드 방향에 따라 방향을 바꿀 것이고, 큰 전류가 외부 회로에 흐를 것이다. 흐르는 전류 및 전압의 크기는 강유전체 커패시터의 조성물, 면적 및 두께를 조정함으로써 설정될 수 있다.
스위치(23)는 전류가 전류 작동 제어 입력(25)으로 들어갈 때, 높은 임피던스 상태에서 낮은 임피던스 상태로 변한다. 자율적 메모리 회로(20)에서, 스위치(23)에 입력 라인의 전위가 스위치의 상태와 관계 없이 접지로 또는 접지 가까이 유지되는 것으로 가정된다. 하기의 논의를 간략화하기 위해, 양의 레일 전위인, V가 강유전체 커패시터(21)의 판들에 걸쳐 인가될 때, 파워 레일이 양이고 “업”잔류 분극 상태가 설정된다고 가정될 것이다. 그러나, 입력이 전력에 언급되고 출력이 접지에 언급되는 다른 실시예들이 활용될 수 있다.
우선, 강유전체 커패시터(21)가 업 상태로 분극되는 것을 가정한다. 전력이 턴 온될 때, 스위치(23)가 초기에 오프 상태이므로; 노드(26)의 전위는 V까지 증가할 것이다. 따라서, 강유전체 커패시터(21)에 인가되는 필드는 또한 업 방향으로 있을 것이고, 강유전체 커패시터(21)는 상태들을 플립핑(flipping)하지 않을 것이다. 따라서, 거의 전류가 스위치(23)의 입력으로 흐르지 않을 것이고, 스위치(23)가 오프로 유지될 것이고, 자율적 메모리 회로(20)의 출력이 신속하게 V의 전위에 이를 것이다.
다음에, 강유전체 커패시터(21)가 다운 상태로 분극되는 것을 가정한다. 전력이 턴 온될 때, 강유전체 커패시터(21)에 걸쳐 인가된 전계는 강유전체 커패시터(21)의 잔류 분극의 전계에 반대일 것이고, 강유전체 커패시터(21)는 인가된 전계와 일치하도록 상태들을 플립핑할 것이다. 이러한 경우에, 휠씬 더 큰 전류가 스위치(23)의 제어 입력으로 흐를 것이고, 스위치(23)는 전도 상태로 들어갈 것이다. 노드(26)는 V 미만인 중간 상태로 상승할 것이다. 특정 전위는 스위치의 세부 사항들에 의존할 것이다. 이러한 중간 상태는 강유전체 커패시터(21)가 그것의 업 상태로 스위칭하는 것을 완료할 때까지 유지될 것이다. 그러한 시점에서 강유전체 커패시터(21) 외로 흐르는 전하가 더 이상 없을 것이고, 스위치(23)는 다시 비전도 상태가 될 것이다. 따라서, 노드(26) 상의 전위는 다시 V까지 증가할 것이다.
따라서, 전력이 턴 온된 후, 자율적 메모리 회로(20)는 강유전체 커패시터(21)가 상태들을 스위칭하는데 필요한 기간 동안 강유전체 커패시터(21)의 분극의 상태에 따르는 일시적 출력을 가질 것이다. 전력이 턴 온되고 스위칭하지 않을 때 강유전체 커패시터(21)가 업이면, 출력은 거의 즉시 높아질 것이다. 전력이 턴 온되고 스위칭하지 않을 때 강유전체 커패시터(21)가 다운이면, 출력은 일시적 기간 동안 전압(Vs)에 의해 특징되는 중간 상태에 이를 것이고 그 다음 높아질 것이다. 그러한 일시적 기간 후에, 출력은 항상 높을 것이고, 강유전체 커패시터(21)는 업 분극 상태로 있을 것이다.
자율적 메모리 회로(20)가 업 및 다운 상태에서 강유전체 커패시터(21)에 의해 파워 업되는 시간의 함수로서 도 1a에 도시된 파워 레일 및 노드(26)에서의 전위를 도시하는 도 1b를 이제 참조한다. 자율적 메모리 회로(20)가 파워 업될 때 강유전체 커패시터(21) 다운 상태로 있으면, 노드(26) 상의 전위는 노드(26)에서의 전위가 강유전체 커패시터(21)가 분극 상태를 변화시키기 시작하는 값에 도달할 때까지, 파워 레일 전위와 함께 초기에 증가한다. 강유전체 커패시터(21)가 분극을 플립핑하기 시작함에 따라, 스위치(23)가 전도되는 것을 시작하게 하는 전하가 방출된다. 스위치(23)가 너무 많이 전도되기 시작하면, 노드(26) 상의 전위는 드롭핑(droping)하기 시작하고 강유전체 커패시터(21)는 스위칭하는 것을 중단한다. 스위치(23)가 충분히 전도되지 않으면, 노드(26) 상의 전위는 더 빨리 상승하여 강유전체 커패시터(21)를 더 빨리 스위칭하게 하여 더 많은 전류를 스위치(23)의 제어 입력으로 강제하여 그것의 전도성을 증가시킨다. 따라서, 회로는 느린 속도의 상승으로 특정 중간값에서의 노드(26)의 전위를 갖고 안정화된다. 이러한 방식으로, 스위치(23)의 전도성의 변화는 강유전체 커패시터(21)의 상태의 변화가 완료될 때까지, 노드(26)에서의 전압 상승을 제한한다. 이 때, 어떤 더 많은 잔류 전하도 강유전체 커패시터(21)로부터 방출되지 않을 것이고, 따라서, 스위치(23)는 다시 비전도성이 될 것이고 노드(26)는 V까지 상승할 것이다. 전위는 강유전체 커패시터(21)의 전이 동안 하기의 논의에서 “셸프(shelf) 전압”인, Vs로 지칭될 것이다. 노드(26)에서 전위의 특정 형상은 일반적으로 특정 스위치 구현에 따를 것이다.
도 1b를 다시 참조하면, 그리고 특정 점선으로 나타낸 곡선에서, 자율적 메모리 회로(20)가 업 상태에서 강유전체 커패시터(21)로 파업 업되는 시간의 함수로서, 도 1a에 도시된 파워 레일 및 노드(26)에서의 전위가 도시된다. 강유전체 커패시터(21)가 파워 업에서 스위칭 온하지 않으므로, 전류는 스위치(23)의 제어 입력으로 거의 흐르지 않고 스위치(23)는 결코 전도되지 않는다. 노드(26) 상의 전위는 파워 레일 상의 전압으로 즉시 상승한다.
자율적 메모리 회로의 다른 실시예의 개략도인 도 2를 이제 참조한다. 자율적 메모리 회로(30)는 스위치(33)가 전류 신호보다 오히려 전압 신호를 스위칭 온하고, 커패시터(34)가 전하 대 전압 변환을 제공하도록 부가되었다는 점에서 자율적 메모리 회로(20)와 상이하다. 전력이 인가될 때 강유전체 커패시터(21)가 업 상태로 있으면, 강유전체 커패시터(21)는 업 상태로 유지될 것이고 스위치(33)는 커패시터(34)가 전하를 거의 받지 못하므로, 전도성이 되지 않을 것이다.
전력이 인가될 때 강유전체 커패시터(21)가 다운 상태로 있으면, 강유전체 커패시터(21)는 전력이 증가함에 따라 그것의 분극을 플립핑하기 시작할 것이다. 분극의 변화는 방출되어 커패시터(34) 상에 저장되는 전하를 야기하여, 스위치(33)에의 입력에서 전위를 상승시킨다. 커패시터(34)가 정확하게 선택되면, 전류 작동 제어 입력(25) 상의 전위의 증가는 스위치(33)가 전도되게 하기에 충분하여, 노드(26) 상의 전위를 낮출 것이다. 노드(26)는 강유전체 커패시터(21)가 상태를 변화시키고 있는 동안은, 접지와 V 사이의 중간 전위를 유지할 것이다. 강유전체 커패시터(21)가 상태를 완전히 변화시키면, 어떤 부가 전하도 커패시터(34) 상에 저장되지 않을 것이다. 커패시터(34) 상의 전하는 그 때 스위치(33)에서의 누설 전류에 의해 정해지는 속도로 누설될 것이다. 이 때, 스위치(33)는 다시 비전도성이 될 것이고, 노드(26)는 V까지 상승할 것이다. 따라서, 자율적 메모리 회로(30)는 앞서 논의된 자율적 메모리 회로(20)와 유사한 방식으로 가동한다. 즉, 파워 업 동안, 출력 신호를 모니터링하여 파워 업 이전에 강유전체 커패시터(21)의 상태를 판단할 수 있다. 파워 업이 완료된 후에, 출력은 높아질 것이고 강유전체 커패시터(21)는 업 상태로 있을 것이다.
상술된 자율적 메모리 회로는 피드백 경로와 결합하여 비휘발성 래치를 구성할 수 있다. 그러한 피드백 경로를 활용하는 비휘발성 래치(70)의 블록도인 도 3을 이제 참조한다. 비휘발성 래치(70)에서의 피드백 회로(77)는 자율적 메모리 회로가 파워 업함에 따라, 노드(76)와 파워 레일(78) 사이의 전위의 차이를 측정한다. 부하(71)에 걸친 전위 차이가 미리 정해진 임계값보다 더 크면, 피드백 회로(77)는 스위치(73)가 전도 상태로 들어가게 하고, 노드(76)가 낮게 이르게 하고, 강유전체 커패시터(72)가 다운 상태로 설정되게 하는 라인(75) 상의 신호를 생성한다. 스위치(73)가 온된 상태로, 피드백 회로(77)에 대한 제어 입력은 회로 래치들 상에 영속적으로 유지된다. 부하(71)에 걸친 전위차가 그러한 미리 정해진 임계값 미만이면, 피드백 회로는 여전히 오프되어 있고, 스위치(73)는 여전히 오프되어 있고, 노드(76)는 높아질 것이고, 강유전체 커패시터(72)는 업 상태로 설정된다.
FET들을 활용하는 비휘발성 래치(80)의 일 실시예의 개략도인 도 4를 이제 참조한다. 피드백 트랜지스터(82)는 비휘발성 래치(80)에서 전도 부하로서의 역할을 한다. 파워 업 동안, 피드백 트랜지스터(81)의 게이트 상의 전위는 V 또는 Vs일 것이며, 여기서 Vs는 강유전체 커패시터(84)가 분극 상태들을 변화시키고 있는 시간 동안 노드(87) 상에 존재하는 감소된 전압이다. 전위가 V이면, 피드백 트랜지스터(81)는 완전히 오프로 머무르고, 따라서, 피드백 트랜지스터(81)는 높은 임피던스를 제공한다. 이러한 경우에, 피드백 트랜지스터(81)는 결코 턴 온하지 않고 트랜지스터(83)는 오프로 머무른다. 출력은 높아지고 강유전체 커패시터(84)는 업 상태에서 프로그래밍된 채 유지된다.
Vs가 노드(87)에서 생성되면, 피드백 트랜지스터(81)는 피드백 트랜지스터(81)를 턴 온하기에 충분한 드레인과 게이트 사이의 음의 전위를 받기 쉽고, 따라서, 피드백 트랜지스터(81)는 셸프 전압이 노드(87)에서 생성되면, 매우 낮은 임피던스를 제공한다. 피드백 트랜지스터(81)가 턴 온되면, 트랜지스터(83)가 턴 온되고, 노드(86)를 V까지 그리고 노드(87)를 접지까지 끌어 당기고, 따라서, 강유전체 커패시터(84)를 다시 다운 상태로 스위칭하기 위해 V의 모두를 강유전체 커패시터(84)에 인가한다. 비휘발성 래치(80)는 비휘발성 래치(80)가 피드백 트랜지스터(81)를 턴 온하기 위해 노드(87)를 접지까지 끌어 당기거나 피드백 트랜지스터(81)를 턴 오프하기 위해 노드(86)를 접지까지 끌어 당김으로써 전력이 공급되면서, 프로그래밍될 수 있다.
상술된 임계 기준은 셸프 전압인, Vs와 V 사이의 차이가 피드백 트랜지스터(81)의 임계 전압보다 더 크도록 회로를 설계함으로써 충족된다. 전하 대 전압 변환은 커패시터(85)에 의해 제공된다.
비휘발성 래치(80)가 높은 임피던스 회로들에 의해 절연되어야 한다는 점이 주목되어야 한다. 노드(86)가 높을 때 입력 신호를 제공하는 회로가 피드백 트랜지스터(81)에 낮은 임피던스를 부여하면, 노드(86)는 낮은 전압으로 드래깅(dragging) 다운될 수 있고, 따라서, 래치에 대한 상태의 변화를 야기한다. 마찬가지로 출력에 의해 구동되는 회로가 낮은 임피던스를 가지면, 노드(87)는 노드(87)에서 래치의 출력이 높은 것으로 추정될 때 낮은 전압으로 드래깅될 수 있다.
비휘발성 래치(80)가 인버터라는 점이 또한 주목되어야 한다. 입력 상의 낮은 신호는 출력 상의 높은 신호를 야기하고, 입력 상의 높은 신호는 출력 상의 낮은 신호를 야기한다. 따라서, 래치가 후술되는 바와 같이 로직 라인에 삽입되게 되면, 인버터는 래치의 입력 또는 출력 상에 존재해야 한다. 이러한 인버터는 앞서 논의된 입력 또는 출력에 대해 높은 임피던스를 제공하도록 입력 또는 출력을 버퍼링할 수도 있다.
하기의 논의를 간략화하기 위해, 인버터/버퍼가 AML의 입력 상에 포함된다고 가정될 것이지만; 인버터/버퍼는 AML의 출력 상에 있을 수도 있다. 입력 상에 인버터/버퍼(175)를 갖는 AML(174)을 도시하는 도 5를 이제 참조한다. 하기의 논의에서, 인버터와 직렬인 그러한 AML은 입력 또는 출력 상에서 이러한 가능성들 중 하나만이 기능할 것을 특정 적용이 요구하지 않는 한, 176에서 도시되는 심볼로 표시될 것이다. 그러한 경우에, 심볼은 가능한 기능성 대안만을 표시한다.
본 발명에 따른 AML은 로직의 상태가 전력 중단들에 걸쳐 보존될 수 있도록 로직에 내장될 수 있다. 로직 경로로의 본 발명에 따른 AML의 삽입을 도시하는 도 6a 및 도 6b를 이제 참조한다. 도 6a를 참조하면, 디바이스가 라인(182) 상의 입력을 수신하고 일부 출력을 생성하는 로직 회로(181)를 포함한다고 가정한다. 전력이 손실되면, 시스템의 상태는 라인(182) 상의 로직 레벨이 손실되므로, 손실된다. 이제 도 6b를 참조한다. AML(183)은 라인(182) 상의 로직값을 캡처하기 위해 라인(182)으로 삽입될 수 있다. AML이 그것이 삽입되는 라인 상의 로직 레벨을 변경하지 않으므로, AML의 존재는 AML의 출력이 단지 AML의 입력을 따르므로 로직 회로를 변경하지 않는다. 그러나, 전력이 손실될 때, AML은 전력 손실 이전에 라인(182)의 상태를 저장한다. 따라서, 전력이 복귀될 때, AML은 저장된 로직 레벨을 로직 회로(181)의 입력에 재확립한다.
앞서 주목된 바와 같이, AML은 로직 회로(181)에 의해 활용되는 동일한 로직 레벨로 기록되고 판독될 수 있다. 따라서, AML은 정전 및 회로의 파워 업 동안 AML(183)의 입력 및 출력 상의 과도 전류들로부터 보호되어야 한다. 이러한 보호는 전력이 오프되거나 불안정할 때, 즉, 파워 업 및 파워 다운 동안 라인(182)과 AML(183)을 절연시키는 스위치(184)에 의해 제공될 수 있다. 스위치는 전력이 온되고 안정할 때 스위치를 폐쇄하고 전력이 고장났다는 판단에 대응하여 스위치를 개방하는 전력 검출 회로(186)에 의해 작동된다. 전력 보호 회로는 전력이 완전히 손실되기 전에 개방 스위치 신호를 생성하기에 충분한 전력을 저장해야 한다. 스위치(184)는 바람직하게는 전력 검출 회로(186)로부터의 신호에 의해 폐쇄되는 정상 개방 스위치이다.
도 6a 및 도 6b에 대하여 논의되는 예에서, 로직 회로(181)에의 입력이 충분히 높은 임피던스를 갖고 파워 업 및 파워 다운 동안 과도 전류를 면한다는 점이 가정된다. 과도 전류들이 이러한 라인 상에 존재하면, 184로 도시된 타입의 제2 절연 스위치는 스위치(187)로 도시된 바와 같이 AML(183)과 로직 회로(181) 사이의 라인(182)으로 삽입되어야 한다.
스위치(187)가 로직 회로(181)에 문제들을 야기하지 않고 AML(183)의 절연를 제공하도록 작동될 수 있다면, 스위치(187)는 로직 회로(181)의 일부일 수 있다는 점이 주목되어야 한다. 예를 들어, 로직 회로(81)의 제1 단이 트랜스페어런스 래치 즉, 값을 캡처하기 위해 버퍼로의 입력을 가능하게 하는 스위치를 갖는 교차 결합형 버퍼이면, 스위치는 필요한 절연을 제공할 수 있다. 마찬가지로, AML이 출력 스위치를 갖는 래치, 예를 들어, 가능해진 출력을 갖는 트랜스페어런스 래치에 의해 구동되면, 래치의 출력 스위치는 스위치(184)에 의해 제공되는 필요한 절연을 제공할 수 있다.
도 6b에 도시된 구성은 “인라인” 로직으로 지칭될 것이다. 로직 회로(181)의 출력이 라인(182) 상의 로직 레벨을 변경하는 회로에서의 지점으로 다시 라우팅되면, 보다 복잡한 절연 구성이 요구된다. 출력이 입력을 변경하는 방식으로 입력에 다시 결합되는 회로는 “순환” 로직으로 지칭될 것이다.
본 발명의 일부 양태들은 NVFF(비휘발성 마스터/슬레이브 플립 플롭)로 지칭될 회로를 참조하여 보다 용이하게 이해될 수 있다. 본 발명의 일 실시예에 따른 NVFF를 도시하는 도 6c를 이제 참조한다. NVFF(172)는 제1 스위치(178)에 의해 AML(176’)에 연결되는 통상적 휘발성 래치(179)를 포함한다. 휘발성 래치(179)에의 입력은 제2 스위치(177)에 의해 NVFF 입력에 연결된다. 파워 업 및 파워 다운 동안, 스위치(177)는 파워 업 또는 파워 다운 작동 동안 AML(176’)의 콘텐츠가 과도 전류들에 의해 변경되는 것으로부터 보호하도록 개방되어야 한다.
NVFF(172)는 NVFF(172)에의 입력이 NVFF(172)의 출력에 결코 직접 연결되지 않도록 작동될 수 있다. 정상 작동 동안, 3단계를 갖는 2개의 가능한 스위칭 시퀀스가 있다. 제1 시퀀스에서, 스위치들(177 및 178)은 스위치들 둘 다가 개방된 상태로 시작한다. 다음에, 스위치(177)는 폐쇄되고 그 다음 개방된다. 다음에, 스위치(178)는 폐쇄되고 그 다음 개방된다. 제2 시퀀스에서, 스위치(177)는 폐쇄되고 스위치(178)는 개방된다. 다음에, 스위치(177)가 개방된 후에 스위치(178)가 폐쇄된다. 다음에, 스위치(178)가 개방된 후에 스위치(177)가 폐쇄된다.
휘발성 래치(179) 및 AML(176’)의 상대 위치들이 뒤바뀌어질 수 있다는 점이 또한 주목되어야 한다. 즉, 출력이 휘발성 래치(179)에 연결되는 스위치(178)에 연결되는 AML(176’)에 연결되는 스위치(177)로 구성되는 NVFF가 또한 기능할 것이다. 따라서, NVFF는 입력 및 출력 및 직렬로 연결되는 4개의 구성 요소를 갖는 회로인 것으로 정의될 것이다. 제1 구성 요소는 입력에 연결되는 스위치이다. 제2 구성 요소는 래치 또는 AML 중 하나이며, 제2 구성 요소가 제1 스위치에 연결된다. 제3 구성 요소는 제1 구성 요소의 출력을 제4 구성 요소에 연결시키는 제2 스위치이다. 제4 구성 요소는 래치 또는 AML 중 다른 하나이다. NVFF의 출력은 제4 구성 요소의 출력이다.
AML이 순환 로직 구성에서 사용되는 방식이 복수의 단일 비트 카운터 회로들로 구성되는 간단한 2진 카운터 회로를 참조하여 이제 설명될 것이다. 복수의 단일 비트 카운터들로 구성되는 2진 카운터 및 AML으로 구성된 또는 AML 없이 구성되는 단일 비트 카운터들의 실시예들을 도시하는 도 7a 내지 도 7c를 이제 참조한다. 도 7a를 참조하면, 2진 카운터는 직렬 체인으로서 연결되는 단일 비트 카운터들로 구성된다. 단일 비트 카운터(55)는 예시적인 카운터이다. 각각의 단일 비트 카운터는 입력 신호를 수신하고 2개의 출력 신호를 생성한다. 제1 출력 신호는 체인에서 다음의 단일 비트 카운터로의 입력을 제공하는 캐리 포워드(carry forward) 신호이다. 제2 출력은 아웃1, 아웃2, ... 아웃N로 도시된 비트와 연관되는 2진 카운트이다.
정전에 걸쳐 카운터의 상태를 보존하기 위해 AML를 갖지 않는 단일 비트 카운터(50)를 도시하는 도 7b를 이제 참조한다. 단일 비트 카운터(50)는 가산기(51) 및 트랜스페어런스 래치(52)를 포함한다. 트랜스페어런스 래치(52)는 가산기(51)의 출력이 가산기(51)의 상응하는 입력에 직접 피드백될 경합 조건을 방지한다. 트랜스페어런스 래치(52)는 입력 가능 스위치(57) 및 교차 결합형 버퍼를 포함한다. 입력 가능 스위치(57)는 제어 라인(57a) 상의 신호에 의해 제어된다. 트랜스페어런스 래치(52)의 출력은 출력 가능 스위치(58)를 포함한다. 경합 조건을 방지하기 위해, 스위치들(57 및 58)은 결코 동시에 폐쇄되지 않아야 한다. 스위치(57), 트랜스페어런스 래치(52) 및 스위치(58)를 포함하는 디바이스는 출력 제어를 갖는 트랜스페어런스 래치로 불린다.
가산기(51)는 트랜스페어런스 래치(52)에 저장되는 출력 및 캐리 포워드 신호를 생성하기 위해 가산기(51)에 2개의 비트 입력을 가산한다. 가산기(51)로 입력되는 신호들 둘 다가 “0”이면, 가산기(51)는 가산기(51)의 출력 및 캐리 포워드 둘 다에 대해 “0”을 생성한다. 하나의 입력이 “0”이고 다른 하나가 “1”이면, 그 다음 가산기(51)는 그것의 출력에 대해 “1” 그리고 그것의 캐리 포워드 신호에 대해 “0”을 생성한다. 결국, 입력들 둘 다가 “1”이면, 가산기(51)는 그것의 출력에 대해 “1” 그리고 그것의 캐리 포워드 신호에 대해 “1”을 생성한다. 전력이 손실되면, 래치들의 콘텐츠가 손실된다.
정전에 걸쳐 카운터의 상태를 보존하는 AML을 포함하는 단일 비트 카운터(55)의 일 실시예를 도시하는 도 7c를 이제 참조한다. 단일 비트 카운터(55)는 스위치(58)로 도시된 바와 같이 트랜스페어런스 래치(52), 및 AML(54)이 출력 라인에 배치된 후에 제어 라인(57b) 상의 신호에 의해 제어되는 부가 스위치(58)가 도입되었다는 점에서 단일 비트 카운터(50)와 상이하다. 일반적으로, 순환 로직은 유사 폐쇄 루프가 자율적 메모리의 출력에서 다시 그것의 입력으로 형성하는 것을 방지하기 위해 피드백 경로에서 2개의 스위치를 가져야 한다. 59로 도시된 회로는 앞서 논의된 NVFF의 일 예이다. 앞서 주목된 바와 같이, 통상적 래치 즉, 트랜스페어런스 래치(52)에서의 교차 결합형 버퍼 및 AML(54)의 순서는 뒤바뀌어질 수도 있고, 회로는 여전히 의도되는 바에 따라 기능할 것이다.
순환 로직에서, 자율적 메모리는 2개의 상이한 시간에서 2가지 방식으로 다른 회로들로부터 절연되어야 한다. 우선, 자율적 비트로부터 데이터를 소환할 때, AML의 입력은 회로에 의한 의사 출력들이 AML이 AML의 새로운 입력들을 처리하는 바와 같이 래치에서 데이터를 비동기식으로 겹쳐쓰지 않도록 다른 회로의 출력들로부터 연결 해제되어야 한다. 두 번째로, 작업이 데이터 상에서 수행된 후에 데이터를 다시 AMI로 저장할 때, 다른 회로의 결과를 캡처하고 결과가 자율적 메모리 래치의 입력으로 전달될 때, 결과를 회로의 출력로부터 절연되게 유지하기 위해 다른 회로의 출력 상에 회로가 있어야 한다. 이러한 제2 필요 조건은 결과가 자율적 메모리 래치로 로딩되자 마자, 래치에의 입력을 생성했던 회로의 출력이 변경되기 시작할 수 있고, 그러한 변화가 무시되어야 하므로, 필요하다.
도 7c에 도시된 실시예에서, 트랜스페어런스 래치(52)의 일부인 입력 가능 스위치는 순환 로직에서 필요한 2개의 스위치 중 하나로서 사용되었다. 이러한 실시예는 입력 가능 스위치(57)가 회로의 작동을 변경하지 않고 파워 업 및 다운 사이클들 동안 작동될 수 있다는 사실에 따른 것이다. 다른 실시예들에서, 별도의 스위치는 스위치가 회로에서 트랜스페어런스 래치들의 일부인 스위치들과 관계 없이 작동될 수 있도록 필요한 스위치를 제공하기 위해 순환 경로에 도입될 수 있다.
도 7c에 도시된 실시예에서, 휘발성 래치는 로직 요소와 AML 사이에 위치된다. 그러나, AML이 로직 디바이스와 AML 사이에 위치되는 실시예들이 활용될 수도 있다. AML(92)이 로직 회로(91)와 휘발성 래치(93) 사이에 위치되는 순환 로직 회로를 도시하는 도 7d를 이제 참조한다. 스위치들(94 및 95)은 도 7c에 도시된 스위치들(57 및 58)과 유사한 방식으로 작동된다. 제어 라인들(96a 및 96b)이 작동되는 방식은 하기에 보다 상세히 논의될 것이다.
바람직한 실시예들은 순차적 로직 디바이스들로 지칭된 디바이스들의 부류를 구성하는데 사용될 수 있다. 순차적 로직은 NVFF들에 의해 분리된 복수의 조합 로직 블록들인 것으로 정의된다. 조합 로직 블록은 하나 이상의 입력들 및 하나 이상의 출력들을 갖는 로직 블록인 것으로 정의되며, 이 조합 로직 블록은 입력들을 처리하여 출력들을 생성한다. 조합 로직 블록은 이전 결과들을 저장하고 저장된 값들이 전류 출력을 컴퓨팅하는데 사용되는 어떤 메모리 요소들도 포함하지 않는다.
시프트 레지스터는 조합 로직 블록들이 조합 로직 블록에의 입력을 조합 로직 블록의 출력에 카피만하는 즉, 입력을 “1”로 곱하는 블록들인 복수의 단들을 갖는 순차적 로직 회로로 보여질 수 있다. 본 발명에 따른 시프트 레지스터의 일 실시예를 도시하는 도 8을 이제 참조한다. 시프트 레지스터(280)는 하나의 조합 로직 블록(282)으로의 곱셈과 직렬로 연결되는 복수의 클럭킹된 NVFF들(281)로 구성된다. 시프트 레지스터들은 라인(283) 상에 클럭킹된다. 시프트 레지스터(280)는 조합 로직 블록들 각각의 출력들을 탭핑(tapping)함으로써 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환하는데 사용될 수 있다. 시프트 레지스터(280)는 지연 회로로서 사용될 수도 있다. 전력 중단의 기간 동안, 시프트 레지스터(280)는 전력 중단 이전에 시프트 레지스터(280)에 저장되는 비트들을 유지한다.
보다 일반적인 경우에, 조합 로직 블록(282)으로 도시된 조합 로직 블록들은 상이한 기능들을 갖는 조합 로직 블록들로 대체될 것이다. 주어진 디바이스 내의 조합 로직 블록들은 동일할 필요가 없다. 게다가, 조합 로직 블록들은 특정 회로에 따라 부가 입력들 및 출력들을 가질 수 있다. 예를 들어, 도 7c에 도시된 카운터에서의 조합 로직 블록들은 가산기들이다.
AML을 포함하는 순환 로직이 AML 출력으로부터 AML의 입력으로의 피드백 경로가 항상 중단되는 것을 보장하기 위해 피드백 경로에 하나의 래치 및 2개의 스위치를 항상 가져야 한다는 점이 주목되어야 한다. 일부 경우들에서, 래치는 도 7a 내지 도 7c에 대하여 앞서 논의된 카운터의 경우와 같이 기존 회로의 일부일 수 있다. 스위치들은 도 6c를 참조하여 앞서 논의된 바와 같이 작동된다.
AML들의 인라인 사용들이 전력 시스템의 상태가 변하는 동안에 또는 AML에의 입력의 레벨이 AML로 카피되지 않는 기간에 AML로의 입력을 절연하기 위해 단일 스위치만을 필요로 한다는 점이 주목되어야 한다. 이것은, 그러나, AML의 출력이 높은 임피던스에 연결되고 어떤 전압 스파이크들도 정전 동안 역방향으로 전파되지 않는다고 가정한다.
전력이 하나 이상의 AML들을 포함하는 회로로 관리되는 방식을 도시하는 도 9를 이제 참조한다. AML들을 포함하는 회로(101)에 전력을 공급하는 전력 공급기(103)는 정전이 검출된 후에 AML들을 보호하는 다양한 스위치들을 개방하는데 필요한 시간의 길이 동안 시스템을 유지하기에 충분한 전력을 저장해야 한다. 회로(101)는 회로(101) 상의 제1 단자와 제2 단자 사이에 전위를 제공함으로써 전력이 공급된다. 셧다운 동안 필요한 전력은 제1 단자와 제2 단자 사이에 전위를 유지하는 전력 저장 구성 요소(102)에 저장된다. 저장되어야 하는 전력의 양은 회로(101)에 내장되는 다양한 보호 스위치들을 개방하는데 필요한 시간의 길이 동안 회로(101)에 전력을 공급하는데 필요한 양이다. 본 발명의 하나의 양태에서, 전력 저장 구성 요소(102)는 필요한 에너지를 저장하는 커패시터를 포함한다. 필요한 에너지의 양은 다양한 보호 스위치들을 개방하는데 필요한 시간에 따르지만, 일반적으로, 수 마이크로초 동안 회로(101)를 작동시키는데 필요한 전력 미만일 것이다.
본 발명의 하나의 양태에서, 전력 버스(107) 상의 전력은 전력 모니터(104)에 의해 모니터링된다. 전력 모니터(104)가 미리 정해진 값 미만의 값으로 감소하는 전력 버스(107) 상의 전위를 관측함으로써 전력 공급기(103)로부터 전력의 손실을 검출할 때, 전력 모니터(104)는 버스(106)를 통하여 회로(101)에서 다양한 보호 스위치들의 상태를 제어하는 스위치 제어기(105)에 시그널링한다.
회로(101)가 파워 업되는 방식은 다소 더 복잡하고, 일반적으로 회로(101)의 세부 사항들에 의존할 것이다. 파워 업 시퀀스는 회로(101)가 전력 모니터(104)가 정전을 검출하기 이전 상태의 작동을 재개하는 것을 보장한다. 도 7d를 다시 참조한다. 앞서 주목된 바와 같이, 파워 업 시에, 스위치들(94 및 95)은 개방된다. AML(92)이 AML(92)의 출력을 안정화시키는데 충분한 시간 후에, 스위치(95)는 폐쇄되지만 스위치(94)는 개방된 상태로 있다. 로직 회로(91)에 연결되는 휘발성 래치(93)의 결과들이 안정화되기에 충분한 기간 후에, 스위치(94)는 폐쇄되고, 회로 작동은 시작될 수 있다. 로직 회로(91)가 또한 AML을 포함하면, 부가 타이밍 지연들은 부가 AML들이 회로로 다시 연결되기 전에 안정화될 시간을 갖는 것을 보장하기 위해 필요할 수 있다. 임의의 주어진 회로 설계의 경우, AML들에 대한 파워 업 프로그램은 AML들이 파워 업 과정 동안 과도 전류들로 분배되지 않는 것을 보장하도록 설계될 수 있다.
상술된 실시예들에서, AML들은 정상적으로 전력이 공급되는 작동 동안 AML들이 회로의 작동에 비가시적인 방식으로 회로 경로들에 AML들을 삽입함으로써 전력 중단에 걸쳐 회로의 상태를 저장하는데 활용된다. 그러나, AML들이 회로의 작동 동안 다른 상태들을 저장하는데 사용되는 실시예들이 구성될 수도 있다. 예를 들어, AML은 회로의 상태가 회로의 작동으로 인해 변경된 후에 소환되게 될 정상 작동 동안의 회로의 상태를 저장하는데 활용될 수 있다. AML이 회로의 작동 동안 노드의 상태를 저장하는데 사용되고 그 다음 얼마 후에 노드의 상태를 복구하는데 사용되는 회로를 도시하는 도 10을 이제 참조한다. 회로(120)는 입력이 노드(129)로부터 유도되는 제1 AML(123)을 통해 연결되는 2개의 로직 회로(121 및 122)를 포함한다. AML(123) 및 스위치들(127 및 128)은 상술된 방식과 유사한 방식으로 노드(129)의 상태를 보존하기 위해 인라인 구성으로 작동한다. 정상 작동에서, 스위치들(128 및 127)은 폐쇄된다. 회로(120)의 작동의 일부 시점에서, 노드(129)의 상태는 스위치(125)를 폐쇄함으로써 제2 AML(124)로 판독된다. 일부 후속 시간에서, AML(124)의 콘텐츠는 스위치들(128 및 125)을 개방하고 스위치(126)를 폐쇄함으로써 노드(129)의 상태를 재확립하는데 사용된다. 노드(129) 상의 레벨을 저장하고 회복할 시간의 선택은 회로(120)가 위치되는 전체 회로에 의존한다. AML(124)에 저장되는 값이 AML(124)에 영속적으로 저장되고 노드(129)를 재설정하는데 사용되는 “재설정” 값일 수도 있다는 점이 주목되어야 한다. 이러한 경우에, 스위치(125)는 부재할 것이다. 일 실시예에서, AML(124)에의 입력은 개시에서 존재할 저장된 상태의 외부 프로그래밍을 가능하게 하도록 외부 버스로부터 비롯된다.
순환 로직이 입력 가능 스위치를 갖는 래치와 직렬로 입력 스위치를 갖는 AML을 포함한다는 점이 주목되어야 한다. 논의를 간략화하기 위해, 입력 스위치를 갖는 AML을 트랜스페어런스 AML로 정의한다. 입력 가능 스위치를 갖는 래치는 통상적으로 트랜스페어런스 래치로 지칭된다. 따라서, 가장 단순한 순환 로직 회로는 직렬로 연결되는 트랜스페어런스 AML 및 트랜스페어런스 래치를 포함하는 AML 회로와 직렬로 배치되는 입력 및 출력을 갖는 회로 요소로 구성된다. 도 7d는 트랜스페어런스 AML이 회로 요소 즉, 로직 회로(91)와 스위치(95) 및 휘발성 래치(93)로 구성되는 트랜스페어런스 래치 사이에 연결되는 경우를 도시한다. 도 7c는 트랜스페어런스 래치가 회로 요소 즉, 가산기(51)와 스위치(58) 및 AML(54)로 구성되는 트랜스페어런스 AML 사이에 있는 경우를 도시한다. 어느 한 경우에, AML 회로는 회로 요소 출력에 연결되는 입력 및 회로 요소의 입력에 연결되는 AML 회로 출력을 갖는다.
보다 복잡한 구성들에서, 트랜스페어런스 AML과 트랜스페어런스 래치 사이에 다른 회로 요소들이 있을 수 있다. 마찬가지로, AML 회로의 출력과 회로 요소의 입력 사이에 다른 회로 요소들이 있을 수 있다. 후자의 경우에, 다른 회로 요소들은 회로 요소의 일부인 것으로 고려될 수 있다. 하기의 논의를 간략화하기 위해, AML과 래치 사이에 부가 요소들이 있는 경우는 또한 AML 및 래치가 직렬로 연결되는 회로로 지칭될 것이다.
본 발명의 상술된 실시예들은 본 발명의 다양한 양태들을 예시하기 위해 제공되었다. 그러나, 상이한 특정 실시예들에 도시된 본 발명의 상이한 양태들이 본 발명의 다른 실시예들을 제공하기 위해 조합될 수 있다는 점이 이해되어야 한다. 게다가, 본 발명에 대한 다양한 변경들은 전술한 설명 및 첨부 도면들로부터 명백해질 것이다. 따라서, 본 발명은 오로지 이하의 청구항들의 범위에 의해 제한되어야 한다.

Claims (29)

  1. AML 입력, AML 출력, 제1 AML 전력 접촉, 제2 AML 전력 접촉 및 AML 상태에 의해 특성화되는 AML; 및
    상기 AML 입력 또는 상기 AML 출력 중 하나와 직렬인 제1 스위치를 포함하며, 상기 스위치는 전력이 상기 제1 AML 전력 접촉과 제2 AML 전력 접촉 사이에 제공될 때, 상기 AML의 상기 상태가 변경되는 것을 방지하도록 위치되는, 회로.
  2. 제1항에 있어서,
    상기 AML 입력 또는 상기 AML 출력 중 다른 하나와 직렬인 제2 스위치 및 상기 AML 입력 또는 상기 AML 출력과 직렬인 래치를 더 포함하며, 상기 래치는 직접적 경로가 상기 AML 출력과 상기 AML 입력 사이에 존재하지 않도록 위치되는, 회로.
  3. 제2항에 있어서,
    상기 AML 출력 상에서 작동을 수행하거나 상기 AML 입력을 제공하는 회로 요소를 더 포함하는, 회로.
  4. 제2항에 있어서,
    상기 제1 및 제2 스위치들이 동시에 폐쇄되는 것을 방지하는 스위치 제어기를 더 포함하는, 회로.
  5. 제2항에 있어서,
    상기 제1 및 제2 스위치들 중 하나가 상기 래치의 일부인, 회로.
  6. 제2항에 있어서,
    상기 회로는 상기 래치에 의해 상기 AML 입력에 결합되는 회로 요소 출력을 생성하도록 상기 AML 출력 상에서 작동을 수행하는 회로 요소를 포함하는, 회로.
  7. 제6항에 있어서,
    상기 래치는 상기 AML 출력과 상기 회로 요소에의 입력 사이에 위치되는, 회로.
  8. 제6항에 있어서,
    상기 래치는 상기 회로 요소의 출력과 상기 AML 입력 사이에 위치되는, 회로.
  9. 제2항에 있어서,
    전력이 상기 제1 및 제2 AML 전력 접촉들로부터 제거되기 이전에 상기 제1 및 제2 스위치들을 개방하는 스위치 제어기를 더 포함하는, 회로.
  10. 제2항에 있어서,
    상기 제1 및 제2 스위치들은 전력이 상기 제1 AML 접촉과 제2 AML 접촉 사이에 제공되지 않을 때 개방되고 상기 회로는 전력이 상기 제1 AML 전력 접촉과 제2 AML 전력 접촉 사이에 제공된 후에 미리 정해진 순서로 상기 제1 및 제2 스위치들을 폐쇄하는 스위치 제어기를 더 포함하는, 회로.
  11. 제10항에 있어서,
    상기 스위치 제어기는 상기 제1 및 제2 스위치들 중 다른 하나가 폐쇄된 후의 기간 동안 상기 제1 및 제2 스위치들 중 하나를 폐쇄하는 것을 지연시키며, 상기 기간은 상기 제1 및 제2 스위치들 중 다른 하나를 상기 폐쇄하기 이전에 상기 회로가 미리 정해진 상태가 되는 것을 가능하게 하기에 충분한, 회로.
  12. 제9항에 있어서,
    전력 공급기 및 전력 저장 구성 요소를 더 포함하며, 상기 전력 공급기는 전력을 상기 제1 및 제2 전력 접촉들에 제공하며, 상기 전력 저장 구성 요소는 상기 스위치 제어기가 상기 제1 및 제2 스위치들을 개방하기에 충분한 기간 동안 전력을 상기 제1 및 제2 전력 접촉들에 제공하는, 회로.
  13. 제12항에 있어서,
    상기 전력 공급기로부터 전력의 손실을 검출하고 상기 스위치 제어기가 상기 제1 및 제2 스위치들을 개방하게 하는 전력 모니터를 더 포함하는, 회로.
  14. 제13항에 있어서,
    상기 전력 모니터는 상기 전력 공급기로부터 전력의 재개를 검출하고 상기 스위치 제어기가 미리 정해진 순서로 상기 제1 및 제2 스위치들을 작동시키게 하는, 회로.
  15. 회로 요소 입력 및 회로 요소 출력을 포함하는 회로 및 직렬로 연결되는 트랜스페어런스 래치 및 트랜스페어런스 AML을 포함하는 AML 회로를 작동시키는 방법에 있어서, 상기 AML 회로는 상기 회로에 연결되는 AML 회로 입력, 요소 출력 및 상기 회로 요소 입력에 연결되는 AML 회로 출력을 갖는 방법으로서:
    상기 회로 요소 출력으로부터 상기 AML 입력을 절연하는 단계;
    상기 AML이 상기 AML에 저장된 값을 소환한 후 제1 기간 동안 상기 AML 출력을 상기 래치에 연결시키는 단계;
    상기 래치로부터 상기 AML 출력을 연결 해제하는 단계;
    상기 회로 요소 출력을 상기 AML 입력에 연결시키는 단계; 및
    상기 회로 요소 출력으로부터 AML 입력을 연결 해제하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 트랜스페어런스 AML 입력은 상기 회로 요소 출력에 연결되는, 방법.
  17. 제15항에 있어서,
    상기 트랜스페어런스 래치 입력은 상기 회로 요소 출력에 연결되는, 방법.
  18. 제15항에 있어서,
    상기 회로는 전력 공급기로부터 전력이 공급되며, 상기 방법은:
    전력 중단을 검출하는 단계; 및
    상기 전력 중단에 응하여 기간 동안 상기 회로 요소 및 상기 래치로부터 상기 AML을 절연하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서,
    상기 AML은 전력이 중단되는 동안 상기 회로 요소 및 상기 래치로부터 절연된 채로 있는, 방법.
  20. 제15항에 있어서,
    상기 제1 기간은 상기 회로가 파워 업된 후에 상기 회로를 안정화시키는데 필요한 시간보다 더 긴, 방법.
  21. 로직 회로에 내장되는 복수의 AML들;
    제1 및 제2 전력 단자들로서, 상기 회로는 상기 제1 전력 단자와 상기 제2 전력 단자 사이에 인가되는 전위에 의해 전력이 공급되는 제1 및 제2 전력 단자들; 및
    상기 제1 전력 단자와 상기 제2 전력 단자 사이에 상기 전위를 모니터링하는 전력 모니터링 회로를 포함하며, 상기 전력 모니터링 회로는 상기 전위가 미리 정해진 값 미만일 때, 상기 AML들에 연결된 회로 구성 요소들로부터 상기 AML들을 연결 해제하는, 회로.
  22. 제21항에 있어서,
    상기 전력 모니터링 회로는 상기 전위가 상기 미리 정해진 값 미만인 값에서 상기 미리 정해진 값보다 더 큰 값으로 증가할 때, 상기 전위가 상기 미리 정해진 값 미만의 값으로 감소하기 이전의 상태로 상기 회로가 작동을 재개하도록 미리 정해진 시퀀스로 상기 AML들을 상기 회로 구성 요소들에 재연결시키는, 회로.
  23. 제22항에 있어서,
    상기 상태는 상기 AML들 중 하나가 상기 AML들 중 다른 것에 저장되는 상태로 배치되도록 상기 회로가 작동을 재개하는, 회로.
  24. 제22항에 있어서,
    상기 회로는 복수의 회로 구성 요소들을 포함하고 상기 미리 정해진 시퀀스는 상기 AML들 중 하나가 AML 입력 및 AML 출력을 포함하는 제1 단계를 포함하고 상기 AML들 중 상기 하나는 상기 AML 입력에 연결되는 회로 구성 요소로부터 연결 해제되어 있는 동안 상기 AML 출력에 연결되는 회로 구성 요소에 연결되는, 회로.
  25. 제24항에 있어서,
    상기 미리 정해진 시퀀스는 상기 AML들 중 상기 하나가 상기 AML 입력에 연결되는 상기 회로 구성 요소에 연결되는 제2 단계가 뒤따르는 지연을 포함하는, 회로.
  26. 제25항에 있어서,
    상기 지연은 상기 회로가 안정화되는 것을 가능하게 하기에 충분한, 회로.
  27. 제21항에 있어서,
    카운터를 형성하도록 연결되는 복수의 단들을 포함하며, 각각의 단이 상기 카운터가 전력 중단 후에 카운팅을 재개하도록 연결되는 상기 AML들 중 하나를 포함하는, 회로.
  28. 제21항에 있어서,
    복수의 비트들을 저장하는 시프트 레지스터를 형성하도록 연결되는 복수의 단들을 포함하며, 각각의 단이 상기 시프트 레지스터가 전력 중단 동안 상기 복수의 비트들을 유지하도록 연결되는 상기 AML들 중 하나를 포함하는, 회로.
  29. 제21항에 있어서,
    노드 상의 신호 레벨이 변경된 후의 시간에서 노드 상의 신호값을 저장하고 상기 신호 레벨을 복구하도록 구성되는 AML을 더 포함하는, 회로.
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