CN104412325B - 一种电路及用于在aml中持续存储逻辑电平并在该电路的电力中断后恢复逻辑电平值的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 18
- 230000015556 catabolic process Effects 0.000 title claims description 15
- 230000002045 lasting effect Effects 0.000 title 1
- 230000005611 electricity Effects 0.000 claims description 23
- 238000003860 storage Methods 0.000 claims description 18
- 230000008859 change Effects 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 2
- 238000012544 monitoring process Methods 0.000 claims 3
- 238000001514 detection method Methods 0.000 claims 2
- 238000006073 displacement reaction Methods 0.000 claims 1
- 230000006641 stabilisation Effects 0.000 claims 1
- 238000011105 stabilization Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 15
- 239000000872 buffer Substances 0.000 description 9
- 230000010287 polarization Effects 0.000 description 9
- 230000005684 electric field Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- 238000006880 cross-coupling reaction Methods 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000004321 preservation Methods 0.000 description 2
- 241001138768 Amphibolia Species 0.000 description 1
- 241000196324 Embryophyta Species 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000009194 climbing Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 208000003580 polydactyly Diseases 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000009183 running Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/005—Digital stores in which the information is moved stepwise, e.g. shift registers with ferro-electric elements (condensers)
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/17—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using twistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
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- Engineering & Computer Science (AREA)
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Abstract
在此披露了一种具有自主铁电存储器锁存器(AML)的电路。AML的特征在于AML输入、AML输出、第一AML电源触点、第二AML电源触点和AML状态、以及与AML输入或AML输出之一串联的第一开关。该开关被定位为防止AML的状态在第一与第二AML电源触点之间提供电力时发生改变，在本发明的一个方面，电路可以包括与AML输入或AML输出中的另一个串联的第二开关以及与AML输入或AML输出串联的锁存器。锁存器被定位为使得AML输出与AML输入之间不存在直接返回路径。
Description
相关申请
本申请是2010年6月9日所提交的美国专利申请12/797,539的部分继续申请，并且是2011年9月1日提交的、要求PCT/US 10/38433的优先权的美国专利申请13/223,815的部分继续申请，其要求2009年6月8日提交的美国专利申请12/480,645、现在的美国专利7,990,794的优先权。
背景
在电力中断期间必须运行的逻辑电路是本领域已知的。这种电路的最简单形式利用某种形式的能量存储(如电池)来维持在正常运行电路的电源断开期间的系统状态。这种系统受到所能够存储的电量的限制。某些电路延长了通过进入将电路状态维持一个延长的时间段的低功率模式而不需要外部电源的时间段。
第二类电路在电力中断的情况下在断电之前将系统状态存储在一个非易失性存储器中。当电力恢复时，从非易失性存储器中“重新加载”系统状态，并且系统操作继续。这类系统通常需要单独的保存/恢复模式。在一类系统中，存储状态的非易失性存储器在不同于其状态正在被保存的电路的逻辑电平或频率上运行。例如，非易失性存储器可以是一个作为影子RAM运行的EEPROM。将信息存储到非易失性存储器中所需要的电压和周期时间基本上不同于逻辑电路所使用的电压和周期时间，并且因此非易失性存储器不能实时跟踪系统的状态，从而使得系统的状态总是被存储在非易失性存储器中。此外，保存周期需要一种增加系统的复杂性和成本的单独系统模式。-
第二类非易失性存储器基于铁电存储器装置。这些装置运行在与其他电路相同的逻辑电平上，并且能够被读取和写入与逻辑电路的读取和写入次数相当的次数。然而，这些非易失性存储器装置必须被同步地读取和写入，并且因此，将这种非易失性存储器装置用于存储和恢复系统状态仍然通常涉及一个单独的保存/恢复流程。进一步地，由于这些存储器可以由在相关联的电路的正常逻辑电平内的电压来写入，防止存储在其中的数据在电力不稳定期间(如在断电或上电过程中)的更改造成了巨大的挑战。
概述
本发明包括一种具有AML的电路，其特征在于AML输入、AML输出、第一AML电源触点、第二AML电源触点和AML状态、以及与AML输入或AML输出串联的第一开关。本发明还包括一种用于操作电路以在电力中断期间保存电路状态的方法。该开关被定位为防止该AML的状态在该第一与第二AML电源触点之间提供电力时发生改变，在本发明的一个方面，该电路可以包括与该AML输入或该AML输出中的另一个串联的第二开关以及与该AML输入或该AML输出串联的锁存器。该锁存器被定位为使得该AML输出与该AML输入之间不存在直接路径。
该电路可以包括一个电路元件，该电路元件在该AML输出上执行操作以生成一个被该锁存器耦合到该AML输入的电路元件输出。
在本发明的一个方面，该电路还可以包括一个开关控制器，该开关控制器在电力从该第一和第二AML电源触点上被移除之前打开该第一和第二开关。调整该第一和第二开关的打开和关闭定时，以允许该电路在该第一和第二开关中的另一个开关的关闭之前达到一个预定状态。
附图简要说明
图1A是一个自主存储器电路的示意图。
图1B示出了当自主存储器电路20被上电、铁电电容器21在向上(UP)/向下(DOWN)状态中时图1A中所示电源轨上的以及节点26上的作为时间的函数的电位。
图2是一个自主存储器电路的另一个实施例的示意图。
图3是一个利用反馈路径的非易失性锁存器的框图。
图4是一个利用多个场效应晶体管(FET)的非易失性锁存器的一个实施例的示意图。
图5示出了一个在输入处具有反相器缓冲器的自主存储器锁存器。
图6A和图6B示出了根据本发明的AML在逻辑路径中的插入。
图6C示出了根据本发明的一个实施例的一个非易失性主从触发器。
图7A示出了一个二进制计数器，该二进制计数器由连接为一个串联链的N个一位计数器构成。
图7B示出了一个一位计数器，该一位计数器不具有用于在电源故障期间保存计数器状态的AML。
图7C示出了一位计数器的一个实施例，该一位计数器包括在电源故障期间保存计数器的状态的AML。
图7D示出了一个循环逻辑电路，其中AML位于逻辑电路与易失性锁存器之间。
图8示出了根据本发明的移位寄存器的一个实施例。
图9示出了在包括一个或多个AML的电路中管理电源的方式。
图10示出了一个电路，在该电路中AML被用来在电路操作过程中存储节点的状态、并且然后被用来在随后的某个时间对其进行恢复。
详细说明
参照在美国专利7,990,749中所描述的一种新颖的铁电锁存器设计可以更容易地理解本发明提供其优点的方式，该专利通过引用结合在此。为了本论述的目的，AML将被定义为一个具有自主存储器电路和反馈回路的锁存器，其中，自主存储器电路包括铁电电容器、导电负载和开关，该开关具有将输出节点连接到第一电源轨上的电流致动控制输入，该导电负载将第二电源轨连接到该输出节点上，该铁电电容器连接在该开关控制输入与该输出节点之间。
首先参照图1A，图1A是一个自主存储器电路的示意图。自主存储器电路20包括铁电电容器21和具有电流致动控制输入25的开关23。导电负载22连接在电源轨与开关23之间。
铁电电容器21具有能够通过跨铁电电容器21施加一个电压而被切换的剩余极化。也就是说，在没有跨电容器的电压的情况下，电容器的电介质是电性极化的。为了本论述的目的，电介质具有对应于电介质被或者向上或者向下极化的两种状态，如果跨铁电电容器施加一个电压，那么在铁电电容器中产生电场。如果电场方向与剩余极化的方向相同，那么一个小电流在连接铁电电容器的两个极板的电路中流动。另一方面，如果所施加的电场在与剩余极化的方向相反的方向上，那么剩余极化将改变方向以符合新的电场方向，并且一个大电流将在外部电路中流动。电流及其流过的电压的大小可以通过调整铁电电容器的组成、面积和厚度来设置。
当电流进入电流致动控制输入25时，开关23从一个高阻抗状态变为一个低阻抗状态。在自主存储器电路20中，假设输入线到开关23的电位独立于开关的状态保持在地电位上或其附近。为简化以下论述，将假设电源轨为正，并且当跨铁电电容器21的极板施加一个正的轨道电位V时，设置“向上”剩余极化状态。然而，可以利用输入以电源为参考并且输出以地为参考的其他实施例。
首先，假设铁电电容器21在向上状态中被极化。当电源被接通时，开关23初始在断开状态中；由此，节点26处的电位将增加至V。那么，施加到铁电电容器21上的场也将在向上方向上，并且铁电电容器21将不会翻转状态。因此，几乎没有电流将流入开关23的输入，开关23将保持断开，并且自主存储器电路20的输出将快速转到电位V。
首先，假设铁电电容器21在向下状态中被极化。当电源被接通时，跨铁电电容器21所施加的电场将会与铁电电容器21的剩余极化的电场相反，并且铁电电容器21将翻转状态以匹配所施加的电场。在这种情况下，一个更大的电流将流入开关23的控制输入，并且开关23将进入导通状态。节点26将升高至一个小于V的中间状态。具体电位将取决于开关的细节。中间状态将保持下去直到铁电电容器21完成切换到其向上状态。在那时，将不会有更多的电荷流出铁电电容器21，并且开关23将再次进入非导通状态。因此，节点26上的电位将然后增加回到V。
因此，在电源被接通之后，自主存储器电路20将在铁电电容器21切换状态所需的时间段内具有一个取决于铁电电容器21的极化状态的临时输出。如果铁电电容器21在电源被接通时是向上的并且并不切换，那么输出将几乎立即升高。如果铁电电容器21在电源被接通时是向下的并且进行切换，那么输出将转到特征在于临时时间段内的电压V的中间状态，并且然后将升高。在那个临时时间段之后，输出将总是高的，并且铁电电容器21将在向上极化状态中。
现在参照图1B，其示出了当自主存储器电路20被上电、铁电电容器21在向上和向下状态中时图1A中所示电源轨上的以及节点26上的作为时间的函数的电位。如果在自主存储器电路20被上电时铁电电容器21处于向下状态中，节点26上的电位初始随着电源轨道电位而增加，直到节点26处的电位到达一个使铁电电容器21开始改变极化状态的值。随着铁电电容器21开始翻转极化，释放使开关23开始导通的电荷。如果开关23开始过多导通，节点26上的电位开始下降，并且铁电电容器21停止切换。如果开关23没有足够导通，节点26上的电位更快地上升，导致铁电电容器21更快地切换，迫使更多电流进入开关23的控制输入，提高了其导电性。因此，随着具有缓慢上升率的具体中间值上的节点26的电位，电路稳定下来。以此方式，开关23的导电性改变限制了节点26处的电压上升，直到铁电电容器21的状态改变完成。此时，将不再进一步从铁电电容器21中释放剩余电荷，并且因此开关23将再次变为非导通的，并且节点26将上升至V。铁电电容器21的过渡期间的电位在以下论述中将被称为“贮存电压(shelf voltage)”Vs。一般情况下，节点26处的电位的具体形状将取决于具体的开关实现。
再次参照图1B，并且尤其是虚曲线，当自主存储器电路20被上电、铁电电容器21在向上状态中时图1A中所示电源轨上的以及节点26上的电位被示出为时间的函数。由于铁电电容器21在上电时并不接通，几乎没有电流流入开关23的控制输入，并且开关23绝不导通。节点26上的电位立即上升至电源轨上的电压。
现在参照图2，图2是一个自主存储器电路的另一个实施例的示意图。自主存储器电路30与自主存储器电路20的区别在于开关33接通一个电压信号而不是一个电流信号，并且已经增加电容器34以提供电荷到电压的转换。如果在电源被施加时铁电电容器21处于向上状态中，铁电电容器21将保持在向上状态中，并且开关33将不会变为导通的，因为电容器34几乎没有接收到电荷。
如果在电源被施加时铁电电容器21处于向下状态中，铁电电容器21将随着功率增加而开始翻转其极化。极化的改变产生了电荷，该电荷在电容器34上被释放和存储，从而升高了开关33的输入处的电位。如果电容器34被正确地选择，电流致动控制输入25上的电位增加将足以使开关33导通，由此降低节点26上的电位。节点26将保持在地电位与V之间的一个中间电位上，只要铁电电容器21正在改变状态。一旦铁电电容器21完全改变状态，电容器34上将不再存储附加的电荷。然后，电容器34上的电荷将以一个由开关33内的漏电流确定的速率漏泄。此时，开关33将再次变为非导通的，并且节点26将上升至V。因此，自主存储器电路30以一种类似于以上所论述的自主存储器电路20的方式运行。也就是说，在上电过程中，输出信号可以被监测以确定铁电电容器21在上电之前的状态。在完成上电之后，输出将是高的，并且铁电电容器21将在向上状态中。
以上所描述的自主存储器电路可以结合反馈路径以构成非易失性锁存器。现在参照图3，图3是一个利用这种反馈路径的非易失性锁存器70的框图。在自主存储器电路上电时，非易失性锁存器70中的反馈电路77测量节点76与电源轨78之间的电位差。如果跨导电负载71的电位差大于一个预定阈值，那么反馈电路77在线路75上生成一个信号，该信号使开关73进入导通状态、使节点76下降并且使铁电电容器72被设置为向下状态。随着开关73接通，反馈电路77的控制输入被永久保持接通，并且电路锁存。如果跨导电负载71的电位差小于那个预定阈值，那么反馈电路保持断开，开关73保持断开，节点76升高，并且铁电电容器72被设置为向上状态。
现在参照图4，图4是一个利用多个FET的非易失性锁存器80的一个实施例的示意图。反馈晶体管82充当非易失性锁存器80中的导电负载。在上电过程中，反馈晶体管81的栅极电位将或者是V或者是Vs，其中Vs是在铁电电容器84改变极化状态的时间段内节点87上出现的减小的电压。如果电位是V，那么反馈晶体管81保持在完全断开，并且因此反馈晶体管81提供了一个高阻抗。在这种情况下，反馈晶体管81绝不接通，并且晶体管83保持断开。输出升高，并且铁电电容器84保持被编程在向上状态。
如果节点87处生成Vs，那么反馈晶体管81经受漏极与栅极之间的一个足以接通反馈晶体管81的负电位，并且因此，如果节点87处生成贮存电压，那么反馈晶体管81提供非常低的阻抗。如果反馈晶体管81接通，那么晶体管83接通，将节点86拉到V并且将节点87拉到地电位，并且因此，将V全部施加到反馈晶体管84上以将反馈晶体管84切换回到向下状态。当非易失性锁存器80通电时，非易失性锁存器80可以通过将节点87拉到地电位以接通反馈晶体管81或通过将节点86拉到地电位以断开反馈晶体管81而被编程。
通过设计电路使得贮存电压Vs与V之间的差大于反馈晶体管81的阈值电压来满足以上所描述的阈值标准。电荷到电压的转换由电容器85提供。
应注意的是，非易失性锁存器80必须由高阻抗电路隔离开。如果在节点86为高时，提供信号输入的电路向反馈晶体管81呈现出低阻抗，那么节点86可以被向下拖到一个低电压，并且因此导致锁存器的状态改变。类似地，如果正被输出所驱动的电路具有低阻抗，那么当节点87处的锁存器的输出被假设为高时，节点87可以被拖到一个低电压。
还应注意的是，非易失性锁存器80是一个反相器。输入上的低信号导致了输出上的高信号，并且输入上的高信号导致了输出上的低信号。因此，如果锁存器要如以下所描述的那样被插入到逻辑线路中，那么反相器必须出现在锁存器的或者输入或者输出上。这个反相器还可以缓冲输入或输出来为以上所讨论的输入或输出提供高阻抗。
为简化以下论述，将假设在AML的输入上包括一个反相器/缓冲器；然而，反相器/缓冲器还可以在AML的输出上。现在参照图5，图5示出了在输入上具有一个反相器/缓冲器175的AML 174。在以下论述中，这种与反相器串联的AML(在或者输入或者输出上)将以显示为176的符号来表示，除非特定应用要求这些可能性中只有一个将起作用。在那种情况下，符号仅仅表示可能起作用的替代物。
根据本发明的AML可以被嵌入到逻辑中，从而使得逻辑的状态在电力中断期间可以被保存。现在参照图6A和图6B，图6A和图6B示出了根据本发明的AML在逻辑路径中的插入。参照图6A，假设该装置包括接收线路182上的输入、并且产生某个输出的逻辑电路181。如果失去电源，因为线路182上的逻辑电平丢失，系统状态丢失。现在参照图6B。可以将AML183插入到线路182中以捕获线路182上的逻辑值。由于AML并不改变为其所插入的线路上的逻辑电平，AML的存在并不改变逻辑电路，由于AML的输出仅仅跟随AML的输入。然而，当失去电源时，AML存储失去电源之前的线路182的状态。因此，当电源回归时，AML将所存储的逻辑电平重新建立为逻辑电路181的输入。
如以上所提及，AML可以在与逻辑电路181所使用的相同逻辑电平上被写入和读取。因此，在电路的电源故障和上电过程中，AML必须受到保护而免于AML 183的输入和输出上的瞬变。这种保护可以由当电源断开或不稳定(即，上电和断电过程中)时将AML 183与线路182隔离开的开关184提供。该开关由电源检测电路186操作，该电源检测电路在电源接通并且稳定时关闭开关并且响应于确定电源发送故障而打开开关。该电源保护电路必须存储足够的电力以在电源完全失去之前生成打开开关信号。开关184优选为由来自电源检测电路186的信号关闭的常开开关。
在关于图6A和图6B所讨论的示例中，假设逻辑电路181的输入具有足够高的阻抗并且在上电和断电过程中没有瞬变。如果该线路上出现瞬变，如开关187处所示，显示为184的类型的第二隔离开关必须被插入到线路182的AML 183与逻辑电路181之间。
应注意的是，假如开关187可以被操作用于提供AML 183的隔离而不会为逻辑电路181造成问题，开关187可以是逻辑电路181的一部分。例如，如果逻辑电路181的第一级是一个透明锁存器，即，交叉耦合缓冲器，其具有一个使输入进入该缓冲器以捕获一个值的开关，该开关可以提供所要求的隔离。类似地，如果AML由一个具有输出开关的锁存器(例如具有使能输出的透明锁存器)驱动，那么锁存器的输出开关可以提供由开关184提供的所要求的隔离。
图6B中所示的安排将被称为“串列式”逻辑。如果逻辑电路181的输出被引回至改变线路182上的逻辑电平的电路中的一个点，那么需要更复杂的隔离安排。输出以一种改变输入的方式被耦合回到输入的电路将被称为“循环”逻辑。
参照将被称为非易失性主从触发器(NVFF)的电路可以更容易地理解本发明的某些方面。现在参照图6C，图6C示出了根据本发明的一个实施例的NVFF。NVFF 172包括通过第一开关178连接到AML 176’的常规易失性锁存器179。易失性锁存器179的输入通过第二开关177连接到NVFF输入。在上电和断电过程中，开关177必须是打开的，以保护AML 176’的内容不被上电或断电操作过程中的瞬变改变。
NVFF 172可以被操作使得NVFF 172的输入绝不会直接连接到NVFF 172的输出上。在正常操作过程中，有两种可能的具有三个步骤的开关序列。在第一种序列中，开关177和开关178以两个开关都是打开的开始。接下来，开关177被关闭，并且然后被打开。接下来，开关178被关闭，并且然后被打开。在第二种序列中，开关177是关闭的，并且开关178是打开的。接下来，开关177被打开，接着是关闭开关178。接下来，开关178被打开，接着是关闭开关177。
还应注意的是，易失性锁存器179与AML 176’的相对位置可以被反向。也就是说，由开关177连接到AML 176’、AML 176’的输出连接到开关178、开关178连接到易失性锁存器179所组成的NVFF也将会起作用。因此，NVFF将被定义为一个具有输入和输出以及四个串联连接的组件的电路。第一组件是一个连接到输入的开关。第二组件是锁存器或AML之一，第二组件连接到第一开关上。第三组件是一个将第一组件的输出连接到第四组件的第二开关。第四组件是锁存器或AML中的另一个。NVFF的输出是第四组件的输出。
现在将参照一个由多个一位计数电路构成的简单二进制计数电路来对AML被用在逻辑电路配置中的方式进行解释。现在参照图7A至图7C，图7A至图7C示出了一个由多个一位计数器构成的二进制计数器以及构造为具有和不具有AML的一位计数器的多个实施例。参照图7A，二进制计数器由连接为一个串联链的多个一位计数器构成。一位计数器55是一个示例性计数器。每一个一位计数器接收一个输入信号并且生成两个输出信号。第一输出信号是将输入提供给链中的下一个一位计数器的向前进位信号。第二输出是与那个位相关联的二进制计数，显示为输出1、输出2、...输出n。
现在参照图7B，图7B示出了一个一位计数器50，该一位计数器不具有用于在电源故障期间保存计数器状态的AML。一位计数器50包括加法器51与透明锁存器52。透明锁存器52防止加法器51的输出可以被直接反馈到加法器51的相应输入上的竞态情况。透明锁存器52包括输入使能开关57和交叉耦合缓冲器。输入使能开关57由控制线路57a上的信号控制。透明锁存器52的输出包括输出使能开关58。为了防止竞态情况，开关57和开关58必须决不同时关闭。包括开关57、透明锁存器52和开关58的装置被称为具有输出控制的透明锁存器。
加法器51将输入到其中的两个位相加以生成一个被存储在透明锁存器52内的输出以及一个向前进位信号。如果输入到加法器51的两个信号都是“0”，那么加法器51为其输出和向前进位都生成一个“0”。如果一个输入是“0”并且另一个是“1”，那么加法器51为其输出生成一个“0”并且为其向前进位信号生成一个“1”。最后，如果两个输入都是“1”，那么加法器51为其输出生成一个“1”并且为其向前进位信号生成一个“1”。如果失去电源，那么这些锁存器的内容丢失。
现在参照图7C，图7C示出了一位计数器55的一个实施例，该一位计数器包括在电源故障期间保存计数器状态的AML。一位计数器55与一位计数器50的区别在于由控制线路57b上的信号所控制的附加开关58在透明锁存器52之后已经被引入，如开关58处所示，并且AML 54已经被放置在输出线路上。一般而言，循环逻辑在反馈路径内必须具有两个开关，以防止形成从自主存储器的输出回到其输入的模拟闭合回路。显示为59的电路是以上所讨论的NVFF的示例。如以上所提及，常规锁存器(即，透明锁存器52中的交叉耦合缓冲器以及AML54)的顺序也可以被反向，并且电路可以仍然如预期的那样起作用。
在循环逻辑中，自主存储器必须在两个不同的时间以两种方式与其他电路隔离开。第一，当从自主位中调用数据时，AML的输入必须被从其他电路的输出上断开，从而使得在电路处理其新输入时通过电路的乱真输出并不异步改写锁存器中的数据。第二，当已经在数据上执行工作之后将数据存储回AML时，其他电路的输出上必须有一个电路来捕获那个电路的结果，但是在将该结果传递到自主存储器锁存器的输入时保持那个电路与电路的输出隔离开。需要该第二个要求是因为该结果一被加载到自主存储器锁存器之内，产生锁存器的输入的电路的输出就可以开始改变，并且那个改变应当被忽略。
如在图7C中所示的实施例中，是透明锁存器52的一部分的输入使能开关被用作循环逻辑中所要求的两个开关中的一个。本实施例取决于以下事实：输入使能开关57可以在上电和断电循环过程中被操作而不会改变电路的操作。在其他实施例中，可以将一个单独的开关引入到循环路径中以提供所要求的开关，从而使得能够独立于作为电路中这些透明锁存器的一部分的这些开关而操作该开关。
在图7C中所示的实施例中，易失性锁存器位于逻辑元件与AML之间。然而，还可以利用AML位于逻辑装置与AML之间的实施例。现在参照图7D，图7D示出了一个循环逻辑电路，其中AML 92位于逻辑电路91与易失性锁存器93之间。开关94和开关95以类似于图7C中所示的开关57和开关58的方式被操作。以下将对控制线路96a和控制线路96b被操作的方式进行更详细的论述。
可以使用计时实施例来构造一类将被称为时序逻辑装置的装置。时序逻辑被定义为由多个NVFF分开的多个组合逻辑块。组合逻辑块被定义为具有一个或多个输入以及一个或多个输出的逻辑块，组合逻辑块对输入进行处理以生成输出。组合逻辑块不包括任何存储有之前的结果并且其所存储的值被用在计算电流输出中的存储元件。
移位寄存器可以被视为具有多个级的时序逻辑电路，在这多个级中组合逻辑块是仅将组合逻辑块的输入拷贝到组合逻辑块的输出的块，即，将输入乘以“1”。现在参照图8，图8示出了根据本发明的移位寄存器的一个实施例。移位寄存器280由通过一个组合逻辑块282与乘法串联连接的多个计时NVFF 281构成。这些移位寄存器在线路283上被计时。通过分接这些组合逻辑块中的每一个的输出，移位寄存器280可以被用来将一个串行数据流转换为一个并行数据流。移位寄存器280还可以被用作延时电路。在电力中断期间，移位寄存器280保留在电力中断之前存储在其中的这些位。
在一种更一般的情况下，显示为组合逻辑块282的组合逻辑块可以由具有不同功能的组合逻辑块所替代。在给定装置内的组合逻辑块不必是相同的。进一步地，依赖于特定电路，这些组合逻辑块可以具有附加的输入和输出。例如，图7C中所示的计数器内的这些组合逻辑块是加法器。
应注意的是，包括AML的循环逻辑在反馈路径内必须总是具有一个锁存器和两个开关，以保证从AML输出到其输入的反馈路径总是被断开的。与以上关于图7A至图7C所论述的计数器的情况一样，在某些情况下，锁存器可以是现有电路的一部分。这些开关可以如以上关于图6C所讨论的一样被操作。
应注意的是，AML的串列式使用仅要求一个单一开关以在电源系统的状态改变过程中或在AML的输入电平不会被拷贝到AML内的时间段中将AML的输入隔离开。然而，这假设AML的输出连接到一个高阻抗并且在电源故障期间没有电压峰值在相反的方向上传播。
现在参照图9，其示出了在包括一个或多个AML的电路中管理电源的方式。向包括这些AML的电路101供电的电源103必须存储足够的电力以在打开检测到电源故障之后保护这些AML的各个开关所需的时间长度内运行系统。通过在电路101上的第一与第二端子之间提供电位而使电路101上电。关断期间所需要的电力被存储在电力存储组件102中，该电力存储组件维持第一与第二端子之间的电位。必须存储的电量是在打开被嵌入到电路101中的各个保护开关所需要的时间长度内向电路101供电所需要的电量。在本发明的一个方面内，电力存储组件102包括一个存储所要求的能量的电容器。所需要的电量取决于打开各个保护开关所需要的时间，但是，一般情况下，将在数毫秒内小于操作电路101所需要的电力。
在本发明的一个方面内，由电源监测器104监测电源总线107上的电源。当电源监测器104通过观察减小到一个小于预定值的值的电源总线107上的电位来检测到来自电源103的电力损失时，电源监测器104发信号给开关控制器105，该开关控制器通过总线106控制电路101中的各个保护开关的状态。
电路101上电的方式在某种程度上更复杂，并且一般情况下，将依赖于电路101的细节。上电序列假设电路101恢复在存在于电源监测器104检测到电源故障之前的状态中的操作。再次参照图7D。如以上所提及，一旦上电，开关94和开关95是打开的。在足够AML 92稳定其输出的时间之后，开关95被关闭，但是开关94保持打开。在足够连接到逻辑电路91的易失性锁存器93的结果稳定下来的时间段之后，开关94被关闭，并且电路操作可以开始。如果逻辑电路91也包括一个AML，可能要求附加的时间延迟以保证这些附加的AML在连接回电路内之前有时间稳定下来。对于任何给定的电路设计，可以为这些AML设计上电程序以保证这些AML在上电过程中不被瞬变所干扰。
在上述实施例中，通过以下方式将这些AML插入到电路路径中，这些AML被利用来在电力中断期间存储电路状态：在正常通电操作过程中，这些AML对于电路的操作来说是不可见的。然而，还可以构造其中的AML被用来在电路的操作过程中存储其他状态的实施例。例如，可以利用AML在正常操作过程中存储电路状态，该正常操作在电路状态由于电路操作而改变之后被调用。现在参照图10，其示出了一个电路，在该电路中AML被用来在电路操作过程中存储节点的状态、并且然后被用来在随后的某个时间对该状态进行恢复。电路120包括通过其输入源自节点129的第一AML 123连接的两个逻辑电路121和122。AML 123以及开关127和开关128在串列式配置中运行以类似于上述的方式保存节点129的状态。在正常运行中，开关128和开关127是关闭的。在电路120的运行中某一个点上，通过关闭开关125，节点129的状态被读入第二AML124。在某个后续时间上，通过打开开关128和开关125并且关闭开关126，AML 124的内容被用来重新建立节点129的状态。存储和恢复节点129的电平的时间的选择取决于电路120所在的整体电路。应注意的是，存储在AML 124中的值还可以是一个永久存储在AML 124中并且被用来复位节点129的“复位”值。在这种情况下，可以没有开关125。在一个实施例中，AML 124的输入来自外部总线以允许启动时将要出现的所存储状态的外部编程。
应注意的是，循环逻辑包括一个具有输入开关的AML，该输入开关与一个具有输入使能开关的锁存器串联。为简化论述，将具有输入开关的AML定义为透明AML。具有输入使能开关的锁存器通常被称为透明锁存器。因此，最简单的循环逻辑电路由串联连接的电路元件与透明锁存器组成，该电路元件具有输入和输出并且被放置为与包括透明AML的AML电路串联。图7D示出了透明AML连接在电路元件(即，逻辑电路91)与由开关95和易失性锁存器93组成的透明锁存器之间的情况。图7C示出了透明锁存器在电路元件(即，加法器51)与由开关58和AML54组成的透明AML之间的情况。在任一情况下，AML电路具有连接到电路元件输出的输入以及连接到电路元件输入的AML电路输出。
在更复杂的安排下，透明AML与透明锁存器之间可能有其他电路元件。类似地，AML电路输出与电路元件输入之间可能有其他电路元件。在后面的情况下，其他电路元件可以被认为是电路元件的一部分。为简化以下论述，AML与锁存器之间有附加元件的情况也将被称为AML与锁存器串联连接的电路。
已经提供了本发明的上述实施例来示出本发明的各个方面。然而，应理解，在不同的具体实施例中所示出的本发明的不同方面可以被结合以提供本发明的其他实施例。此外，对本发明的各种修改将在上述说明和附图中变得清晰。因此，本发明仅受以下权利要求书的范围的限制。
Claims (28)
1.一种逻辑电路，其包括多个逻辑组件，其中所述多个逻辑组件的第一逻辑组件具有与所述多个逻辑组件的第二逻辑组件的输入串联连接的输出，所述逻辑电路包括：
一个自主铁电存储器锁存器，所述自主铁电存储器锁存器简称AML，其特征在于包括一个AML输入、一个AML输出、一个第一AML电源触点、一个第二AML电源触点和一个AML状态；以及
一个与所述AML输入或所述AML输出中的一个串联的第一开关，所述第一开关被定位为防止所述AML状态在所述第一AML电源触点与第二AML电源触点之间提供电力时发生改变，所述AML输入连接到所述多个逻辑组件的所述第一逻辑组件的所述输出，并且所述AML输出连接到所述多个逻辑组件的所述第二逻辑组件的所述输入，以及
电源检测电路，所述电源检测电路监测所述第一AML电源触点与第二AML电源触点之间的电压，并控制所述第一开关，当所述电压大于预定值时，所述第一开关保持导通状态，并且当所述电压小于所述预定值或者所述电压不稳定时，所述第一开关处于非导通状态。
2.如权利要求1所述的逻辑电路，其中所述逻辑电路进一步包括一个与所述AML输入或所述AML输出中的另一个串联的第二开关以及一个与所述AML输入或所述AML输出串联的锁存器，所述锁存器被定位为使得所述AML输出与所述AML输入之间不存在一个直接路径。
3.如权利要求2所述的逻辑电路，进一步包括一个防止所述第一开关和第二开关同时关闭的开关控制器。
4.如权利要求2所述的逻辑电路，其中，所述第一开关和第二开关中的一个开关是所述锁存器的一部分。
5.如权利要求2所述的逻辑电路，其中，所述多个逻辑组件的所述第二逻辑组件包括一个电路元件，该电路元件在所述AML输出上执行一项操作以生成一个被所述锁存器耦合到所述AML输入的逻辑组件输出。
6.如权利要求5所述的逻辑电路，其中，所述锁存器位于所述AML输出与所述多个逻辑组件的所述第二逻辑组件的一个输入之间。
7.如权利要求5所述的逻辑电路，其中，所述锁存器位于所述多个逻辑组件的所述第一逻辑组件的一个输出与所述AML输入之间。
8.如权利要求2所述的逻辑电路，进一步包括一个开关控制器，该开关控制器在电力从所述第一AML电源触点和第二AML电源触点上被移除之前打开所述第一开关和第二开关。
9.如权利要求2所述的逻辑电路，其中，所述第一开关和第二开关在所述第一AML电源触点和第二AML电源触点之间没有提供电力时是打开的；并且其中，所述逻辑电路进一步包括一个开关控制器，该开关控制器在所述第一AML电源触点和第二AML电源触点之间提供电力之后按照一个预定顺序关闭所述第一开关和第二开关。
10.如权利要求9所述的逻辑电路，其中，在所述第一开关和第二开关中的一个开关被关闭之后，所述开关控制器延迟一个时间段关闭所述第一开关和第二开关中的另一个开关，所述时间段足以允许所述逻辑电路在所述第一开关和第二开关中的另一个开关的关闭之前达到一个预定状态。
11.如权利要求8所述的逻辑电路，进一步包括一个电源和一个电力存储组件，所述电源将电力提供给所述第一AML电源触点和第二AML电源触点，所述电力存储组件在一个时间段内将电力提供给所述第一AML电源触点和第二AML电源触点，该时间段足够所述开关控制器打开所述第一开关和第二开关。
12.如权利要求11所述的逻辑电路，进一步包括一个电源监测器，该电源监测器检测来自所述电源的电力损失并且使所述开关控制器打开所述第一开关和第二开关。
13.如权利要求12所述的逻辑电路，其中，所述电源监测器检测来自所述电源的电力恢复并且使所述开关控制器按照一个预定顺序致动所述第一开关和第二开关。
14.一种用于在逻辑电路的电力中断之后恢复存储在自主铁电存储器锁存器中的值的方法，所述自主铁电存储器锁存器简称AML，该逻辑电路包括一个电路元件输入和一个电路元件输出、以及一个包括串联连接的一个透明锁存器和一个透明AML的AML电路，所述AML电路具有一个连接到所述电路元件输出的AML电路输入以及一个连接到所述电路元件输入的AML电路输出，所述方法包括：
将所述AML电路输入与所述电路元件输出隔离开；
对所述AML电路进行上电；
在所述AML调用存储在其中的一个值之后，将所述AML电路输出与所述透明锁存器连接一个第一时间段；
将所述AML电路输出从所述透明锁存器断开；
将所述电路元件输出连接至所述AML电路输入；以及
将所述AML电路输入从该电路元件输出断开。
15.如权利要求14所述的方法，其中，将所述透明AML的输入连接到所述电路元件输出。
16.如权利要求14所述的方法，其中，将所述透明锁存器的输入连接到所述电路元件输出。
17.如权利要求14所述的方法，其中，所述逻辑电路由一个电源供电，所述方法进一步包括：
检测电力中断；以及
在响应于所述电力中断的多个时间段内将所述透明AML与所述电路元件输入、所述电路元件输出和所述透明锁存器隔离开。
18.如权利要求17所述的方法，其中，在电力中断时所述透明AML保持与所述电路元件输入、所述电路元件输出和所述透明锁存器隔离开。
19.如权利要求14所述的方法，其中，所述第一时间段大于在所述逻辑电路上电之后所述逻辑电路稳定所需要的时间。
20.一种逻辑电路，该逻辑电路包括具有状态的多个逻辑组件，所述逻辑电路通过第一电源端子和第二电源端子之间的电位供电，其中所述状态中的一个状态在电力中断期间将丢失，所述逻辑电路还包括：
嵌入在所述逻辑电路中的多个自主铁电存储器锁存器，所述自主铁电存储器锁存器简称AML，所述多个AML中的一个AML具有一个AML输出，该AML输出与到所述逻辑电路的一个组件的输入或者来自所述逻辑电路的一个组件的输出串联连接，从而使得所述多个AML中的所述一个AML在所述逻辑电路被供电时自动地存储所述逻辑组件的一个状态，并且在一次电力中断之后返回在所述逻辑电路被供电时被自动地存储的所述状态；以及
一个监测所述第一电源端子与第二电源端子之间的所述电位的电源监测电路，所述电源监测电路在所述电位小于一个预定值时将所述多个AML从连接到其上的多个电路组件上断开，并且在所述电位大于所述预定值并且稳定时将所述多个AML连接到所述电路组件。
21.如权利要求20所述的逻辑电路，其中，在所述电位从一个小于所述预定值的值增加至一个大于所述预定值的值时，所述电源监测电路按照一个预定序列将所述多个AML重新连接至所述电路组件，从而使得所述逻辑电路恢复在一个存在于所述电位降低至一个小于所述预定值的值之前的状态中的操作。
22.如权利要求21所述的逻辑电路，其中，所述逻辑电路恢复在所述存在于所述电位降低至一个小于所述预定值的值之前的状态中的操作，从而使得所述多个AML中的所述一个AML被置于存储在所述多个AML中的另一个AML中的一个状态中。
23.如权利要求21所述的逻辑电路，其中，所述逻辑电路包括多个电路组件，并且其中，所述预定序列包括一个第一步骤，在该第一步骤中，所述多个AML中的所述一个AML还包括一个AML输入，并且其中，所述多个AML中的所述一个AML连接到一个与所述AML输出连接的电路组件上，同时保持与一个连接至所述AML输入的电路组件断开。
24.如权利要求23所述的逻辑电路，其中，所述预定序列包括一个延迟，接着是一个第二步骤，在该第二步骤中，所述多个AML中的所述一个AML连接到与所述AML输入连接的所述电路组件上。
25.如权利要求24所述的逻辑电路，其中，所述延迟足以允许所述逻辑电路稳定下来。
26.如权利要求20所述的逻辑电路，包括多个连接起来以形成一个计数器的级，每一个级包括所连接的所述多个AML中的一个相应的AML，从而使得当所述逻辑电路被供电时，来自那个级的输出被持续地存储到所述相应的AML，所述相应的AML在一次电力中断之后恢复来自那个级的输出。
27.如权利要求20所述的逻辑电路，包括多个连接起来以形成一个存储多个位的移位寄存器的级，每一个级包括所连接的所述多个AML中的一个相应的AML，从而使得当所述逻辑电路被供电时，来自那个级的输出被持续地存储到所述相应的AML，所述相应的AML在一次电力中断之后恢复来自那个级的输出。
28.如权利要求20所述的逻辑电路，进一步包括所述多个AML之外的一个额外的AML，其被配置成用于存储一个节点上的一个信号值并且在所述节点上的信号电平改变之后的某一时间恢复所述信号电平。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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| US13/543,652 | 2012-07-06 | ||
| PCT/US2013/048982 WO2014008211A1 (en) | 2012-07-06 | 2013-07-01 | Embedded non-volatile memory circuit for implementing logic functions across periods of power disruption |
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| Publication Number | Publication Date |
|---|---|
| CN104412325A CN104412325A (zh) | 2015-03-11 |
| CN104412325B true CN104412325B (zh) | 2017-10-31 |
Family
ID=49882456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201380035295.XA Active CN104412325B (zh) | 2012-07-06 | 2013-07-01 | 一种电路及用于在aml中持续存储逻辑电平并在该电路的电力中断后恢复逻辑电平值的方法 |
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| Country | Link |
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| EP (1) | EP2870604B1 (zh) |
| JP (1) | JP6546530B2 (zh) |
| KR (1) | KR20150029015A (zh) |
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-
2013
- 2013-07-01 CN CN201380035295.XA patent/CN104412325B/zh active Active
- 2013-07-01 JP JP2015520631A patent/JP6546530B2/ja not_active Expired - Fee Related
- 2013-07-01 EP EP13813880.5A patent/EP2870604B1/en active Active
- 2013-07-01 KR KR20157003022A patent/KR20150029015A/ko not_active Application Discontinuation
- 2013-07-01 WO PCT/US2013/048982 patent/WO2014008211A1/en active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP6546530B2 (ja) | 2019-07-17 |
| WO2014008211A1 (en) | 2014-01-09 |
| EP2870604A4 (en) | 2015-07-01 |
| EP2870604A1 (en) | 2015-05-13 |
| CN104412325A (zh) | 2015-03-11 |
| EP2870604B1 (en) | 2018-11-14 |
| KR20150029015A (ko) | 2015-03-17 |
| JP2015529996A (ja) | 2015-10-08 |
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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