CN103258567B - 激活信号生成电路和半导体存储器装置 - Google Patents

Abstract

一种激活信号生成电路，为脉冲信号的第一和第二激活信号被施加至该电路并且该电路生成内部激活信号，其具有第一延迟元件。基于第一和第二激活信号的前（激活转换）沿的定时来激活内部激活信号。当第一激活信号的后（未激活转换）沿的定时早于第二激活信号的后沿的定时时，基于第一激活信号的后沿的定时内部激活信号变为未激活，并且当第一激活信号的后沿的定时晚于第二激活信号的后沿的定时时，在基于第一延迟元件的延迟时间的预定的延迟时间之后内部激活信号变为未激活。

Description

激活信号生成电路和半导体存储器装置

技术领域

在本文中所讨论的实施例针对一种激活信号生成电路和半导体存储器装置。

背景技术

在电容性单元类型铁电体存储器中，通过自发极化来保存非易失性数据。通过将电压施加至电容性单元，当极化不改变时读取小的电荷，或当极化改变时读取大的电荷。该读取是数据损毁读取，并且因此所读取的数据在被读取之后被立即重写在电容性单元中。当在系统中使用铁电体存储器时，表示电源供给何时接通或电源供给何时关断的内部信号，或板载系统的重置信号基本上是异步的，并且因此存在如下问题：如何防止数据损毁，同时允许这些异步信号满足存储器完成重写同步周期的要求。

另外，存在一种已知的非易失性铁电体存储器芯片的低电压检测装置，该装置包括：输出重置信号的重置单元，该重置信号，当电源供给电压从低电压增加至较高的指定电压时，在到达某一水平的电源供给电压之前维持低电平，或当电源供给电压在标准电压内时或当电源供给电压从标准电压降低至较低的电压时，维持高电平；和低电压检测同步电路，该电路检测重置信号和电源供给电压的改变，并且通过芯片激活信号来对非易失性存储器单元的操作起始点和操作停止点进行同步（参见，例如专利文献1）。

另外，存在一种已知的电源开关重置电路，该电路具有检测第一电压并且输出第一信号的第一电压检测电路，并且该电路当电源供给电压低于或等于第一电压时，禁止开始新的操作序列而同时继续完成操作中的序列（参见，例如专利文献2）。

另外，存在一种已知的铁电体存储器装置，该装置具有用于为存储器装置供电的电源供给单元、检测电源供给单元的电源供给电压水平并且当电源供给处于关断状态时根据电源供给电压水平生成低电压检测信号的电源供给检测单元、以及内部芯片启用信号生成电路（参见，例如专利文献3）。

另外，存在一种已知的非易失性半导体存储器装置，该装置具有具有多个非易失性存储器单元的数据存储块，并且该装置在擦除此数据存储块中的非易失性存储器单元之后执行对于这些非易失性存储器单元的写入（参见，例如专利文献4）。

专利文献1：日本公开特许公报第2004-95136号

专利文献2：日本公开特许公报第2006-191655号

专利文献3：日本公开特许公报第2006-190460号

专利文献4：日本公开特许公报第10-340291号

发明内容

本实施例的一个目标是提供一种激活信号生成电路和半导体存储器装置，它们能够生成满足激活周期的规定的内部激活信号。

被输入第一和第二激活信号（脉冲信号）的、并且生成内部激活信号的激活信号生成电路具有第一延迟元件，其中：基于所述第一激活信号和所述第二激活信号的前沿的定时来激活所述内部激活信号；当所述第一激活信号的后沿的定时比所述第二激活信号的后沿的定时早时，基于所述第一激活信号的后沿的定时，不激活所述内部激活信号；当所述第一激活信号的后沿的定时比所述第二激活信号的后沿的定时晚时，在基于所述第一延迟元件的延迟时间的预定的延迟时间之后，不激活所述内部激活信号。

附图说明

图1是示出根据实施例的半导体存储器装置的结构性示例的图；

图2是示出在图1的存储器单元阵列中的铁电体存储器单元和读出放大器（senseamplifier）的结构性示例的电路图；

图3是示出图2的电路的读取操作的电压波形示例的图；

图4是示出图2的铁电体电容器的磁滞特征的图；

图5是示出芯片选择信号和电源供给电压的下降的一般的规定的图；

图6是示出根据该实施例的芯片选择信号和电源供给电压的下降的规定的图；

图7是示出根据该实施例的芯片选择信号和电源供给电压的下降的规定的图；

图8是示出激活信号生成电路的结构性示例的电路图；

图9A至图9D是示出图8的激活信号生成电路的操作示例的波形图；

图10A至图10D是示出根据芯片选择信号的脉宽的信号示例的波形图；

图11A至图11C是示出根据激活信号的激活周期的信号示例的波形图；

图12是示出根据上电信号的激活信号的图；

图13是示出用于生成图10A至图10D、图11A至图11C以及图12的信号的激活信号生成电路的结构性示例的电路图；

图14是示出具有类似于图13的激活信号生成电路的功能的激活信号生成电路的另一结构性示例的电路图；

图15A和图15B是示出图14的脉宽扩展电路的结构性示例的电路图。

具体实施方式

图1是示出根据实施例的半导体存储器装置的结构性示例的图。例如半导体存储器装置是铁电体存储器装置。逆变器108将写入允许信号/WE的逻辑反向信号作为内部写入允许信号intWE输出至输入和输出缓冲器106和107。负逻辑求和（NOR）电路109将内部写入允许信号intWE和输出允许信号/OE的负逻辑求和信号作为内部输出允许信号intOE输出至输入和输出缓冲器106和107。负逻辑乘积（NAND）电路110输出写入允许信号/WE和输出允许信号/OE的负逻辑乘积信号。负逻辑乘积电路111输出低字节掩码信号/LB（其是正逻辑）和高字节掩码信号/UB（其是正逻辑）的负逻辑乘积信号。逻辑乘积（AND）电路112输出负逻辑乘积电路110的输出信号和第一芯片选择信号的逻辑反向信号/CS1的乘积信号。逻辑乘积电路113输出逻辑乘积电路112的输出信号和负逻辑乘积电路111的输出信号的逻辑乘积信号。逻辑乘积电路114将逻辑乘积电路113的输出信号和第二芯片选择信号CS2的逻辑乘积信号输出至地址锁存器101以及输入和输出缓冲器106、107。负逻辑求和（NOR）电路115将逻辑乘积电路113的输出信号的逻辑反向信号和低字节掩码信号/LB的负逻辑求和信号输出至低字节输入和输出缓冲器106。负逻辑求和电路116将逻辑乘积电路113的输出信号的逻辑反向信号和高字节掩码信号/UB的负逻辑求和信号输出至高字节输入和输出缓冲器107。

地址锁存器101锁存地址A0至A17，并且将其输出至行译码器102和列译码器104。地址A0-A17包括多个行和列地址。低字节输入和输出缓冲器106从外部接收低字节数据DT1至DT8，并且将低字节数据DT1至DT8输出至外部。高字节输入和输出缓冲器107从外部接收低字节数据DT9至DT16，并且将低字节数据DT9至DT16输出至外部。具体地，输入和输出缓冲器106和107接收将要被写入存储器单元阵列103的数据DT1至DT16，并且输出从存储器单元阵列103所读取的数据DT1至DT16。

存储器单元阵列103具有以二维矩阵形式布置的多个铁电体存储器单元，并且存储器单元阵列103存储各个地址的数据。通过选择字线、板线以及位线来识别铁电体存储器单元中的每个。行译码器102选择对应于行地址的字线和板线。列译码器104选择对应于列地址的位线。读出放大器105将从输入和输出缓冲器106、107所输入的数据放大，并且经由列译码器104将放大的数据输出至存储器单元阵列103。当通过外部控制信号输入而输入了（assert）写入周期时，数据被写入存储器单元阵列103中所选择的字线和位线的铁磁体存储器单元。另外，当宣称读取周期时，从存储器单元阵列103中所选择的字线和位线的铁磁体存储器单元读取数据。读出放大器105放大所读取的数据，并且将放大的数据输出至输入和输出缓冲器106和107。

图2是示出在图1的存储器单元阵列103中的铁电体存储器单元和读出放大器105的结构性示例的电路图。铁电体存储器单元是具有n沟道场效应晶体管201a、201b和铁电体电容器202a、202b的非易失性存储器元件。n沟道场效应晶体管201a具有连接至位线BL的漏极、连接至字线WL的栅极以及连接至节点n1的源极。铁电体电容器202a连接在节点n1与板线PL之间。n沟道场效应晶体管201b具有连接至位线/BL的漏极、连接至字线WL的栅极以及连接至节点n0的源极。铁电体电容器202b连接在节点n0与板线PL之间。

读出放大器105具有p沟道场效应晶体管205-207，以及n沟道场效应晶体管204a、204b、208至210。读出放大器激活信号/SA被输入至p沟道场效应晶体管205的栅极，并且读出放大器激活信号SA被输入至n沟道场效应晶体管210的栅极。n沟道场效应晶体管204a具有连接至预充电激活信号PC的节点的栅极和连接至位线BL的漏极。n沟道场效应晶体管204b具有连接至预充电激活信号PC的节点的栅极和连接至位线/BL的漏极。n沟道场效应晶体管204a的源极和n沟道场效应晶体管204b的源极连接至接地电位节点。

图3是示出图2的电路的读取操作电压波形示例的图，并且图4是示出图2的铁电体电容器202a、202b的磁滞特征的图。在图4中，水平轴表示施加的电压，垂直轴表示剩余极化量，极化量+Pr和-Pr是剩余极化量，电压+Vc和-Vc是矫顽电压，电压+Vs和-Vs是饱和电压。铁电体电容器202a、202b具有通过点401至406的磁滞特征。例如，铁电体电容器202a存储对应于点401的数据“1”，并且铁电体电容器202b存储对应于点404的数据“0”。

在图3中，首先，在时间t0之前，字线WL和板线PL处于低电平。铁电体电容器202a和202b分别地从位线BL和/BL断开连接。读出放大器激活信号SA处于低电平，并且读出放大器激活信号/SA处于高电平。晶体管205和210关断，并且读出放大器105不被激活。预激活信号PC处于高电平，晶体管204a和204b接通，并且位线BL和/BL被预充电至低电平（GND）。

接下来，在时间t0之后，预充电激活信号PC变为低电平，晶体管204a和204b变为关断，并且预充电周期结束。

接下来，在时间t1，字线WL变为高电平，并且晶体管201a和201b接通。

接下来，在时间t2，板线PL变为高电平。然后，因为通过施加PL电压电平电容器的极性转变（经过401402403），所以铁电体电容器202a将较高的电压输出至位线BL，并且因为电容器极性保持不变（经过404至403），所以铁电体电容器202b将较低的电压输出至位线/BL。如通过图4中的磁滞特征所示，通过此读取操作，在铁电体电容器202a和202b中所存储的数据被损毁（均在403）。然后，从那之后执行铁电体电容器202a和202b中的数据的重写。

在时间t3，读出放大器激活信号SA变为高电平，并且读出放大器激活信号/SA变为低电平。然后，晶体管205和210接通，并且读出放大器105被激活。读出放大器105将位线BL的较高的电压放大为高电平（VDD），并且将在位线/BL上较低的电压放大为低电平（GND）。位线BL和/BL被放大为CMOS电平全副信号。这些放大后的位线BL和/BL的数据作为读取的数据被输出至外部。

接下来，在时间t4，相对于位线/BL电压的正电压被施加到板线PL，并且因此，对铁电体电容器202b重写数据“0”（在点403）。并且同样地，WL电平被增加以使得为n1节点提供等于VDD的高电平。

接下来，在时间t5，板线PL变为低电平。

接下来，在时间t6，相对于位线BL的电压的负电压被施加到板线PL，并且因此，对铁电体电容器202a重写数据“1”（在点406）。

接下来，在时间t7，读出放大器激活信号SA变为低电平，读出放大器激活信号/SA变为高电平，并且预充电激活信号PC变为高电平。位线BL和/BL被预充电至低电平（GND）电位。

接下来，在时间t8，字线WL变为低电平，并且晶体管201a和201b关断。

如上所述，因为铁电体存储器单元的读取操作是数据损毁读取，所以在读取操作之后重写数据是必须的。因此，必须避免如下状态：在数据的读取操作中（t2至t7），图1的芯片选择信号/CS1或CS2未被激活（在该状态中，在数据损毁读取之后不执行重写）。

图5是示出在电源供给电压Vdd下降时芯片选择信号/CS1和CS2的一般的脉宽规定的图。第一芯片选择信号/CS1满足激活周期Tc1并且第二芯片选择信号CS2满足激活周期Tc2是必须的。基本地，激活周期Tc1和激活周期Tc2具有相同的周期。如果它们未被满足，则当在完成重写数据之前电源供给电压Vdd下降并且变为低于最小电源供给电压Vddm时，其变为重写未完成（对铁电体电容器202a和202b未施加足够的电压）的状态。在这种情况下，数据损毁发生。注意，当第一芯片选择信号/CS1通过下降并以低电平而激活存储器，第二芯片选择信号/CS2通过上升并以高电平而激活存储器，以及内部电路被激活时，尽管第一芯片选择信号/CS1是不满足激活周期Ta1的规定的信号501并且第二芯片选择信号CS2是不满足激活周期Ta2的规定的信号502，但是通过引入使内部电路继续处理并且完成重写的装置而可以防止数据损毁。

图6是示出根据本实施例，当电源供给电源Vdd下降时芯片选择信号/CS1和CS2的脉宽规定的图。第一芯片选择信号/CS1允许立即激活周期终止以用于实现快速周期。然而，第一芯片选择信号/CS1可以满足激活周期Ta1和激活周期Tc1，并且严格地同步。如果不满足，或当电源供给电压Vdd下降而未完成重写数据时，其变为写入未被执行（未对铁电体电容器202a和202b施加足够的电压）的状态。在这种情况下，数据损毁发生。第二芯片选择信号CS2生成内部芯片选择信号，该信号满足激活周期Ta2和激活周期Tc2并且其上升沿作为触发。因此，当第二芯片选择信号CS2是不满足激活周期Ta2的信号602时，内部地生成满足激活周期Ta2的内部芯片选择信号。然而，因为温度和供给电压随外部时钟的变化，内部延迟定时不是很稳定，从而可能将一些裕量（margin）加入到目录规格（catalogspecification）Ta2和TC2，所以它们分别地比Ta1和Tc1长。

为了即使当存在温度和供给电压的环境变量时也实现快速周期，所以通过第一芯片选择信号/CS1下降沿开始操作，并且通过其上升沿立即终止激活周期，在该第一芯片选择信号/CS1中，由外部稳定时钟驱动并且几乎不存在对于环境的周期和定时变化。然而，第一芯片选择信号/CS1不生成自驱动内部激活信号，并且因此必须避免低电平周期（激活周期）和高电平周期（预充电周期）的最小化规定。对于通过第二芯片选择信号CS2开始的激活周期，强制终止（外部控制的定时终止）也是可能的，但是因为使第二芯片选择信号CS2生成异步的、自驱动类型的内部激活信号，因此，使用通过使用CS控制输入允许在强制终止的快速周期操作与异步的、自驱动类型之间进行选择性转换的装置，能够实现不导致数据损毁的操作。半导体存储器被用在利用此非易失性存储器的系统中，并且因此即使当对第一芯片选择信号/CS1的限制以及对电源供给的接通和关断禁止限制被无意地损坏时需要防止数据损坏。

图7是示出在通过本实施例的第一芯片选择信号/CS1开始激活周期Tc1并且基于第二芯片选择信号CS2结束激活周期Tc2的情况下，当电源供给电压Vdd下降时/CS1和CS2的组合的放松规定。当通过外部系统重置第二芯片选择信号CS2变为低电平时，即使第一芯片选择信号/CS1的上升沿701不满足激活周期（低电平）Ta1，也可生成内部激活信号以满足第二芯片选择信号CS2的激活周期Tc2。因此，内部激活信号维持其激活状态直到数据重写完成，并且因此数据损毁不发生。注意，通过与第一芯片选择信号/CS1独立的作为高电平的第二芯片选择信号CS2的操作启用了激活周期Tc1的快速操作以获得最小化的周期。

第一芯片选择信号/CS1是第一激活输入信号，并且第二芯片选择信号CS2是第二激活输入信号。激活信号生成电路基于稍后输入的第一激活信号/CS1和第二激活信号CS的前转换沿（前方沿）的定时来激活内部激活信号。另外，当所讨论的第一激活信号/CS1的后转换沿（后方沿）的定时比所讨论的第二激活信号CS2的后转换沿（后方沿）的定时早时，激活信号生成电路立即基于第一激活信号/CS1的后沿的定时不激活内部激活信号。另外，当第一激活信号/CS1的后沿的定时比第二激活信号CS2的后沿的定时晚时，其转换至自定时模式，并且在基于第一延迟元件814、817以及820的延迟时间的预定的延迟时间之后，激活信号生成电路不激活内部激活信号（图8）。因此，借助于之前的CS2转换至未激活（低电平），/CS1负脉冲的不规则短周期导致没有数据损毁。

图8是示出激活信号生成电路的结构性示例的电路图，并且图9A至图9D是示出图8的激活信号生成电路的操作示例的波形图。激活信号生成电路接收第一芯片选择信号/CS1和第二芯片选择信号CS2（均为脉冲信号），并且生成内部激活定时信号ACT、字线WL的定时信号、板线PL的定时信号以及读出放大器激活定时信号SA。第一芯片选择信号/CS1是第一激活信号，第二芯片选择信号CS2是第二激活信号。逆变器801输出第一芯片选择信号/CS1的逻辑反向信号作为第一内部芯片选择信号iCS1。逻辑乘积电路802输出第一内部芯片选择信号iCS1和第二芯片选择信号CS2的逻辑乘积信号作为第二内部芯片选择信号iCS2。逻辑乘积电路803输出第一内部芯片选择信号iCS1和第二内部芯片选择信号iCS2的逻辑乘积信号B1。

逆变器804输出第一内部芯片选择信号iCS1的逻辑反向信号。负逻辑乘积电路805输出逆变器804的输出信号和第二内部芯片选择信号iCS2的负逻辑乘积信号。负逻辑乘积电路807输出第一内部芯片选择信号iCS1和第二内部芯片选择信号iCS2的负逻辑乘积信号。负逻辑乘积电路806输出负逻辑乘积电路805和808的输出信号的负逻辑乘积信号。负逻辑乘积电路808输出负逻辑乘积电路806和807的输出信号的负逻辑乘积信号作为信号B2。

逻辑乘积电路809输出逆变器825的输出信号和信号B1的逻辑乘积信号。延迟元件810输出通过延迟逻辑乘积电路809的输出信号而获得的信号。逆变器811输出延迟元件810的输出信号的逻辑反向信号。逻辑乘积电路812输出逆变器811的输出信号和逻辑乘积电路809的输出信号的逻辑乘积信号。逻辑乘积电路813输出逆变器825的输出信号和逻辑乘积电路812的输出信号的逻辑乘积信号。延迟元件814输出通过延迟逻辑乘积电路813的输出信号而获得的信号。逻辑求和（OR）电路815输出延迟元件814的输出信号和逻辑乘积电路812的输出信号的逻辑求和信号。逻辑乘积电路816输出逆变器825的输出信号和逻辑求和电路815的输出信号的逻辑乘积信号。延迟元件817输出通过延迟逻辑乘积电路816的输出信号而获得信号。逻辑求和电路818输出延迟元件817的输出信号和逻辑求和电路815的输出信号的逻辑求和信号。逻辑乘积电路819输出逆变器825的输出信号和逻辑求和电路818的输出信号的逻辑乘积信号。延迟元件820输出通过延迟逻辑乘积电路819的输出信号而获得的信号。逻辑求和电路821输出延迟元件820的输出信号和逻辑求和电路818的输出信号的逻辑求和信号。

延迟元件822输出通过延迟逻辑求和电路821的输出信号而获得的信号。逆变器823输出逻辑求和电路821的输出信号的逻辑反向信号。逻辑乘积电路824输出延迟元件822的输出信号和逆变器823的输出信号的逻辑乘积信号。逆变器825输出逻辑乘积电路824的输出信号的逻辑反向信号。

逆变器826输出逻辑乘积电路812的输出信号的逻辑反向信号。逆变器827输出逻辑求和电路815的输出信号的逻辑反向信号。逆变器828输出逻辑求和电路818的输出信号的逻辑反向信号。

逻辑乘积电路829输出逻辑求和电路821的输出信号和信号B2的逻辑乘积信号作为内部激活定时信号ACT。逻辑乘积电路830输出逻辑求和电路821的输出信号、逆变器826的输出信号以及信号B2的逻辑乘积信号作为字线WL的定时信号。逻辑乘积电路831输出逻辑求和电路821的输出信号、逆变器827的输出信号以及信号B2的逻辑乘积信号作为板线PL的定时信号。逻辑乘积电路832输出逻辑求和电路821的输出信号、逆变器828的输出信号以及信号B2的逻辑乘积信号作为读出放大器激活定时信号。将参照图10A至10D在下文描述这些信号的示例。

信号B1是第一内部芯片选择信号iCS1和第二内部芯片选择信号iCS2的逻辑乘积信号。第二延迟元件810是脉宽压缩电路，如图9A所示该电路用短脉冲删除信号B1。因此，在内部激活信号ACT的上升沿，相对于内部芯片选择信号iCS1和iCS2的上升沿发生延迟。

延迟元件814、817以及820是第一延迟元件，并且延迟元件810是第二延迟元件。第二延迟元件810的延迟时间被设置为基于从第一芯片选择信号/CS1或第二芯片选择信号CS2被输入时起到图2的板线PL开始上升为止的延迟时间的时间。

如在图9B至图9D所示，当从第一芯片选择信号/CS1和第二芯片选择信号CS2的前沿（前方沿）的定时到第一芯片选择信号/CS1的后沿（后方沿）的时间比基于第二延迟元件810的延迟时间的时间长时，激活信号生成电路从第一芯片选择信号/CS1和第二芯片选择信号CS2的前沿的定时起、在基于的第二延迟元件810的延迟时间的预定的延迟时间之后激活内部激活信号ACT。

另外，如在图9A中所示，当从第一芯片选择信号/CS1和第二芯片选择信号CS2的前沿的定时到第一芯片选择信号/CS1的后沿的定时比基于第二延迟元件810的延迟时间的时间短时，激活信号生成电路保持内部激活定时信号ACT不激活。

负逻辑乘积电路805至808形成锁存电路，并且输出信号B2。如在图9A、9B以及9D中所示，当第一内部芯片选择信号iCS1早于第二内部芯片选择信号iCS2变为低电平时，信号B2也变为低电平。具体地，在第二内部激活信号iCS2处于高电平期间，当第一内部激活信号iCS1变为低电平时，因为锁存电路处于接通状态，所以信号B2根据第一内部芯片选择信号iCS1而变为低电平。当信号B2变为低电平时，内部激活定时信号ACT、字线WL的定时信号、板线PL的定时信号以及读出放大器激活定时信号SA通过逻辑乘积电路829至832而变为低电平，并且如图9B所示，这导致与外部/CS1输入信号的终止沿（上升沿）对应的强制终止。

如在图9C中所示，当第二内部芯片选择信号iCS2早于第一内部芯片选择信号iCS1变为低电平时，锁存电路（由805-808构成）锁存第一内部芯片选择信号iCS1的高电平，并且输出处于高电平的信号B2。然后，在逆变器825输出低电平之前，内部激活信号ACT、字线WL的定时信号、板线PL的定时信号以及读出放大器激活定时信号SA都维持在高电平。

第一延迟元件814、817以及820中的每个是脉宽扩展电路。延迟元件822、逆变器823以及逻辑乘积电路824是用于脉冲下降沿的检测电路，并且在下降沿时输出正的短脉冲。逆变器825输出此正的短脉冲的逻辑反向信号作为负的短脉冲。逻辑乘积电路809、813、816以及819接收逆变器825的输出信号以重置延迟脉冲波分量。逻辑求和电路815、818以及821输出各个延迟元件814、817以及820的输出信号的求和，并且预延迟用于放大正的脉宽的信号，因此最终确定内部激活定时信号ACT的下降沿的定时。

图9A示出了保护模式的情况，在保护模式中第一内部芯片选择信号iCS1具有短脉宽并且内部激活定时信号ACT未激活。图9B示出了/CS1控制模式的情况，在/CS1控制的模式中内部激活定时信号ACT根据第一内部芯片选择信号iCS1的下降沿而下降。图9C示出了自定时模式的情况，在自定时模式中，内部激活定时信号ACT操作用于预定的固定脉宽。图9D示出了暂停模式的情况，在暂停模式中，因为内部芯片选择信号iCS1和iCS2的高电平期间（激活周期）足够长，所以内部激活定时信号ACT操作用于预定的固定脉宽。

激活信号生成电路基于第一芯片选择信号/CS1和第二芯片选择信号CS2的前沿（前方沿）的定时来激活内部激活定时信号ACT。

另外，如在图9B中所示，当第一芯片选择信号/CS1的后沿（后方沿）的定时早于第二芯片选择信号CS2的后沿（后方沿）时，激活信号生成电路基于第一芯片选择信号/CS1的后沿（后方沿）的定时而不激活内部激活定时信号ACT。

另外，如在图9C中所示，当第一芯片选择信号/CS1的后沿的定时晚于第二芯片选择信号CS2的后沿的定时时，其操作为自定时模式并且在预定的延迟时间之后激活信号生成电路不激活内部激活定时信号ACT，该预定的延迟时间是基于第一延迟元件814、817以及820的延迟时间的延迟时间。基于输入第一芯片选择信号/CS1或第二芯片选择信号CS2并且图2的板线PL变为高电平的时间而设置第一延迟元件814、817以及820的延迟时间，存储器单元（非易失性存储器元件）的数据由读出放大器105锁存，然后板线PL变为低电平，并且数据0和1均被重写在存储器单元（非易失性存储器单元）中，即完成图3的序列的周期。

图10A至图10D是示出根据芯片选择信号/CS1和CS2的脉宽的信号示例的波形图。简要地，图10A用于过短的激活脉冲周期，PL未移动。图10B用于长于PL上升定时之后的激活脉冲，其进入自定时模式因此保留重写“1”周期，然后WL变为低电平。图10c用于一般推荐的定时激活脉宽，维持用于从PL下降到WL下降的最小延迟（其为“1”的重写周期）。WL脉宽随着所施加的ACT脉宽而改变，并且该情况呈现出最短的周期时间。图10D用于较长的激活脉宽，因为给予了足够长的“1”重写定时所以自定时自动地强制WL下降。

图10A示出了芯片选择信号/CS1的脉宽少于20ns的情况。当芯片选择信号/CS1的脉宽少于20ns时，字线WL的定时信号变为高电平。然而，只要板线PL的定时信号不变为高电平，则在芯片选择信号/CS输入后，第一芯片选择信号iCS1就可以立即返回至低电平，并且因此板线PL的定时信号和读出放大器激活定时信号SA不变为高电平。因为板线PL不变为高电平，所以即使通过具有短于适当的读取和恢复序列周期的外部控制信号输入读取周期，也不执行数据读取，并且因此不发生数据损毁。

图10B示出了芯片选择信号/CS1的脉宽为20ns至40ns的情况。当芯片选择信号/CS1的脉宽为20ns至40ns时，字线WL和板线PL的定时信号变为高电平。当在板线PL处于高电平期间第一内部芯片选择信号iCS1变为低电平时，以自定时模式操作内部激活信号ACT、字线WL和板线PL的定时信号以及读出放大器激活定时信号SA的高电平。因此，适当的执行数据的读取和数据的重写，并且数据的损毁未发生。

图10C示出了芯片选择信号/CS1的脉宽为40ns至100ns的情况。当芯片选择信号/CS1的脉宽为40ns至100ns时，字线WL和板线PL的定时信号以及读出放大器激活信号SA发出正脉冲。当在板线PL的定时信号变为低电平之后第一芯片选择信号/CS1变为高电平时，在必须的“1”重写定时结束之后，根据类似于在上侧的字线WL的定时信号的信号的第一芯片选择信号/CS1的上升沿，字线WL的定时信号下降。另外，当在板线PL的定时信号变为低电平并且必须的“1”重写定时结束之后，第一芯片选择信号/CS1变为高电平时，类似于在激活周期之后在下侧的字线WL的定时信号，字线WL的定时信号立即下降。因此，适当地执行了数据的读取和数据的重写，并且未发生数据损毁。

图10D示出了芯片选择信号/CS1的脉宽长于100ns的情况。当芯片选择信号/CS1的脉宽长于100ns时，字线WL和板线PL的定时信号以及读出放大器激活定时信号SA根据自定时脉冲输出，并且字线WL的定时信号独立于/CS1输入周期的长度而变为低电平。因此，适当地执行数据的读取和数据的重写，并且未发生数据损毁。

图11A至图11C是示出就保护数据免受最小周期破坏而言周期根据激活信号ACT2的激活周期的信号示例的波形图。因为CS2激活周期是沿触发并且自定时的，所以应当描述再次触发保护方法。当以短于规定的自定时激活周期（ACT）的间隔激活下一激活信号ACT2（从CS2生成）时，此第二激活过渡（transition）被忽略并且被重新成形为ACT2a，从而防止数据损毁。如在图13中所示，激活信号ACT2是第一芯片选择信号CS1（在此图中为正逻辑）、高字节选择信号UB（为正逻辑）、低字节选择信号LB（为正逻辑）、输出启用信号OE、写入允许信号WE、以及第二芯片选择信号CS2的逻辑乘积的信号。注意，该图中的这些信号都是正逻辑信号。内部激活定时信号ACT对应于图8的内部激活信号ACT。

在图11A中，激活信号ACT2的第一激活脉冲的脉宽是短的，并且因此生成内部激活定时信号ACT，以满足规定的激活周期（读取和重写）。在内部激活定时信号ACT处于高电平期间，激活信号ACT2的第二激活脉冲发生。具体地，这意味着激活信号ACT2的第一激活脉冲与第二激活脉冲之间的间隔短于规定的激活周期。在这种情况下，基于内部激活信号ACT，通过保持激活信号ACT2的第一激活脉冲并且忽略第二激活脉冲而生成激活信号ACT2a。因此，代替使用激活信号ACT2，可以生成采用正沿触发的激活信号ACT2a，采用正沿触发的激活信号ACT2a使得能够生成能够生成一个ACT脉冲，该ACT脉冲满足规定的激活周期。

在图11B中，激活信号ACT2的第一激活脉冲的脉宽是短的，并且在内部激活信号ACT下降之后第二激活脉冲的下降发生。同样在此情况下，防止在ACT下降期间在ACT2a上生成脉冲以保持ACT2高电平，基于内部激活信号ACT，通过保持激活信号ACT2的第一激活脉冲并忽略第二激活脉冲来生成激活信号ACT2。因此，可以生成满足规定的激活周期的激活信号ACT2a。

在图11C中，激活信号ACT2的第一激活脉冲的脉宽是短的，并且从内部激活信号ACT的下降到激活信号ACT2的第二激活脉冲的下降的周期长于一个激活周期。在这种情况下，能够在ACT变为低电平之后开始第二激活周期，并且未发生数据损毁，但是类似于图11A和图11B，基于内部激活信号ACT通过保持激活信号ACT2的第一激活脉冲并且忽略第二激活脉冲来生成激活信号ACT2a。因此，可以生成满足规定的激活周期的激活信号ACT2a。

通过在激活信号ACT2的上升沿时由D类型锁存器锁存内部激活信号ACT来实现图11A至图11C中的ACT2的信号波形。未命名的波形对应于表示通过矩形和箭头表示的保持状态的D类型锁存输出。矩形之外是对应于ACT电平的各个波的导通状态。此信号的反向和ACT2的乘积生成ACT2a。

当内部激活信号ACT激活时，即使在内部激活信号ACT返回至低电平之前输入第一芯片选择信号CS1或第二芯片选择信号CS2的激活沿，也不开始内部激活信号ACT的下一个激活周期，因此防止再次触发。

另外，即使在内部激活信号ACT的激活周期结束时激活第一芯片选择信号CS1或第二芯片选择信号CS2，也不开始内部激活信号ACT的下一个激活周期。

图12是示出对应于上电信号PON的激活信号ACT。当通过接通电源电源供给电压Vdd上升到所需的最小电压以上时，上电信号PON变为高电平，并且当通过关断电源电源供给电压Vdd下降到所需的最小电压以下时，上电信号PON变为低电平。锁存电路与芯片选择信号CS1或CS2的激活沿同步地锁存上电信号PON，并且输出锁存的上电信号PONQ。当上电信号PONQ处于高电平时，激活所有生成的定时信号，并且在激活信号ACT处于高电平过程中，进行对重写的序列的读取。即使在激活信号ACT在规定的激活周期保持高电平的过程中电源供给电压Vdd和上电信号PON下降时，序列也继续直至完成。在电源供给电压Vdd以缓慢减少的速率（例如50ms）下降之后激活信号ACT处于高电平的时期是大约50ns。因此，在激活周期中执行正常的数据写入，并且可以防止数据损毁。另一方面，当上电信号PONQ处于低电平时，所有生成的信号被门控并且是未激活的，即上保持低电平。

当在内部激活信号ACT的激活周期开始时上电信号PON未被激活的情况下，所有生成的定时信号被门控并且是未激活的，以使得内部激活信号ACT的激活周期未开始。另外，当在内部激活信号ACT的激活周期开始时上电信号PON被激活的情况下，激活所有生成的定时信号，以使得内部激活信号ACT的激活周期开始。即使当在激活周期继续的过程中上电信号PON从激活状态改变为未激活状态的情况下，PONQ将PON电平保持在周期开始点的电平，所以所有生成的定时信号是激活的，并且在内部激活信号ACT的激活周期结束之前，读取和重写序列继续直到结尾周期。

图13是示出用于生成图10A至图10D、图11A至图11C以及图12的信号的激活信号生成电路的结构性示例的电路图。第一芯片选择信号CS1、高字节选择信号UB、低字节选择信号LB、输出允许信号OE、写入允许信号WE以及第二芯片选择信号CS2均为正逻辑信号。

逻辑求和电路1301输出高字节选择信号UB和低字节选择信号LB的逻辑求和信号。逻辑求和电路1302输出输出允许信号OE和写入允许信号WE的逻辑求和信号。逻辑乘积电路1303输出第一芯片选择信号CS1、逻辑求和电路1301的输出信号以及逻辑求和电路1302的输出信号的逻辑乘积信号作为激活信号ACT1。多个逆变器1305输出通过将激活信号ACT1延迟并且逆变而获得的信号。负逻辑求和电路1306输出多个逆变器1305的输出信号和激活信号ACT1的负逻辑求和信号，从而生成ACT1的负沿脉冲。D类型锁存电路1304接收将被锁存的激活（全面（thorough））信号ACT1和第二芯片选择信号CS2，并且通过CS1控制输出表示激活周期结束的锁存信号CS1Q。负逻辑乘积电路1307输出逆变器138的输出信号、负逻辑求和电路1306的输出信号以及信号CS1Q的负逻辑乘积信号，从而表示除了在板线处于高电平期间，通过短脉冲以CS1终止激活控制信号。逻辑乘积电路1309输出暂停信号tOUT和负逻辑乘积电路1307的输出信号的逻辑乘积信号作为重置信号rst（因此包括暂停重置）。

逻辑乘积电路1310输出激活信号ACT1和第二芯片选择信号CS2的逻辑乘积信号作为激活信号ACT2。逆变器1311输出激活信号ACT2的逻辑反向信号。D类型锁存电路1312接收激活信号ACT3和逆变器1311的输出信号，并且输出锁存的信号，因此防止无意地再次触发自定时开始。逆变器1313输出D类型锁存电路1312的输出信号的逻辑反向信号。逻辑乘积电路1314输出激活信号ACT2和逆变器1313的输出信号的逻辑乘积信号。逆变器1315输出通过将逻辑乘积电路1314的输出信号延迟和逆变而获得的信号。逻辑乘积电路1316输出逻辑乘积电路1314的输出信号和逆变器1315的输出信号的逻辑乘积信号，因此发出在与门（AND）1314输出的上升沿上的正的窄脉冲，其是自定时的原始脉冲。逻辑乘积电路1317输出重置信号rst和逻辑乘积电路1316的输出信号的逻辑乘积信号。第一脉宽扩展电路1318a接收重置信号rst并且输出通过扩展逻辑乘积电路1317的输出信号的脉宽而获得的信号。第二脉宽扩展电路1318b接收重置信号rst并且输出通过扩展第一脉宽扩展电路1318a的输出信号的脉宽而获得的信号。与第一脉冲扩展电路1318a和第二脉宽扩展电路1318b类似地提供第三脉冲扩展电路等，并且使用来自1318系列逆变器tap的期望的延迟信号和使得其中的两个合成脉冲，生成具有多个类型的脉宽和定时延迟的脉冲信号。逻辑求和电路1319输出逻辑乘积电路1317的输出信号和多个脉宽扩展电路1318a、1318b等的输出信号的逻辑求和信号作为表示自定时进行的激活信号ACT3。

逆变器1320输出激活信号ACT3的逻辑反向信号。D类型锁存电路1321接收逆变器1320的输出信号和上电信号PON，并且输出锁存的信号PONQ，因此在ACT3激活期间保持PON信号电平。脉宽扩展电路1318具有多个脉宽扩展电路（诸如第一脉宽扩展电路1318a和第二脉宽扩展电路1318b），并且输出多个脉冲信号。

逻辑乘积电路1322输出激活信号ACT3和上电信号PONQ的逻辑乘积信号作为激活信号ACT3f。逻辑乘积电路132输出脉冲扩展电路1318的输出脉冲信号和上电信号PONQ的逻辑乘积信号作为定时信号tN。逻辑乘积电路1324输出脉冲扩展电路1318的另一输出脉冲信号和上电信号PONQ的逻辑乘积信号作为板线激活定时信号tPL，此信号连接至PL驱动电路并且还用在1308和1307中以表示PL是激活的。逻辑乘积电路1325输出脉冲扩展电路1318的又一输出脉冲信号和上电信号PONQ的逻辑乘积信号作为表示自定时（ACT3处于高电平）周期结束的暂停信号tOUT。逆变器1308输出板线信号tPL的逻辑反向信号。

激活信号ACT1是第一芯片选择信号CS1、高字节选择信号UB、低字节选择信号LB、输出允许信号OE以及写入允许信号WE的复合信号。激活信号ACT2是激活信号ACT1和第二芯片心选择信号CS2的复合信号。

D类型锁存电路1304输出之前下降的、表示芯片选择信号CS1和CS2之间的关系的信号CS1Q。作为高电平信号CS1Q表示芯片选择信号CS2在CS1下降之前下降。通过激活信号ACT1的下降沿负逻辑求和电路1306的输出信号脉动至高电平。重置信号rst是用于重置（即，脉宽扩展电路1318a、1318b等的强制终止）的信号。负逻辑乘积电路1307接收在板线信号tPL处于高电平的周期中处于低电平的信号、负逻辑求和电路1306的输出信号以及信号CS1Q，并且在板线信号tPL处于高电平的周期和信号CS1Q处于高电平的周期中，阻止负逻辑求和电路1306的输出脉冲信号的块传播。此外，逻辑乘积电路1309输出通过暂停信号tOUT对于负逻辑乘积电路1307的输出信号重置的信号作为重置信号rst。

D类型锁存电路1312用于当外部指示时，在规定的激活周期中再次阻止激活信号，并且通过激活信号ACT3锁存激活信号ACT2。逻辑乘积电路1314控制激活信号ACT2的传送。逻辑乘积电路1316通过逻辑乘积电路1314的输出信号的上升沿生成短脉冲。脉宽扩展电路1318a、1318b等生成具有预定的脉宽的定时信号。应当注意对于脉宽扩展电路1318a、1318b等中的每个，提供用于重置的逻辑乘积电路，以使得在短的时期内完成所有重置。

应当注意，从脉宽扩展电路1318（包括脉宽扩展电路1318a、1318b）的任意中间阶段提取信号。在逻辑乘积电路1322至1325中生成必要的延迟定时和脉宽的多个脉冲信号ACT3f、tN、tPL、tOUT。另外，脉宽扩展电路1318的信号是这样的信号：该信号提取与上电信号PONQ的逻辑乘积，并且该信号被提供至半导体存储器装置的各个单元，从而仅当电源供给电压Vdd等于或高于预定的电压时允许周期操作。

D类型锁存电路1321通过激活信号ACT3来锁存上电信号PON，并且在其周期中，允许在未受到上电信号PON的状态改变的影响的情况下进行操作直到周期完成。另外，即使上电信号PON在激活信号ACT3的高电平中从低电平改变到高电平，D类型锁存电路1321也停止对半导体存储器装置的各个单元传送脉冲信号的改变（一个激活周期的量）周期，从而防止故障。

图14是示出具有类似于图13的激活信号生成电路的功能的激活信号生成电路的另一结构性示例的电路图。下面将描述图14的电路与图13的电路的不同。

多个逆变器1401输出通过将激活信号ACT2延迟并且逆变而获得的信号。逻辑乘积电路1402输出激活信号ACT2、逆变器1401的输出信号、逆变器1404的输出信号以及上电信号PON的逻辑乘积信号。脉宽扩展电路1403接收重置信号rst、逻辑乘积电路1402的输出信号的脉宽，并输出激活信号ACT3f、定时信号tN、板线信号tPL以及暂停信号tOUT。逆变器1404输出激活信号ACT3f的逻辑逆变信号。逻辑乘积电路1402联合上电信号PON，并且因此可以从脉宽扩展电路1403的任意中间阶段提取信号tN、tPL以及tOUT，这允许省略图13的逻辑乘积电路1322至1325。

逻辑乘积电路1402是当第一芯片选择信号（第一激活信号）CS1、第二芯片选择信号（第二激活信号）CS2以及上电信号（第三激活信号）均处于激活状态时输出激活信号的逻辑电路。当逻辑乘积电路1402输出激活信号时，脉宽扩展电路1403扩展逻辑乘积电路1402所输出的激活信号的激活脉宽。这些功能是：通过ACT2上升沿的窄脉冲，采样PON和此时的反向ACTf信号，然后当条件适合于开始自定时周期时发射窄脉冲。然后，在1403中放大窄脉冲，因此消除来自图13中的两个D锁存。

图15A是示出图14的脉宽扩展电路1403的原理的电路图，并且在图15A中，省略重置信号。脉宽扩展电路1403具有逆变器1501、1503以及1505和逻辑求和电路1502、1504以及1506。逻辑求和电路1502的输出信号n2a是通过将输入信号INa的正脉宽扩展至它的两倍而获得的信号。逻辑求和电路1504的输出信号n3a是通过将输入信号INa的正脉宽扩展至其四倍而获得的信号。逻辑求和电路1506的输出信号n4a是通过将输入信号INa的正脉宽扩展至其八倍而获得的信号。除非逐步地将脉宽扩展至两倍、四倍、八倍等，输入信号INa的短脉冲变为多个分割后的脉冲。重复以两倍为单位的扩展直到达到目标脉宽。旁路输入并且与逆变器延迟进行或运算能够使反应时间变小，并且这进一步导致访问速度的增加。

图15B是示出具有图14的重置的脉宽扩展电路1403的结构性示例的电路图。重置信号RSTb被输入至逻辑乘积电路1511和负逻辑乘积电路1512至1514，并且这些并行的重置能够以高速度通过窄重置脉冲重置，并且绝不留下内部传播无用脉冲。

根据本实施例，在具有两个芯片选择信号/CS1和CS2的终端的半导体存储器装置中，除了允许关于检测异步电源供给开/关的异步上电信号PON防止数据损毁之外，提供了在第一芯片选择信号/CS1（强制终止、快速操作周期）与第二芯片选择信号CS2（自驱动终止、慢操作周期、能够连接至外部异步重置）之间的功能性的差异。在半导体存储器装置的操作中，在用第一芯片选择信号/CS1控制操作的情况下执行快速读取或写入，并且当用第二芯片选择信号CS2控制操作时，未发生数据损毁。另外，关于第二芯片选择信号CS2和上电信号PON，执行在规定操作条件下的正常操作，并且即使未规定的情况发生时也可以防止数据损毁。

生成满足激活周期的规定的内部激活信号，并且可以保证基于内部激活信号的合适的操作。

应当注意，上述实施例仅示出实现本发明的具体示例，并且本发明的技术范围不应以通过这些实施例以限制性的方式解释。即，本发明可能实现为各种形式而不背离本发明的技术精神或主要特征。

Claims (7)

1.一种激活信号生成电路，为脉冲信号的第一激活信号和第二激活信号输入至所述激活信号生成电路，并且所述激活信号生成电路生成内部激活信号，所述激活信号生成电路包括第一延迟元件，

其中：

基于所述第一激活信号和所述第二激活信号的前沿的定时来激活所述内部激活信号；

当所述第一激活信号的后沿的定时比所述第二激活信号的后沿的定时早时，基于所述第一激活信号的后沿的定时，不激活所述内部激活信号；

当所述第一激活信号的后沿的定时比所述第二激活信号的后沿的定时晚时，在基于所述第一延迟元件的延迟时间的预定的延迟时间之后，不激活所述内部激活信号。

2.根据权利要求1所述的激活信号生成电路，进一步包括第二延迟元件，其中：

当从所述第一激活信号和所述第二激活信号的前沿的定时到所述第一激活信号的后沿的定时的时间比基于所述第二延迟元件的延迟时间的时间长时，从所述第一激活信号和所述第二激活信号的前沿的定时起、在基于所述第二延迟元件的延迟时间的预定延迟时间之后激活所述内部激活信号；并且

当从所述第一激活信号和所述第二激活信号的前沿的定时到所述第一激活信号的后沿的定时的时间比基于所述第二延迟元件的延迟时间的时间短时，所述内部激活信号保持不激活。

3.根据权利要求1所述的激活信号生成电路，其中：

当所述内部激活信号被激活时，即使当在所述内部激活信号的激活周期结束之前输入所述第一激活信号或所述第二激活信号的前沿时，也不开始所述内部激活信号的下一个激活周期；并且

即使当在所述内部激活信号的激活周期结束时激活所述第一激活信号或所述第二激活信号时，也不开始所述内部激活信号的下一个激活周期。

4.根据权利要求1所述的激活信号生成电路，其中：

当在所述内部激活信号的激活周期将开始时上电信号为未激活状态时，防止所述内部激活信号的所述激活周期开始；

当在所述内部激活信号的激活周期将开始时上电信号为激活状态时，开始所述内部激活信号的激活周期；以及

当在所述内部激活信号的激活周期结束之前所述上电信号从激活状态改变到未激活状态时，维持所述内部激活信号的激活状态直到所述内部激活信号的激活周期结束。

5.根据权利要求1所述的激活信号生成电路，进一步包括：

逻辑电路，其基于所述第一激活信号或所述第二激活信号的前沿的定时来对第三激活信号进行采样，并且输出内部脉冲信号；和

脉宽扩展电路，其扩展所述内部脉冲信号的脉宽，并且输出所述内部激活信号。

6.一种半导体存储器装置，包括：

根据权利要求2所述的激活信号生成电路；和

具有连接至板线的铁电体电容器的非易失性存储器元件，其中：

所述第二延迟元件的延迟时间被设置为基于从所述第一激活信号或所述第二激活信号的前沿的定时到所述板线开始操作的延迟时间的时间。

7.根据权利要求6所述的半导体存储器装置，其中基于所述第一激活信号或所述第二激活信号的前沿的定时设置所述第一延迟元件的延迟时间，并且所述板线升高，所述非易失性存储器元件的数据由读出放大器锁存，所述板线下降，并且所述数据被重写在所述非易失性存储器元件中。