JP2003288782A - 強誘電体メモリの駆動装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップ駆動時にアドレスのリード／ライトサ
イクル時間を十分に確保できるようにした強誘電体メモ
リの駆動装置及び方法を提供する。 【解決手段】 バッファリングされたアドレス信号をフ
ィードバックされるセル動作パルスによってラッチする
アドレスラッチブロック；アドレス信号の変化を感知し
てアドレス遷移検出信号ＡＴＤを発生させ複数のアドレ
スによって発生されたＡＴＤパルスを合算して出力する
ＡＴＤＳＵＭ値出力ブロックと、ＡＴＤＳＵＭ値のパル
ス幅を拡張し拡張されたパルス信号を用いてチップ制御
パルスを出力するパルス幅拡張／制御パルス発生ブロッ
クと、チップ制御パルスを用いてリード／ライトチップ
動作に必要とするパルス幅を有するセル動作パルスを発
生させるセル動作パルス発生ブロックを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体に関する
もので、特に、チップ駆動時に該当アドレスのリード／
ライトサイクル時間を十分に確保できるようにした強誘
電体メモリの駆動装置及び方法に関する。

【０００２】

【従来の技術】一般に、不揮発性強誘電体メモリ装置す
なわち、ＦＲＡＭ（Ferroelectric Random Access Memo
ry）はＤＲＡＭ程度のデータ処理速度を有し、電源のオ
フ時にもデータが保存される特性のため次世代記憶素子
として注目を浴びている。

【０００３】ＦＲＡＭはＤＲＡＭとほとんど同じ構造を
有する記憶素子であって、キャパシタの材料として強誘
電体を用いたことが異なる。強誘電体の特性である高い
残留分極を利用したものである。この残留分極特性によ
って電界を除去してもデータが消えない。すなわち、不
揮発性素子である。

【０００４】図１は一般的な強誘電体の特性のヒステリ
シスループ特性図である。図１のように、電界によって
誘起された分極が電界を除去しても残留分極（又は自発
分極）の存在によって消滅せず一定量（ｄ、ａ状態）を
保持していることが分かる。不揮発性強誘電体のメモリ
セルは前記ｄ、ａ状態を各々１，０に対応させて記憶素
子として応用したものである。

【０００５】以下添付図面を参考して従来技術の強誘電
体メモリに関して説明する。図２は一般的な不揮発性強
誘電体のメモリ装置による単位セルを示している。図２
のように、一方向にビットラインＢ／Ｌが形成され、そ
のビットラインと交差する方向にワードラインが形成さ
れ、ワードライン（Ｗ／Ｌ）と一定の間隔を保って平行
にプレートライン（Ｐ／Ｌ）が形成され、ゲートがワー
ドラインに連結されソースがビットラインに連結される
トランジスタＴ１を設け、二つの端子のうち、第１端子
がトランジスタＴ１のドレインに連結され、第２端子は
プレートライン（Ｐ／Ｌ）に連結されるように強誘電体
キャパシタ（ＦＣＩ）を設けている。

【０００６】このような不揮発性強誘電体メモリ素子の
データ入／出力動作は次の通りである。図３ａは一般的
なの不揮発性強誘電体メモリ装置のライトモード動作を
示すタイミング図であり、図３ｂはリードモードの動作
を示すタイミング図である。先ず、ライトモードの場
合、外部から印加されるチップイネーブル信号（ＣＳＢ
ｐａｄ）がハイからローに活性化され、同時にライトイ
ネーブル信号（ＷＥＢｐａｄ）をハイからローに遷移さ
せるとライトモードが開始される。

【０００７】次に、ライトモードでアドレスデコーディ
ングが開始されると該当ワードラインに印加されるパル
スがローからハイに遷移されてセルが選択される。この
ようにワードラインがハイ状態を保持している期間で該
当プレートラインには順に一定期間のハイ信号と一定期
間のロー信号が印加される。また、選択されたセルにロ
ジック値“１”又は“０”を書き込むために該当ビット
ラインにライトイネーブル信号に同期される“ハイ”又
は“ロー”信号を印加する。すなわち、ビットラインに
ハイ信号を印加し、ワードラインに印加される信号がハ
イ状態の期間でプレートラインに印加される信号がロー
であれば、強誘電体キャパシタではロジック値“１”が
記録される。また、ビットラインにロー信号を印加しプ
レートラインに印加される信号がハイ信号であれば強誘
電体キャパシタにはロジック値“０”と記録される。

【０００８】次に、セル格納されたデータを読みとるた
めの動作は次の通りである。外部でチップイネーブル信
号をハイからローに活性化させると該当ワードラインが
選択されるが、その前に全てのビットラインは等化信号
によってロー電圧ににされる。

【０００９】また、各ビットラインを非活性化させた
後、アドレスをデコーディングする。デコーディングさ
れたアドレスによってローであった該当ワードラインが
ハイに遷移されて該当セルを選択する。選択されたセル
のプレートラインにハイ信号を印加して強誘電体メモリ
に格納されたロジック値“１”に対応するデータ（Ｑ
ｓ）を破壊させる。

【００１０】もし、強誘電体メモリにロジック値“０”
が格納されていたら、それに応ずるデータ（Ｑｎｓ）は
破壊されない。このように破壊されたデータと破壊され
ないデータは前記したヒステリシスループの原理によっ
て互いに異なる値を出力することになってセンスアンプ
はロジック値“１”又は“０”をセンシングする。

【００１１】すなわち、データが破壊された場合には図
１のヒステリシスループのようにｄからｆに変更される
場合であり、データが破壊されない場合はａからｆに変
更される場合である。従って、一定時間経過した後にセ
ンスアンプがイネーブルされると、データが破壊された
場合は増幅されてロジック値“１”を出力し、データが
破壊されない場合は増幅されてロジック値“０”を出力
する。このように、センスアンプでデータを増幅した後
には元のデータに復元しなければならないので該当ワー
ドラインにハイ信号を印加した状態でプレートラインを
ハイからローに非活性化させる。このようなリードライ
ト動作をする強誘電体メモリではアドレスを変えて新し
いアドレスが設定されるとそのアドレスに対して正常な
リード／ライト動作が完了できる十分な時間が要求され
る。すなわち、該当アドレス期間がサイクル時間より小
さいとメモリセルデータが損失されることがある。

【００１２】

【発明が解決しようとする課題】前記のような従来の強
誘電体メモリは次のような問題がった。リード／ライト
動作において、該当するアドレスで正常な動作が完了で
きる十分な時間が要求されるが、従来技術では他のアド
レスが入ってくるとそれを阻止できず、該当アドレスの
サイクル時間が保障されないという問題がある。このよ
うに、該当アドレスのサイクル時間が保障されない場合
にはアドレスショートパルスノイズ(address short pul
se noise)の発生でチップ動作に影響を与えデータの損
失のおそれがある。

【００１３】本発明は、上記従来技術の問題点を解決す
るためのもので、チップ駆動時に該当アドレスのリード
／ライトサイクル時間を十分に確保できるようにした強
誘電体メモリの駆動装置及び方法を提供することが目的
である。

【００１４】

【課題を解決するための手段】上記目的を達成するため
の本発明による強誘電体メモリの駆動装置は、バッファ
リングされたアドレス信号をフィードバックされるセル
動作パルスによってラッチするアドレスラッチブロック
と、アドレス信号の変化を感知してアドレス遷移検出信
号ＡＴＤを発生させ複数のアドレスによって発生された
ＡＴＤパルスを合算して出力するＡＴＤＳＵＭ出力ブロ
ックと、前記ＡＴＤＳＵＭのパルス幅を拡張し拡張され
たパルス信号を用いてチップ制御パルスを出力するパル
ス幅拡張／制御パルス発生ブロックと、前記チップ制御
パルスを用いてリード／ライトチップ動作に必要とする
パルス幅を有するセル動作パルスを発生させるセル動作
パルス発生ブロックを含んでおり、前記アドレスに該当
するセル動作パルスのアクティブ期間では他のアドレス
のＡＴＤパルスが発生しないようにすることを特徴とす
る。

【００１５】本発明による強誘電体メモリの駆動方法
は、強誘電体のチップ動作を制御するための動作パルス
発生における一つのサイクル時間をｔ０，ｔ１，ｔ２，
ｔ３，ｔ４，ｔ５の期間に分ける場合に、ｔ０期間の終
端部分からアドレス遷移が発生するとｔ１期間の開始点
からＡＴＤパルスを発生させるステップと、前記ＡＴＤ
パルスを合算（ＡＴＤＳＵＭ）して出力するステップ
と、（ＡＴＤＳＵＭ）パルスの後エッジタイムがｔ３期
間まで拡張されるようにパルス幅を拡張しこれを用いて
制御パルス（ＣＰ）を作るステップと、制御パルスによ
ってｔ２からｔ５期間までのセル動作パルスを作って該
期間の間正常なリード／ライト動作が行われるようにし
セル動作パルスの活性化期間で新しいアドレスが入って
もＡＴＤパルスの発生を阻止することを特徴とする。

【００１６】

【発明の実施の形態】以下、添付の図面を参照して本発
明を更に詳細に説明する。

【００１７】データセンシング過程ではセルデータが破
壊されるので破壊されたデータを復旧する期間が必要で
ある。このように破壊されたデータを復旧する期間まで
含む単位期間を“サイクル時間”と定義するとき、本発
明は該当アドレスのサイクル時間の間には他のアドレス
が入ってもこれを阻止してチップ動作に影響を与えない
ようにして、十分なチップ動作時間を確保できるように
したものである。

【００１８】図４は本発明の第１実施形態による強誘電
体メモリの駆動装置の構成ブロック図であり、図５は図
４の強誘電体メモリ駆動装置の動作タイミングである。
本発明の強誘電体メモリではセル動作パルスを発生させ
るための回路は、アドレス信号が印加されるアドレスパ
ッド４１と、アドレスパッド４１に印加されたアドレス
信号をバッファリングして出力するアドレスバッファ４
２と、バッファリングされたアドレス信号（ＡＮ）、
（ＡＮＢ）が入力されてアドレスの入力不一致を取り除
くためにアドレス信号をラッチ出力するアドレスラッチ
ブロック（ＡＬ）４３とを備えている。このバッファリ
ングされたアドレス信号が入力されるとアドレス信号の
変化を感知してアドレス遷移検出信号を発生させるアド
レス遷移検出ブロック４４と、複数のアドレスによって
発生されたＡＴＤパルスを合算して出力するＡＴＤパル
ス合算部４５とからなるＡＴＤＳＵＭ出力ブロック４６
がアドレスバッファ４２とアドレスラッチブロック４３
に連結されている。さらに本実施形態は、非正常な小さ
いパルス幅を有するＡＴＤＳＵＭ信号によって正常なサ
イクル時間が保障されないことから発生するデータ損失
を抑制するためにＡＴＤＳＵＭ出力ブロック４６の出力
信号（ＡＴＤＳＵＭ）のパルス幅を拡張し、拡張された
パルス信号を用いてチップ制御パルスを出力するパルス
幅拡張／制御パルス発生ブロック４７を含む。

【００１９】ここで、パルス幅拡張／制御パルス発生ブ
ロック４７はパルス幅が拡張されたパルス信号の開始エ
ッジを受けて制御パルスＣＰを生成し、これを更にＡＴ
ＤＳＵＭ出力ブロック４６のＡＴＤパルス合算部４５に
フィードバックさせて制御パルスＣＰ期間でパルス幅が
拡張されたパルス信号を安定化させるためのものであ
る。また、パルス幅拡張／制御パルス発生ブロック４７
の制御パルスＣＰはセル動作パルス発生ブロック４８に
入力される。このセル動作パルス発生ブロック４８では
制御パルスＣＰに基づいて正常なリード／ライトチップ
動作に必要とするパルス幅を有するセル動作パルスＯＰ
を発生させる。

【００２０】ここで、セル動作パルス発生ブロック４８
のセル動作パルスＯＰはアドレス遷移検出ブロック４４
にフィードバックされてアドレス遷移検出時の制御信号
（ＡＴＤＣＯＮ）として用いられる。これはセル動作パ
ルスＯＰの開始エッジで後端部のエッジまでＡＴＤ信号
の入力を阻止するためである。

【００２１】また、セル動作パルスＯＰはアドレスラッ
チブロック４３にフィードバックされるが、これはセル
動作パルスＯＰの開始エッジでアドレス信号をラッチす
るためである。

【００２２】このようにセル動作パルスＯＰの開始エッ
ジでアドレスをラッチする理由は、アドレスパッド４１
に入力されるアドレス入力時間差のマージンを確保する
ためでアドレスの入力不一致（スキュー）が発生しても
これがチップ動作に影響を与えることを抑制するためで
ある。また、アドレスラッチブロック４３から出力され
る信号（ＡＡＮ、ＡＡＢＮ）はプリデコーダーに出力さ
れる。

【００２３】このような本発明の第１実施形態による強
誘電体メモリの駆動装置の全体的なセル動作パルス発生
過程について図５を参照して説明する。図５のようにｔ
０期間の終端部分でアドレス遷移が発生するとｔ１期間
の開始点からＡＴＤパルスが発生する。次にこのＡＴＤ
パルスは、ＡＴＤパルス合算部４５によって合算出力さ
れてパルス幅拡張／制御パルス発生ブロック４７によっ
て後エッジがｔ３期間まで拡張される。また、このＡＴ
Ｄパルスは制御パルスＣＰを発生させる。このＣＰパル
スによってセル動作パルスＯＰが発生する。このセル動
作パルスＯＰによってＡＴＤ出力を非活性化するととも
にアドレスラッチＡＬを動作させる。このように、本実
施形態ではＡＴＤ出力を被活性化させているので、セル
動作パルスＯＰ期間すなわち、ｔ４、ｔ５期間に新しい
アドレスが入ってもＡＴＤパルス発生が発生することが
ないので新しいアドレスは有効にはならない。

【００２４】このような動作を行うセル動作パルス発生
に関係する各ブロックの詳細構成及び動作に関して説明
する。図６は本発明によるアドレスバッファの実施形態
の詳細構成図である。アドレスバッファはＥＳＤトラン
ジスタ６１を有する第１入力端にアドレスパッド信号が
印加され、第２入力端にチップイネーブル制御信号ＣＥ
ＢＣＯＮが印加されてこれらの信号をＮＯＲ演算する論
理演算手段６２と、論理演算手段６２の出力信号を反転
する第１インバータ６３と、第１インバータ６３の出力
信号を更に反転してリセットのための／アドレス信号を
出力する第２インバータ６４と、第２インバータ６４の
出力信号を反転してアドレス信号ＡＮを出力する第３イ
ンバータ６５とからなる。

【００２５】また、本発明によるアドレスラッチの実施
形態の詳細構成は、図７のように、アドレスバッファ４
２の出力信号ＡＮをセル動作パルスＯＰ、セル動作パル
スＯＰＢによって選択的にスイッチング出力する第１伝
送ゲート７１と、第１伝送ゲート７１の出力端に直列連
結される第１、２インバータ７３、７４とからなり第１
伝送ゲート７１の出力信号をラッチするラッチ手段と、
そのラッチ手段によってフィードバックされる出力信号
をセル動作パルスＯＰとセル動作パルスＯＰＢによって
選択的にスイッチングして第１伝送ゲート７１の出力端
に出力する第２伝送ゲート７２と、第１インバータ７３
の出力信号を反転して反転された信号（ＡＡＮ）をプリ
デコーダーに出力する第３インバータ７５と、第１イン
バータ７３の出力信号を反転する第４インバータ７６
と、第４インバータの出力信号を反転して反転された信
号ＡＡＢＮをプリデコーダーに出力する第５インバータ
７７とからなる。

【００２６】また、ＡＴＤＳＵＭ出力ブロックの実施形
態の詳細構成は次の通りである。図８は本実施形態によ
るＡＴＤＳＵＭ出力ブロック４６の構成図であり、図９
はその動作タイミング図である。直列に構成されるｎ個
のインバータを備えアドレスバッファ４２のアドレス信
号ＡＮＢを一定時間遅延させるアドレス遅延ブロック８
１と、アドレス遅延ブロック８１のｎ−１番目のインバ
ータの出力信号を反転する第１インバータ８２と、第１
インバータ８２の出力信号を反転する第２インバータ８
３と、アドレスバッファ４２の出力アドレス信号（Ａ
Ｎ）、アドレス遅延ブロック８１の出力信号、セル動作
パルス発生ブロック４８からのセル動作パルス（ＡＴＤ
ＣＯＮ）を入力して論理演算する第１ＮＯＲゲート８４
と、第２インバータ８３の出力信号、アドレスバッファ
４２の他方のアドレス信号（ＡＮＢ）、セル動作パルス
発生ブロック４８のセル動作パルス（ＡＴＤＣＯＮ）を
入力して論理演算する第２ＮＯＲゲート８５と、ＡＴＤ
ＳＵＭを出力する第１、２出力トランジスタ８６、８７
とからなる。これらの出力トランジスタ８６、８７は直
列に連結され、その共通の接続点が出力端であり、一方
８６のゲートが第１ＮＯＲゲート８４の出力に、他方８
７のゲートが第２ＮＯＲゲート８５の出力に接続されて
いる。

【００２７】このようなＡＴＤＳＵＭ出力ブロック４６
は図９のように、ＡＴＤＣＯＮパルスがローの状態のと
き、アドレスが遷移されるとアドレスバッファ４２のア
ドレス（ＡＮ）、アドレス（ＡＮＢ）信号が各々ハイか
らローに、ローからハイに遷移する。同時にＡＴＤ信号
が立ち上がる。また、図８のノード（１）ではアドレス
遅延ブロック８１によって一定時間遅延されてローから
ハイに遷移する。次のアドレスの遷移時にハイからロー
に遷移する。

【００２８】また、ノード（３）ではノード（１）とは
逆にハイからアドレス遅延ブロック８１によって一定時
間遅延されてローに遷移し、次のアドレスの遷移時にハ
イからローに遷移する。また、ノード（２）ではアドレ
ス遷移が発生してアドレス遅延ブロック８１によって遅
延させられている間だけハイレベルである。一方、ノー
ド（４）では次のアドレス遷移時に遅延期間の間だけハ
イレベルとなる。従って、最終出力端におけるＡＴＤＳ
ＵＭパルスはノード（２）とノード（４）のレベルがハ
イの期間だけハイが出力される。すなわち“ＯＮ”とな
る。

【００２９】また、本発明によるパルス幅拡張／制御パ
ルス発生ブロックに関して説明すると次の通りである。
図１０は本発明によるパルス幅拡張／制御パルス発生ブ
ロックの実施形態の構成図であり、図１１はその動作タ
イミング図である。パルス幅拡張／制御パルス発生ブロ
ック４７は、ＡＴＤＳＵＭ出力ブロック４６から出力さ
れるＡＴＤＳＵＭパルスを反転させる第１インバータ１
０１と、複数のインバータが直列連結されて反転された
ＡＴＤＳＵＭパルスを一定時間遅延させるＡＴＤＳＵＭ
遅延ブロック１０２と、そのＡＴＤＳＵＭ遅延ブロック
１０２によって遅延された反転ＡＴＤＳＵＭパルスと遅
延されない入力ＡＴＤＳＵＭパルスをＮＯＲ演算するＮ
ＯＲゲート１０３と、一方の電極には電源電圧が印加さ
れ他方の電極にはＡＴＤＳＵＭパルスが印加されＮＯＲ
ゲート１０３の出力信号がゲートに印加される第１ＰＭ
ＯＳトランジスタ１０４と、一方の電極に電源電圧が印
加され他方の電極にはＡＴＤＳＵＭパルスが印加されゲ
ートに反転されたＡＴＤＳＵＭパルスが印加される第２
ＰＭＯＳトランジスタ１０５と、ゲートに反転されたＡ
ＴＤＳＵＭパルスが印加され一方の電極が前記第１、２
ＰＭＯＳトランジスタ１０４、１０５の他方の電極に連
結される第１ＮＭＯＳトランジスタ１０６と、前記第１
ＮＭＯＳトランジスタ１０６に直列に連結され他方の電
極には接地電圧が印加されゲートがＮＯＲゲート１０３
の出力端に連結される第２ＮＭＯＳトランジスタ１０７
と、ＮＯＲゲート１０３の出力端に連結されてＮＯＲゲ
ートの出力信号を反転する第２インバータ１０８と、第
２インバータ１０８の出力信号を反転して制御パルスＣ
Ｐを出力する第３インバータ１０９とからなる。

【００３０】このようなパルス幅拡張／制御パルス発生
ブロック４７の制御パルス発生動作を図１１に示す。ま
ず、ＡＴＤパルスの遷移時点から拡張されるＡＴＤＳＵ
Ｍパルスはノード（５）から第１インバータ１０１によ
って反転され、ノード（７）ではＡＴＤＳＵＭ遅延ブロ
ック１０２によってローレベルのまま一定時間遅延され
た後にハイレベルに遷移する。また、ノード（６）では
ＡＴＤＳＵＭパルスの遷移が発した時点でハイになりノ
ード（７）における遅延後に遷移した時点でローにな
る。その間ハイレベルを維持する。また、ノード（８）
の第１ＰＭＯＳトランジスタ１０４はノード（６）にお
けるパルスレベルがハイである期間だけＯＦＦ状態とな
る。ノード（６）のパルスは第２、３インバータ１０
８、１０９を経てパルスＣＰとして出力され、その制御
パルスは図４のセル動作パルス発生ブロック４８によっ
てセル動作パルスＡＴＤＣＯＮとして出力される。

【００３１】このような構成を有する本実施形態による
強誘電体メモリの駆動装置の全体的な動作は次の通りで
ある。図１２は本実施形態による制御パルスＣＰに関係
する信号における“０”ライトに関係する波形の詳細動
作タイミング図である。制御パルスＣＰの後エッジ部分
を用いて新しい（ｎｅｘｔ）アドレスのＷＬ（ｎｅｘ
ｔ）とＰＬ（ｎｅｘｔ）を活性化させる。また、以前の
（ｐｒｅｖｉｏｕｓ）アドレスのＷＬ（ｐｒｅｖｉｏｕ
ｓ）、ＰＬ（ｐｒｅｖｉｏｕｓ）も制御パルスＣＰの後
エッジ部分を用いて非活性化させる。従って、制御パル
スＣＰの活性化期間ではｔＷＲ（Ｗｒｉｔｅ Ｒｅｃｏ
ｖｅｒｙ Ｔｉｍｅ）が保障される。すなわち、／ＷＥ
（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号がローレベルからハ
イに遷移される時点を制御パルスＣＰの後エッジ部分ま
で遅延させることができる。

【００３２】図１２の動作タイミング図において、ｔ
０，ｔ１，ｔ２期間が以前サイクルのライトモード期間
で“０”ライト期間である。また、ｔ３，ｔ４，ｔ５期
間が新しいサイクルのリードモード期間でｔ３期間がセ
ンシング期間であり、ｔ４期間が“１”再格納期間、ｔ
５期間が“０”再格納期間である。ｔ１期間の開始点で
新しいアドレスが入力されているにもかかわらず／ＷＥ
パルスの遷移時点の遅延によってｔＷＲ（Ｗｒｉｔｅ
Ｒｅｃｏｖｅｒｙ Ｔｉｍｅ）が保障されることが分か
るであろう。

【００３３】図１３は本実施形態による制御パルスＣＰ
によって関係される信号における“０”再格納に関係す
る波形の詳細動作タイミング図である。新しいサイクル
の制御パルスＣＰのハイ期間で以前のサイクルのアドレ
スが有効であるので、制御パルスＣＰ期間のリードモー
ドで“０”再格納期間として活用できることが分かるで
あろう。

【００３４】また、図１４は本実施形態による制御パル
スＣＰに関係する信号において参照パルス発生に関する
詳細動作タイミング図である。制御パルスＣＰ期間の間
にＲＥＦ＿ＥＱとＲＥＦ＿ＰＬを用いて参照キャパシタ
に参照チャージを充電させる。図１４はその充電された
チャージをｔ３期間の間参照ビットラインに供給する過
程を示したものである。図１４における参照パルス発生
のための参照パルス発生回路の一例に対して下記に説明
する。勿論、参照発生回路の構成は以下で説明する図１
５の構造以外に他の構造に構成できることは勿論であ
る。

【００３５】図１５は本発明において採択する参照パル
ス発生回路の一実施形態を示す回路図である。参照パル
ス発生回路は一方向に構成される複数のビットライン
（ＢＬ１，ＢＬ２，ＢＬ３，、、ＢＬｎ）と、ビットラ
イン（ＢＬ１，ＢＬ２，ＢＬ３，、、ＢＬｎ）に直交す
る方向に構成される第１，２参照ワードライン（ＲＥＦ
＿Ｗ／Ｌ＿１）と、（ＲＥＦ＿Ｗ／Ｌ＿２）と、第１、
２参照ワードライン（ＲＥＦ＿Ｗ／Ｌ＿１）と、（ＲＥ
Ｆ＿Ｗ／Ｌ＿２）と同一の方向に構成される参照プレー
トライン（ＲＥＦ＿Ｗ／Ｌ＿１）と、第１電極が参照プ
レートライン（ＲＥＦ＿Ｗ／Ｌ＿１）に連結され第２電
極が参照セルのストレージノード（ＳＮ）に連結されて
互いに並列に構成される複数の参照キャパシタ（ＦＣ
１，ＦＣ２，ＦＣ３，．．ＦＣｎ）と、ゲートに参照セ
ル等化制御信号（ＲＥＦ＿ＥＱ）が印加され、一方の電
極は接地端子ＶＳＳに他方の電極はストレージノードＳ
Ｎに連結されるＮＭＯＳトランジスタＴ２と、一方の電
極がそれぞれ異なるビットラインＢＬ１、ＢＬ２・・・
に連結され、他方の電極は参照キャパシタのストレージ
ノード（ＳＮ）に連結され、ゲートが第１参照ワードラ
イン（ＲＥＦ＿Ｗ／Ｌ＿１）と第２参照ワードライン
（ＲＥＦ＿Ｗ／Ｌ＿２）に図面上左側のものから順に交
互に連結され、一つおきに共通に連結される複数のＮＭ
ＯＳトランジスタ（Ｔ１―１、Ｔ１―２、Ｔ１―
３，．．．Ｔ１−ｎ）とからなるスイッチングブロック
を備えている。図１５の参照チャージ発生回路は折り返
し型ビットライン（Ｆｏｌｄｅｄ Ｂ／Ｌ）の場合にも
ＲＥＦ＿ＷＬ＿１とＲＥＦ＿ＷＬ＿２を互いに変えて該
当ビットラインが参照するときに活性化させることにな
る。

【００３６】以上説明した本発明の第１実施形態はＡＴ
Ｄパルスを用いて該当アドレスのサイクル時間を確保で
きるようにしたものである。ＡＴＤパルスだけでなく、
ＷＴＤパルスをも用いて該当アドレスのサイクル時間を
十分に確保できるようにすることも可能であり、それを
実現した本発明の第２実施形態を以下説明する。図１６
は本発明の第２実施形態による強誘電体メモリの駆動装
置の詳細構成図であり、図１７は図１６の強誘電体メモ
リ駆動装置の動作タイミング図である。

【００３７】本発明の第２実施形態はアドレス信号を変
化することなく／ＷＥ信号を用いてライトサイクル動作
を行う場合の回路構成を示すもので、同じアドレスにお
いてリード動作後にすぐライト動作を行う場合のセル動
作パルスの発生のためのブロックを示すものである。そ
の具体的構成は、アドレス信号が印加されるアドレスパ
ッド１６１と、アドレスパッド１６１に印加されたアド
レス信号をバッファリングして出力するアドレスバッフ
ァ１６２と、バッファリングされたアドレス信号（Ａ
Ｎ、ＡＮＢ）が入力されてアドレススキューを除去する
ためにアドレス信号をラッチして出力するアドレスラッ
チブロック（ＡＬ）１６３と、前記バッファリングされ
たアドレス信号が入力されるとアドレス信号の変化を感
知してアドレス遷移検出信号を発生させるアドレス遷移
検出ブロック１６４、複数のアドレスによって発生され
たＡＴＤパルスを合算して出力するＡＴＤパルス合算部
１６５からなるＡＴＤＳＵＭ出力ブロック１６６と、非
正常な小さいパルス幅を有するＡＴＤＳＵＭ信号によっ
て正常なサイクル時間が保障されないことから発生され
るデータ損失を抑制するためにＡＴＤＳＵＭ出力ブロッ
ク１６６の出力信号（ＡＴＤＳＵＭ）のパルス幅を拡張
し、拡張されたパルス信号を用いてチップ制御パルスを
出力するパルス幅拡張／制御パルス発生ブロック１６７
を含む。

【００３８】制御パルス発生ブロック１６７はパルス幅
が拡張されたパルス信号の開始エッジを受けて制御パル
スＣＰを生成し、これを更にＡＴＤＳＵＭ出力ブロック
１６６のＡＴＤパルス合算部１６５にフィードバックさ
せて制御パルスＣＰ期間でパルス幅が拡張されたパルス
信号を安定させている。制御パルス発生ブロック１６７
の制御パルスＣＰはセル動作パルス発生ブロック１６８
に入力され、セル動作パルス発生ブロック１６８では正
常なリードライトチップ動作に必要なパルス幅を有する
セル動作パルスＯＰを発生させる。

【００３９】セル動作パルス発生ブロック１６８のセル
動作パルスＯＰはアドレス遷移検出ブロック１６４にフ
ィードバックされてアドレス遷移検出時の制御信号ＡＴ
ＤＣＯＮとして用いられる。これはセル動作パルスＯＰ
の開始エッジで後端のエッジまでＡＴＤ信号の入力を阻
止するためである。また、セル動作パルスＯＰはアドレ
スラッチブロック１６３にフィードバックされるが、こ
れはセル動作パルスＯＰの開始エッジからアドレス信号
がラッチされるようにするためである。

【００４０】このようにセル動作パルスＯＰ発生ブロッ
クが構成され、アドレスが変化することなくライトサイ
クル動作を行うためのブロックとしては／ライトイネー
ブル信号（／ＷＥ）が印加される／ライトイネーブルパ
ッド１６９と、／ライトイネーブル信号（／ＷＥ）をバ
ッファリングして出力する／ライトイネーブルバッファ
１７０と、／ライトイネーブル信号及びセル動作パルス
ＯＰを入力してセル動作パルスＯＰがハイ状態でだけラ
イト遷移検出信号（ＷＴＤ）を出力するライト遷移検出
ブロック１７１と、ライト遷移検出信号によって正常な
ライト動作を行うためにライト制御パルスＷＣＰを出力
するライト制御パルス発生ブロック１７２と、ライト制
御パルス発生ブロック１７２から出力されるライト制御
パルスＷＣＰによってローレベルの期間で他の動作を阻
止してライト動作だけを行わせるライト動作パルスを出
力するライト動作パルス発生ブロック１７３を含む。

【００４１】このような図１６の回路は同一アドレスで
リード動作後にすぐライト動作を行う場合のので、／Ｗ
Ｅ信号によってＷＴＤ（Ｗｒｉｔｅ Ｔｒａｎｓｉｔｉ
ｏｎＤｅｔｅｃｔｉｏｎ）パルスを作るときに、セル動
作パルスＯＰの状況によってＷＴＤパルスの発生を決め
るようにしたものである。もし、セル動作パルスＯＰが
ローの場合にはチップＡＴＤパルスによって正常に動作
しているものと判断してＷＴＤパルスが発生しないよう
にし、セル動作パルスＯＰがハイの期間だけＷＴＤパル
スを発生させる。

【００４２】ＷＴＤパルスは正常にライト動作が行われ
るようにライト制御パルスＷＣＰを生成する。図１７か
ら見ると、一つのサイクル時間の間にアドレスが変化す
ることなく、セル動作パルスＯＰがハイの期間の間に／
ＷＥ信号だけを用いてＷＴＤパルスを検出し、これを用
いて正常なライト動作タイムすなわち、ｔ２，ｔ３，ｔ
４，ｔ５期間を確保することを示している。

【００４３】このような本発明の第２実施形態による強
誘電体メモリの駆動装置において／ＷＥを用いてＷＯＰ
を発生する各ブロックの詳細構成は次の通りである。図
１８はライトイネーブルバッファの詳細構成図であり、
図１９はライト遷移検出ブロックの詳細構成図である。
ライトイネーブルバッファは図１８のように、ＥＳＤト
ランジスタ１８１を有する第１入力端にラインイネーブ
ルパッド信号（ＷＥＢ＿Ｐａｄ）が印加され、第２入力
端に／チップイネーブル信号（ＣＥＢ）が印加されて、
これらの信号をＮＯＲ演算する論理演算手段１８２と、
論理演算手段１８２の出力信号を反転する第１インバー
タ１８３と、第１インバータ１８３の出力信号を更に反
転しえ第１ライトイネーブル信号（ＷＥＢ＿ＬＨ）を出
力する第２インバータ１８４と、第２インバータ１８４
の出力信号を反転して第２ライトイネーブル信号（ＷＥ
Ｂ＿ＬＬ）を出力する第３インバータ１８５とからな
る。

【００４４】また、ライト遷移検出ブロックは図１９の
ように、ライトイネーブルバッファの第２ライトイネー
ブル信号（ＷＥＢ＿ＬＬ）を反転する第１インバータ１
９１と、直列連結されるｎ個のインバータからなり反転
された第２ライトイネーブル信号（ＷＥＢ＿ＬＬ）を一
定時間遅延する／ライトイネーブル信号遅延ブロック１
９２と、／ライトイネーブル信号遅延ブロック１９２の
ｎ−１番目のインバータの出力信号を反転する第２イン
バータ１９３と、第２インバータ１９３の出力信号を反
転する第３インバータ１９４と、第２ライトイネーブル
信号（ＷＥＢ＿ＬＬ）、／ライトイネーブル信号遅延ブ
ロック１９２の出力信号、セル動作パルス発生ブロック
１６８のセル動作パルス（ＡＴＤＣＯＮ）を入力して論
理演算する第１ＮＯＲゲート１９５と、第３インバータ
１９３の出力、第２ライトイネーブル信号（ＷＥＢ＿Ｌ
Ｌ）、セル動作パルス（ＡＴＤＣＯＮ）を入力して論理
演算する第２ＮＯＲゲート１９６と、一方の電極がＡＴ
ＤＳＵＭの出力端子となりゲートに第１ＮＯＲゲート１
９５の出力信号が印加され、他方の電極が接地端子に連
結される第１出力トランジスタ１９７と。前記第１出力
トランジスタ１９７に直列連結されてゲートに第２ＮＯ
Ｒゲート１９６の出力信号が印加され一方の電極は第１
出力トランジスタ１９７の他方電極と共通に接地端子に
連結され、その他方電極が選択信号（ｏｐｔ）入力端子
となる第２出力トランジスタ１９８とからなる。

【００４５】また、該当アドレスで正常なリード／ライ
ト動作が完了されるように他のアドレスが入ってもこれ
を阻止して該当アドレスのサイクル時間を十分に保障で
きるようにするためにチップイネーブル信号（ＣＥＢ１
＿ｃｏｎ）を用いる場合には次のようなチップイネーブ
ル信号遷移検出ブロックが用いられる。

【００４６】図２０はそのチップイネーブル信号遷移検
出ブロックの詳細構成図であり、図２１はＣＴＤ（又は
ＷＴＤ）の動作タイミング図である。チップイネーブル
信号遷移検出ブロックはチップイネーブル（ＣＥＢ１＿
ｃｏｎ）を反転する第１インバータ２０１と、直列連結
されて構成されるｎ個のインバータとからなり反転され
たチップイネーブル信号（ＣＥＢ１＿ｃｏｎ）を一定時
間遅延するチップイネーブル信号遅延ブロック２０２
と、チップイネーブル信号遅延ブロック２０２のｎ−１
番目のインバータの出力信号を反転する第２インバータ
２０３と、第２インバータ２０３の出力信号を反転する
第３インバータ２０４と、チップイネーブル信号（ＣＥ
Ｂ１＿ｃｏｎ）チップイネーブル信号遅延ブロック２０
２の出力信号、セル動作パルス発生ブロック１６８のセ
ル動作パルス（ＡＴＤＣＯＮ）を入力して論理演算する
第１ＮＯＲゲート２０５と、第３インバータ２０４の出
力信号、反転されたチップイネーブル信号（ＣＥＢ１＿
ｃｏｎ）、セル動作パルス（ＡＴＤＣＯＮ）を入力され
論理演算する第２ＮＯＲ２０６と、一方の電極がＡＴＤ
ＳＵＭの出力端子となり、ゲートに第１ＮＯＲゲート２
０５の出力信号が印加され、他方の電極が接地端子に連
結される第１出力トランジスタ２０７と、第１出力トラ
ンジスタ２０７に直列連結されてゲートに第２ＮＯＲゲ
ート２０６の出力信号が印加され一方の電極は第１出力
トランジスタ２０７の他方電極と共通で接地端子に連結
され、その他方の電極が選択信号（ｏｐｔ）入力端子と
なる第２出力トランジスタ２０８とからなる。

【００４７】このようなチップイネーブル信号遷移検出
ブロックのＡＴＤＳＵＭ出力動作は次の通りである。チ
ップイネーブル信号遷移検出ブロックとライト遷移検出
ブロックの動作は、ＡＴＤＳＵＭを出力するためのソー
ス信号でチップイネーブル信号又はライトイネーブル信
号を使用する他は先の例と基本的には同一である。チッ
プイネーブル信号を用いる場合、ＡＴＤパルスがローレ
ベルで待機状態にあり、その状態でチップイネーブル信
号（ＣＥＢ＿ｃｏｎ）が遷移するとノード（ａ）ではチ
ップイネーブル信号遅延ブロック２０２によって一定時
間遅延されて遷移が発生する。

【００４８】また、ノード（ｂ）では入力されるチップ
イネーブル信号（ＣＥＢ＿ｃｏｎ）と同一に遷移が発生
する。従って、ノード（ｃ）ではノード（ｂ）の遷移が
発生する時点でハイレベルに遷移され、このハイレベル
を保持した状態でノード（ａ）で遷移が発生する時点で
ローレベルへの遷移が発生する。このようなノード
（ｃ）における遷移はチップイネーブル信号（ＣＥＢ＿
ｃｏｎ）の次回の遷移が発生する時点で同様に発生す
る。ノード（ｄ）の第１出力トランジスタ２０７はチッ
プイネーブル信号（ＣＥＢ＿ｃｏｎ）の一回目の遷移が
発生する時点でＯＮされてＡＴＤＳＵＭを出力する。

【００４９】

【発明の効果】以上説明したように、本発明の強誘電体
メモリの駆動装置によると、次のような効果がある。強
誘電体メモリを含むメモリ装置では該当アドレスで正常
なリード／ライト動作が完了できるように他のアドレス
が入ってもこれを阻止して該当アドレスのサイクル時間
を十分に保障できる。これは該当アドレスのリード／ラ
イトサイクル時間を保障し、アドレスショートパルスノ
イズを除去してチップ動作を安定化し、データの損失を
抑制する効果がある。

【００５０】以上本発明の好適な一実施形態に対して説
明したが、前記実施形態のものに限定されるわけではな
く、本発明の技術思想に基づいて種々の変形又は変更が
可能である。

【図面の簡単な説明】

【図１】一般的な強誘電体のヒステリシスループ特性図
である。

【図２】一般的な強誘電体のメモリの単位セル構成図で
ある。

【図３】ａ：強誘電体のメモリのライトモードの動作タ
イミング図である。 ｂ：強誘電体のメモリのリードモードの動作タイミング
図である。

【図４】本発明の第１実施形態による強誘電体のメモリ
の駆動装置の構成ブロック図である。

【図５】図４の強誘電体のメモリの駆動装置の動作タイ
ミング図である。

【図６】本発明によるアドレスバッファの詳細構成図で
ある。

【図７】本発明によるアドレスラッチの詳細構成図であ
る。

【図８】本発明によるＡＴＤＳＵＭ出力ブロックの構成
図である。

【図９】ＡＴＤＳＵＭ出力ブロックの動作タイミング図
である。

【図１０】本発明によるパルス幅拡張／制御パルス発生
ブロックの構成図である。

【図１１】パルス幅拡張／制御パルス発生ブロックの動
作タイミング図である。

【図１２】本発明による制御パルスＣＰに関係される信
号で“０”ライトに関係される波形の詳細動作タイミン
グ図である。

【図１３】本発明による制御パルスＣＰに関係される信
号で“０”再格納に関係する波形の詳細動作タイミング
図である。

【図１４】本発明による制御パルスＣＰに関係される信
号で参照パルス発生に関する詳細動作タイミング図であ
る。

【図１５】本発明で採択する参照パルス発生回路の１実
施形態を示す回路図である。

【図１６】本発明の第２実施形態による強誘電体メモリ
の駆動装置の構成ブロック図である。

【図１７】図１６の強誘電体メモリ駆動装置の動作タイ
ミング図である。

【図１８】ライトイネーブルバッファの詳細構成図であ
る。

【図１９】ライト遷移検出ブロックの詳細構成図であ
る。

【図２０】チップイネーブル信号遷移検出ブロックの詳
細構成図である。

【図２１】ＣＴＤ（又はＷＴＤ）の動作タイミング図で
ある。

【符号の説明】

４１ アドレスパッド ４２ アドレスバッファ ４３ アドレスラッチブロック ４４ アドレス遷移検出ブロック ４５ ＡＴＤ パルス合算部 ４６ ＡＴＤＳＵＭ出力ブロック ４７ パルス幅拡張／制御パルス発生ブロック ４８ セル動作パルス発生ブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケ，マン・ウ 大韓民国・キョンギ−ド・イチョン−シ・ ブバル−ウップ・ウンナム−リ・97・イフ ァ アパートメント・101−1102 (72)発明者 リ，グン・イル 大韓民国・キョンギ−ド・キフン−ウッ プ・シンカ−リ・159・ドヒョンマウ ヒ ョンデ アパートメント・201−205 (72)発明者 パク，ゼ・フン 大韓民国・キョンギ−ド・ソンナム−シ・ プンダン−ク・クンコ−ドン・181・チョ ンソルハンラ アパートメント・307− 1403 (72)発明者 キム，ジョン・ファン 大韓民国・ソウル・トンデムン−ク・タッ プシムリ ５−ドン・（番地なし）・サム ヒー アパートメント・５−903

Claims (19)

【特許請求の範囲】
1. 【請求項１】 強誘電体チップの動作を制御するための
   動作パルスを生成する駆動回路において、 バッファリングされたアドレス信号をフィードバックさ
   れるセル動作パルスによってラッチするアドレスラッチ
   ブロックと、 アドレス信号の変化を感知してアドレス遷移検出信号Ａ
   ＴＤを発生させ複数のアドレスによって発生されたＡＴ
   Ｄパルスを合算して出力するＡＴＤＳＵＭ出力ブロック
   と、 前記ＡＴＤＳＵＭのパルス幅を拡張し拡張されたパルス
   信号を用いてチップ制御パルスを出力するパルス幅拡張
   ／制御パルス発生ブロックと、 前記チップ制御パルスを用いてリード／ライトチップ動
   作に必要とするパルス幅を有するセル動作パルスを発生
   させるセル動作パルス発生ブロックを含み、 前記アドレスに該当するセル動作パルスのアクティブ期
   間では他のアドレスのＡＴＤパルスが発生しないように
   することを特徴とする強誘電体メモリの駆動装置。
2. 【請求項２】 セル動作パルス発生ブロックはセル動作
   パルスの開始エッジから後端部のエッジまでの期間にお
   いてＡＴＤ信号の入力が阻止されるようにセル動作パル
   スをアドレス遷移検出ブロックにフィードバックさせる
   ことを特徴とする請求項１に記載の強誘電体メモリの駆
   動装置。
3. 【請求項３】 セル動作パルスがアドレスラッチブロッ
   クにフィードバックされることによってバッファリング
   されたアドレスがセル動作パルスの開始エッジからラッ
   チされることを特徴とする請求項１に記載の強誘電体メ
   モリの駆動装置。
4. 【請求項４】 アドレス信号をバッファリングするため
   にＥＳＤトランジスタを有する第１入力端にアドレスパ
   ッド信号（ＡＮ＿Ｐａｄ）が与えられ、第２入力端にチ
   ップイネーブル制御信号が与えられてこれらの信号をＮ
   ＯＲ演算する論理演算手段と、 前記論理演算手段の出力信号を反転する第１インバータ
   と、 前記第１インバータの出力信号を更に反転してリセット
   のための／アドレス信号（ＡＮＢ）を出力する第２イン
   バータと、 前記第２インバータの出力信号を反転してアドレス信号
   （ＡＮ）を出力する第３インバータを有するアドレスバ
   ッファが含まれることを特徴とする請求項１に記載の強
   誘電体メモリの駆動装置。
5. 【請求項５】 アドレスラッチブロックはアドレスバッ
   ファの出力信号（ＡＮ）をセル動作パルスＯＰ、セル動
   作パルス（ＯＰＢ）によって選択的にスイッチング出力
   する第１伝送ゲートと、 前記伝送ゲートの出力端に直列連結される第１、２イン
   バータからなり前記第１伝送ゲートの出力信号をラッチ
   するラッチ手段と、 前記ラッチ手段によってフィードバックされる出力信号
   をセル動作パルスＯＰ、／セル動作パルス（ＯＰＢ）に
   よって選択的にスイッチングして前記第１伝送ゲートの
   出力端に出力する第２伝送ゲートと、 前記第１インバータの出力信号を反転して反転された信
   号（ＡＡＮ）をプリデコーダーに出力する第３インバー
   タと、 前記第１インバータの出力信号を反転する第４インバー
   タと、 前記第４インバータの出力信号を反転して反転された信
   号（ＡＡＢＮ）をプリデコーダーに出力する第５インバ
   ータとからなることを特徴とする請求項１に記載の強誘
   電体メモリの駆動装置。
6. 【請求項６】 ＡＴＤＳＵＭ出力ブロックは直列連結構
   成されるｎ個のインバータからなりアドレスバッファ／
   アドレス信号ＡＮＢを一定時間遅延させるアドレス遅延
   ブロックと、 前記アドレス遅延ブロックのｎ−１番目のインバータの
   出力信号を反転する第１インバータと、 前記第１インバータの出力信号を反転する第２インバー
   タと、 前記アドレスバッファの出力アドレス信号、前記アドレ
   ス遅延ブロックの出力信号、セル動作パルス（ＡＴＤＣ
   ＯＮ）を入力して論理演算する第１ＮＯＲゲートと、 前記第２インバータの出力信号、前記アドレスバッファ
   の／アドレス信号（ＡＮＢ）セル動作パルスを入力して
   論理演算する第２ＮＯＲゲートと、 各々の一方の電極がＡＴＤＳＵＭを出力する出願端に共
   通に連結され各々のゲートに第１、２ＮＯＲゲートの出
   力信号が印加され各々の他方電極には接地電圧が印加さ
   れる第１、２出力トランスミッションと、 からなることを特徴とする請求項１に記載の強誘電体メ
   モリの駆動装置。
7. 【請求項７】 パルス幅拡張／制御発生ブロックは前記
   ＡＴＤＳＵＭ出力ブロックから出力されるＡＴＤＳＵＭ
   パルスを反転させる第１インバータと、 複数のインバータが直列連結されて反転されたＡＴＤＳ
   ＵＭパルスを一定時間遅延するＡＴＤＳＵＭ遅延ブロッ
   クと、 前記ＡＴＤＳＵＭ遅延ブロックによって遅延された反転
   ＡＴＤＳＵＭパルスと遅延されない入力ＡＴＤＳＵＭパ
   ルスをＮＯＲ演算するＮＯＲゲートと、 一方の電極には電源電圧が印加され他方の電極にはＡＴ
   ＤＳＵＭパルスが印加され前記ＮＯＲゲートの出力信号
   がゲートに印加される第１ＰＭＯＳトランジスタと、 一方の電極には電源電圧が印加され他方の電極にはＡＴ
   ＤＳＵＭパルスが印加され前記ＮＯＲゲートの出力信号
   がゲートに印加される第２ＰＭＯＳトランジスタと、 ゲートに反転されたＡＴＤＳＵＭパルスが印加され一方
   の電極が前記第１、２ＰＭＯＳトランジスタの他方電極
   に連結される第１ＮＭＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタに直列連結され他方の電
   極には接地電圧が印加されゲートが前記ＮＯＲゲートの
   出力端に連結される第２ＮＭＯＳトランジスタと、 前記ＮＯＲゲートの出力端に連結されＮＯＲゲートの出
   力信号を反転する第２インバータと、 前記第２インバータの出力信号を反転して制御パルスＣ
   Ｐを出力する第３インバータとからなることを特徴とす
   る請求項１に記載の強誘電体メモリの駆動装置。
8. 【請求項８】 強誘電体チップの動作を制御するための
   動作パルスを生成する駆動回路において、アドレス信号
   の変化を感知してアドレス遷移検出信号ＡＴＤを発生さ
   せ複数のアドレスによって発生されたＡＴＤパルスを合
   算して出力ＡＴＤＳＵＭ出力ブロックと、 前記ＡＴＤＳＵＭのパルス幅を拡張し拡張されたパルス
   信号を用いてチップ制御パルスを出力するパルス幅拡張
   ／制御パルス発生ブロックと、 前記チップ制御パルスを用いてリード／ライトチップ動
   作に必要とするパルス幅を有するセル動作パルスを発生
   させるセル動作パルス発生ブロックと、 バッファリングされた／ライトイネーブル信号及びセル
   動作パルスを入力してセル動作パルスの活性化期間でだ
   けライト遷移検出信号を出力するライト遷移検出ブロッ
   クと、 前記ライト遷移検出信号によってライト制御パルス（Ｗ
   ＣＰ）を出力するライト制御パルス発生ブロックと、 前記ライト制御パルス（ＷＣＰ）によってローレベルの
   期間で他の動作を阻止しライト動作だけが行われるよう
   にするライト動作パルスを出力するライト動作パルス発
   生ブロックと、を含むことを特徴とする強誘電体メモリ
   の駆動装置。
9. 【請求項９】 ライト遷移検出信号によるライト動作パ
   ルス（ＷＯＰ）の発生は該当アドレスを変化することな
   く成される連続的なライト動作時に成されることを特徴
   とする請求項８に記載の強誘電体メモリの駆動装置。
10. 【請求項１０】 セル動作パルスがローの場合にはチッ
    プがＡＴＤパルスによって正常に動作している場合には
    でＷＴＤパルスが発生できないようにし、セル動作パル
    スＯＰがハイ期間でだけＷＴＤパルスが発生するように
    することを特徴とする請求項８に記載の強誘電体メモリ
    の駆動装置。
11. 【請求項１１】 ライトイネーブル信号のバッファリン
    グのためにＥＳＤトランジスタを有する第１入力端にラ
    イトイネーブルパッド信号（ＷＥＢ＿Ｐａｄ）が印加さ
    れ、第２入力端に／チップイネーブル信号（ＣＥＢ）が
    印加されてこれらの信号をＮＯＲ演算する論理演算手段
    と、 前記論理演算手段の出力信号を反転する第１インバータ
    と、 前記第１インバータの出力信号を更に反転して第１／ラ
    イトイネーブル信号（ＷＥＢ＿ＬＨ）を出力する第２イ
    ンバータと、 前記第２インバータの出力信号を反転して第２／ライト
    イネーブル信号（ＷＥＢ＿ＬＬ）を出力する第３インバ
    ータとからなるライトイネーブルバッファとからなるこ
    とを特徴とする請求項８に記載の強誘電体メモリの駆動
    装置。
12. 【請求項１２】 ライト遷移検出ブロックはライトイネ
    ーブルバッファの第２／ライトイネーブル信号（ＷＥＢ
    ＿ＬＬ）を反転する第１インバータと、 直列連結構成されるｎ個のインバータとからなり反転さ
    れた第２／ライトイネーブル信号（ＷＥＢ＿ＬＬ）を一
    定時間遅延する／ライトイネーブル信号遅延ブロック
    と、 前記ライトイネーブル信号遅延ブロックのｎ−１番目の
    インバータの出力信号を反転する第２インバータと、 前記第２インバータの出力信号を反転する第３インバー
    タと、 前記第２／ライトイネーブル信号（ＷＥＢ＿ＬＬ）、／
    ライトイネーブル信号遅延ブロックの出力信号、セル動
    作パルス（ＡＴＤＣＯＮ）を入力して論理演算する第１
    ＮＯＲゲートと、 前記第３インバータの出力信号、反転された第２／ライ
    トイネーブル信号（ＷＥＢ＿ＬＬ）、セル動作パルス
    （ＡＴＤＣＯＮ）を入力して論理演算する第２ＮＯＲゲ
    ートと、 一方の電極が出力端子となりゲートに第１ＮＯＲゲート
    の出力信号が印加され他方の電極が接地端子に連結され
    る第１出力トランジスタと、 前記第１出力トランジスタに直列連結されてゲートに第
    ２ＮＯＲゲートの出力信号が印加され一方の電極は第１
    出力トランジスタの他方の電極と共通に接地端子に連結
    され他方の電極が選択信号（ｏｐｔ）入力端子となる第
    ２出力トランジスタとからなることを特徴とする請求項
    ８に記載の強誘電体メモリの駆動装置。
13. 【請求項１３】 強誘電体のチップ動作を制御するため
    の動作パルス発生における一つのサイクル時間をｔ０，
    ｔ１，ｔ２，ｔ３，ｔ４，ｔ５の期間に分けるときに、 ｔ０期間の終端部分でアドレス遷移が発生するとｔ１期
    間の開始点でＡＴＤパルスを発生させるステップと、 前記ＡＴＤパルスを合算したＡＴＤＳＵＭパルスを出力
    するステップと、 ＡＴＤＳＵＭパルスの後エッジがｔ３期間まで拡張され
    るようにパルス幅を拡張しこれを用いて制御パルス（Ｃ
    Ｐ）を作るステップと、 制御パルスによってｔ２からｔ５期間までのセル動作パ
    ルスを作ってその期間に正常なリード／ライト動作が行
    われるようにし、セル動作パルスの活性化期間で新しい
    アドレスが入ってもＡＴＤパルスの発生を阻止すること
    を特徴とする強誘電体メモリの駆動方法。
14. 【請求項１４】 前記ＡＴＤＳＵＭパルスを出力するた
    めに、 フィードバックされるセル動作パルスを制御信号ＡＴＤ
    ＣＯＮとして使用し、そのＡＴＤＣＯＮパルスがローの
    状態でアドレスが遷移されてＡＴＤ信号が検出される
    と、入力されるアドレス信号を一定時間遅延させて遷移
    させるステップと、 アドレス信号の遅延期間の間だけハイレベルを有するＡ
    ＴＤＳＵＭパルスを出力し、該当遅延期間が終了される
    時点でローレベルに遷移してこれを保持するステップ
    と、 ＡＴＤＳＵＭパルスのローレベル保持期間で次回のアド
    レスの遷移が発生すると更に一定時間遅延させてアドレ
    ス信号を遷移させ前記遅延の間だけハイレベルを有する
    ようにＡＴＤＳＵＭパルスを出力するステップと、から
    なることを特徴とする請求項１３に記載の強誘電体メモ
    リの駆動方法。
15. 【請求項１５】 制御パルスを出力するために、 入力されるＡＴＤＳＵＭパルスをＡＴＤパルスの遷移始
    点からパルス幅を拡張した後反転及び遅延するステップ
    と、 前記ＡＴＤＳＵＭパルスをローレベルに保持した状態で
    遅延期間の終了始点からハイレベルに遷移させるステッ
    プと、 前記ＡＴＤパルスの遷移始点からＡＴＤＳＵＭパルスの
    ハイレベルへの遷移始点までの間制御パルスをハイレベ
    ルで出力するステップと、 からなることを特徴とする請求項１３に記載の強誘電体
    メモリの駆動方法。
16. 【請求項１６】 制御パルスを用いたロジック“０”ラ
    イト動作時に、制御パルスの後エッジ部分を用いて該当
    アドレスのワードライン（ＷＬ）、プレート（ＰＬ）駆
    動信号を非活性化させ、新しいアドレスのワードライ
    ン、プレート駆動信号を活性化させ、／ＷＥ（ライトイ
    ネーブル）信号をローレベルからハイレベルに遷移され
    る始点を制御パルスの後エッジ部分まで遅延させて制御
    パルスの活性化期間でｔＷＲが保障されるようにするこ
    とを特徴とする請求項に記載１３の強誘電体メモリの駆
    動方法。
17. 【請求項１７】 制御パルスのハイ期間において次のア
    ドレスの入力に関わらず以前のサイクルのアドレスの有
    効化したものを用いて制御パルス活性化期間のリードモ
    ードで該当期間をロジック“０”の再格納期間として用
    いることを特徴とする請求項１６に記載の強誘電体メモ
    リの駆動方法。
18. 【請求項１８】 強誘電体チップの動作を制御するため
    の動作パルスの発生において、一つのサイクル時間をｔ
    ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５の期間に分けとと
    き、 アドレスの変化がない状態で、ｔ０期間の終端部分にお
    いてＡＴＤパルスを用いて出力されるセル動作パルスＯ
    Ｐがハイレベルの期間で／ＷＥ信号がローレベルに遷移
    されると、 ｔ１期間の開始点でライト遷移検出信号をハイレベルに
    遷移させ、これをｔ１期間の間保持するステップと、 前記ライト遷移検出信号を用いてライト制御パルス（Ｗ
    ＣＰ）をｔ１期間の開始点でハイレベルに遷移させてｔ
    ２期間の終了始点までハイレベルに保持するステップ
    と、 ライト遷移検出信号がハイレベルからローレベルに遷移
    するｔ１期間の終了始点から／ＷＥ信号が更にハイレベ
    ルに遷移するｔ５の終了始点までローレベルを有するラ
    イト動作パルス（ＷＯＰ）を発生させるステップと、か
    らなることを特徴とする強誘電体メモリの駆動方法。
19. 【請求項１９】 前記サイクル時間はアドレスを変化さ
    せることなくリード動作後にすぐにライト動作を行う期
    間であることを特徴とする請求項１８に記載の強誘電体
    メモリの駆動方法。