KR100892674B1 - 반도체 메모리 장치의 리드 신호 생성 회로 - Google Patents

반도체 메모리 장치의 리드 신호 생성 회로 Download PDF

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Abstract

본 발명은 클럭을 분주시켜 분주 클럭을 생성하는 클럭 분주부, 버스트 랭스 신호가 인에이블되고 리드 펄스가 입력되는 타이밍에 응답하여 상기 분주 클럭이 천이할 때 인에이블 신호를 생성하는 리드 펄스 래치부, 및 상기 버스트 랭스 신호가 인에이블되면 상기 인에이블 신호를 리드 신호로서 출력하는 조합부를 포함한다.
클럭, 리드 펄스, 버스트 랭스

Description

반도체 메모리 장치의 리드 신호 생성 회로{Circuit for Generating Read Signal of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 구체적으로 리드 신호를 생성하는 반도체 메모리 장치의 리드 신호 생성 회로에 관한 것이다.
일반적인 반도체 메모리 장치는 외부에서 리드 명령을 받아 리드 동작을 수행한다.
반도체 메모리 장치는 상기 리드 명령을 입력 받아 리드 펄스를 생성한다. 또한 상기 리드 펄스가 생성됨과 동시에 리드 신호가 인에이블되고, 반도체 메모리 장치에 기설정된 버스트 랭스(burst length)가 지정한 시간동안 상기 리드 신호는 인에이블 상태를 유지하고 디스에이블된다. 예를 들어, DDR 타입의 반도체 메모리 장치에서 상기 버스트 랭스가 4라고 하면 상기 리드 신호는 인에이블된 이후 클럭의 2주기동안 인에이블된 상태를 유지한다.
일반적인 반도체 메모리 장치의 리드 신호 생성 회로는 도 1에 도시된 바와 같이, 리드 신호 생성부(10), 및 카운터부(20)를 포함한다. 이때, 반도체 메모리 장치는 버스트 랭스가 4라고 가정한다.
리드 펄스(Rd_pulse)가 상기 리드 신호 생성부(10)에 입력되면 제 1 인버터(IV1), 제 1 트랜지스터(P1), 제 2 인버터(IV2), 제 1 낸드 게이트(ND1), 제 2 트랜지스터(P2), 및 제 3 인버터(IV4)를 통하여 리드 신호(Rd_signal)를 인에이블시킨다.
한편, 상기 리드 펄스(Rd_pulse)가 입력된 이후 상기 카운터부(20)가 동작하게 된다. 즉, 상기 제 1 트랜지스터(P1)가 턴온되어 상기 제 1 트랜지스터(P1)의 소오스와 연결된 노드의 레벨이 하이가 되면 제 4 및 제 5 인버터(IV6, IV7)를 통하여 카운터 스타트 신호(cntrst)가 하이로 인에이블된다. 상기 카운터부(20)는 상기 카운터 스타트 신호(cntrst)가 하이로 인에이블되면 상기 카운터부(20)를 구성하는 모든 플립 플롭(FF1, FF2, FF3, FF4)이 동작을 시작한다. 제 1 플립 플롭(FF1)은 클럭(CLK)을 2분주시킨다. 상기 제 1 플립 플롭(FF1)의 출력 신호를 입력 받는 제 2 플립 플롭(FF2)은 상기 클럭(CLK)이 하이로 천이할 때마다 상기 제 1 플립 플롭(FF1)의 출력 신호 레벨을 제 1 리드 디스에이블 신호(bbA<1>)의 레벨로서 출력한다. 상기 제 1 리드 디스에이블 신호(bbA<1>)를 입력 받은 상기 리드 신호 생성부(10)는 제 2 낸드 게이트(ND2), 제 3 낸드 게이트(ND3), 제 3 트랜지스터(N1), 상기 제 2 인버터(IV2), 상기 제 1 낸드 게이트(ND1), 상기 제 2 트랜지스터(P2), 및 상기 제 3 인버터(IV4)를 통하여 상기 리드 신호(Rd_signal)를 디스에이블시킨다.
이와 같이 구성된 일반적인 반도체 메모리 장치의 리드 신호 생성 회로는 리드 신호를 인에이블시키는 신호 경로의 길이와 리드 신호를 디스에이블시키는 신호 경로의 길이가 달라 P.V.T(process, voltage, temperature) 변화에 취약하다.즉, P.V.T 변화에 따라 리드 신호의 인에이블 구간의 길이가 변할 수 있다.
만약, 버스트 랭스가 8이면 버스트 랭스가 4일 때보다 제 3 플립 플롭(FF3)및 제 4 플립 플롭(FF4)을 더 거친 제 2 리드 디스에이블 신호(bbA<2>)가 상기 리드 신호 생성부(10)에 입력되어야 상기 리드 신호(Rd_signal)가 디스에이블된다. 따라서 버스트 랭스 8이면 버스트 랭스 4일 때보다 상기 리드 신호(Rd_signal)을 인에이블 시키는 경로와 상기 리드 신호(Rd_signal)를 디스에이블 시키는 경로의 길이 차이가 더욱 심해진다. 결국, 일반적인 반도체 메모리 장치의 리드 신호 생성 회로는 버스트 랭스 4일 때보다 8일 때가 P.V.T 변화에 더욱 취약하다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 리드 신호가 인에이블되는 경로와 디스에이블되는 경로를 동일한 길이로 형성한 반도체 메모리 장치의 리드 신호 생성 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리드 신호 생성 회로는 클럭을 분주시켜 분주 클럭을 생성하는 클럭 분주부, 버스트 랭스 신호가 인에이블되고 리드 펄스가 입력되는 타이밍에 응답하여 상기 분주 클럭이 천이할 때 인에이블 신호를 생성하는 리드 펄스 래치부, 및 상기 버스트 랭스 신호가 인에이블되면 상기 인에이블 신호를 리드 신호로서 출력하는 조합부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 리드 신호 생성 회로는 리드 신호가 인에이블되는 경로와 디스에이블되는 경로를 동일한 길이로 형성함으로써, P.V.T 변화에도 리드 신호의 인에이블 구간 길이가 변하지 않아 반도체 메모리 장치의 신뢰도를 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리드 신호 생성 회로는 도 2에 도시된 바와 같이, 클럭 분주부(100), 리드 펄스 래치부(200), 및 조합부(300)를 포함한다. 이하 설명은 버스트 랭스가 4일 때를 가정하여 설명하지만 이에 한정 하는 것은 아니다.
상기 클럭 분주부(100)는 도 3에 도시된 바와 같이, 제 1 플립 플롭(FF11), 및 제 1 인버터(IV11)를 포함한다. 상기 제 1 플립 플롭(FF11)은 클럭(CLK)이 하이로 천이할 때 입력 받은 신호를 출력한다. 상기 제 1 플립 플롭(FF11)은 리셋 신호(RST)에 의해 초기화된다. 상기 제 1 플립 플롭(FF11)은 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 1 인버터(IV11)는 상기 제 1 플립 플롭(FF11)의 출력 신호를 입력 받는다. 이때, 상기 제 1 플립 플롭(FF11)의 출력 신호가 분주 클럭(clk_div)이다.
결국, 상기 클럭 분주부(100)는 상기 클럭(CLK)이 하이로 천이할 때마다 상기 분주 클럭(clk_div)의 레벨을 천이시킨다.
상기 리드 펄스 래치부(200)는 도 4에 도시된 바와 같이, 펄스 생성부(210), 제 1 인에이블부(220), 및 제 2 인에이블부(230)를 포함한다.
상기 펄스 생성부(210)는 버스트 랭스 신호(BL4)와 리드 펄스(Rd_pulse)에 응답하여 인에이블 펄스(en_pulse)를 생성한다.
상기 펄스 생성부(210)는 제 1 낸드 게이트(ND11), 및 제 2 인버터(IV12)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 버스트 랭스 신호(BL4), 및 상기 리드 펄스(Rd_pulse)를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 제 1 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 인에이블 펄스(en_pulse)를 출력한다.
결국, 상기 펄스 생성부(210)는 상기 버스트 랭스 신호(BL4)가 하이로 인에이블된 이후 상기 리드 펄스(Rd_pulse)가 입력되면 상기 리드 펄스(Rd_pulse)를 상 기 인에이블 펄스(en_pulse)로서 출력한다.
상기 제 1 인에이블부(220)는 상기 분주 클럭(clk_div)과 상기 인에이블 펄스(en_pulse)를 입력 받아 제 1 인에이블 신호(enable1)를 생성한다. 상기 제 1 인에이블부(220)는 상기 리셋 신호(RST)에 응답하여 초기화된다.
상기 제 1 인에이블부(220)는 제 2 플립 플롭(FF12)을 포함한다. 상기 제 2 플립 플롭(FF12)은 상기 분주 클럭(clk_div)이 하이로 천이할 때 상기 인에이블 펄스(en_pulse)의 레벨을 상기 제 1 인에이블 신호(enable1)의 레벨로서 출력한다.
결국, 상기 제 1 인에이블부(220)는 상기 분주 클럭(clk_div)이 하이로 천이할 때 상기 인에이블 펄스(en_pulse)의 레벨을 상기 제 1 인에이블 신호(enable1)의 레벨로서 출력한다. 예를 들어, 상기 제 1 인에이블부(220)는 상기 분주 클럭(clk_div)이 하이로 천이할 때 상기 인에이블 펄스(en_pulse)가 하이 레벨이면 하이 레벨인 상기 제 1 인에이블 신호(enable1)를 출력한다. 또한 상기 제 1 인에이블부(220)는 상기 분주 클럭(clk_div)이 하이로 천이할 때 상기 인에이블 펄스(en_pulse)가 로우 레벨이면 로우 레벨인 상기 제 1 인에이블 신호(enable1)를 출력한다.
상기 제 2 인에이블부(230)는 상기 분주 클럭(clk_div)과 상기 인에이블 펄스(en_pulse)를 입력 받아 제 2 인에이블 신호(enable2)를 생성한다. 상기 제 2 인에이블부(230)는 상기 리셋 신호(RST)에 응답하여 초기화된다.
상기 제 2 인에이블부(230)는 제 3 플립 플롭(FF13), 및 제 3 인버터(IV13)를 포함한다. 상기 제 3 인버터(IV13)는 상기 분주 클럭(clk_div)을 반전시켜 상기 제 3 플립 플롭(FF13)에 출력한다. 따라서 상기 제 3 플립 플롭(FF13)은 상기 분주 클럭(clk_div)이 로우로 천이할 때 상기 인에이블 펄스(en_pulse)의 레벨을 상기 제 2 인에이블 신호(enable2)의 레벨로서 출력한다.
결국, 상기 제 2 인에이블부(230)는 상기 분주 클럭(clk_div)이 로우로 천이할 때 상기 인에이블 펄스(en_pulse)의 레벨을 상기 제 2 인에이블 신호(enable2)의 레벨로서 출력한다. 예를 들어, 상기 제 2 인에이블부(230)는 상기 분주 클럭(clk_div)이 로우로 천이할 때 상기 인에이블 펄스(en_pulse)가 하이 레벨이면 하이 레벨인 상기 제 2 인에이블 신호(enable2)를 출력한다. 또한 상기 제 2 인에이블부(230)는 상기 분주 클럭(clk_div)이 로우로 천이할 때 상기 인에이블 펄스(en_pulse)가 로우 레벨이면 로우 레벨인 상기 제 2 인에이블 신호(enable1)를 출력한다.
상기 조합부(300)는 상기 버스트 랭스 신호(BL4), 상기 제 1 인에이블 신호(enable1), 및 상기 제 2 인에이블 신호(enable2)를 입력 받아 리드 신호(Rd_signal)를 생성한다.
상기 조합부(300)는 노어 게이트(NOR11), 및 제 2 낸드 게이트(ND12)를 포함한다. 상기 노어 게이트(NOR11)는 상기 제 1 인에이블 신호(enable1), 및 상기 제 2 인에이블 신호(enable2)를 입력 받는다. 상기 제 2 낸드 게이트(ND12)는 상기 노어 게이트(NOR11)의 출력 신호, 및 상기 버스트 랭스 신호(BL4)를 입력 받아 상기 리드 신호(Rd_signal)를 출력한다.
상기 노어 게이트(NOR11)는 상기 제 1 인에이블 신호(enable1), 및 상기 제 2 인에이블 신호(enable2) 중 어느 하나라도 하이 레벨이면 로우 신호를 출력한다. 또한 상기 노어 게이트(NOR11)는 상기 제 1 인에이블 신호(enabl1), 및 상기 제 2 인에이블 신호(enable2) 중 어느 하나가 로우 레벨이면 다른 하나의 신호를 반전시켜 출력한다. 상기 제 2 낸드 게이트(ND12)는 상기 노어 게이트(NOR11)의 출력 신호와 상기 버스트 랭스 신호(BL4) 중 어느 하나라도 로우 레벨이면 하이 신호를 출력한다. 또한 상기 제 2 낸드 게이트(ND12)는 상기 노어 게이트(NOR11)의 출력 신호와 상기 버스트 랭스 신호(BL4) 중 어느 하나가 하이 레벨이면 다른 하나의 신호를 반전시켜 출력한다.
따라서 상기 조합부(300)는 상기 버스트 랭스 신호(BL4)가 로우로 디스에이블되면 상기 리드 신호(Rd_signal)를 로우로 디스에이블시킨다. 한편, 상기 조합부(300)는 상기 버스트 랭스 신호(BL4)가 하이로 인에이블되면 상기 노어 게이트(NOR11)의 출력 신호를 반전시켜 상기 리드 신호(Rd_signal)로서 출력한다.
이와 같이 구성된 반도체 메모리 장치의 리드 신호 생성 회로의 동작을 도 6을 참조로 하여 설명한다.
DDR 타입의 반도체 메모리 장치는 클럭의 한 주기동안 2비트의 데이터를 읽거나 쓸 수 있다. 또한 버스트 랭스의 길이가 4이면 한번의 리드 동작중 4비트 데이터를 읽어낼 수 있다. 이는 한번의 리드 명령으로 4비트 데이터를 한 번에 출력할 수 있음을 의미하며, 반도체 메모리 장치의 내부에서 사용되는 리드 신호의 인에이블 구간이 클럭의 2주기와 동일하다는 것을 의미한다.
분주 클럭(clk_div)이 하이로 천이하는 타이밍에 리드 펄스(Rd_pulse)가 하 이이면 제 1 인에이블 신호(enable1)가 하이로 천이한다. 이때, 리드 신호(Rd_signal) 또한 하이로 천이한다. 상기 분주 클럭(clk_div)이 로우로 천이하는 타이밍에는 상기 리드 펄스(Rd_pulse)가 로우이므로 제 2 인에이블 신호(enable2)는 로우이다.
상기 분주 클럭(clk_div)이 다시 하이로 천이하는 타이밍에 상기 리드 펄스(Rd_pulse)는 로우이므로 상기 제 1 인에이블 신호(enable1)는 로우로 천이한다. 이때, 상기 리드 신호(Rd_signal) 또한 로우로 천이한다.
상기 분주 클럭(clk_div)이 다시 로우로 천이하는 타이밍에 상기 리드 펄스(Rd_pulse)는 하이이므로 상기 제 2 인에이블 신호(enable2)는 하이로 천이한다. 이때, 상기 리드 신호(Rd_signal) 또한 하이로 천이한다.
상기 분주 클럭(clk_div)이 또 다시 하이로 천이하는 타이밍에 상기 리드 펄스(Rd_pulse)는 로우이므로 상기 제 1 인에이블 신호(enable1)는 로우이다. 상기 분주 클럭(clk_div)이 또 다시 로우로 천이하는 타이밍에 상기 리드 펄스(Rd_pulse)는 로우이므로 상기 제 2 인에이블 신호(enable2)는 로우로 천이한다. 이때, 상기 리드 신호(Rd_signal) 또한 로우로 천이한다.
본 발명의 일실시예에 따른 반도체 메모리 장치의 리드 신호 생성 회로의 동작을 더욱 자세히 설명한다. 이때, 도 3 및 도 4에 도시된 제 1 내지 제 3 플립 플롭(FF11, FF12, FF13)은 리셋 신호(RST)가 인에이블되면 초기화되며, 초기화되었을 경우 상기 제 1 내지 제 3 플립 플롭(FF11, FF12, FF13)은 그 출력 신호가 모두 로우 레벨이다.
도 3의 상기 제 1 플립 플롭(FF11)은 상기 리셋 신호(RST)가 인에이블되어 초기화되고, 상기 리셋 신호(RST)가 디스에이블되면 클럭(CLK)을 2분주한 분주 클럭(clk_div)을 출력한다.
도 4의 펄스 생성부(210)는 버스트 랭스 신호(BL4)가 하이로 인에이블되고 상기 리드 펄스(Rd_pulse)가 입력되면 상기 리드 펄스(Rd_pulse)를 인에이블 펄스(en_pulse)로서 출력한다. 제 1 인에이블부(220)는 상기 분주 클럭(clk_div)이 하이로 천이하는 타이밍에 상기 인에이블 펄스(en_pulse)의 레벨을 상기 제 1 인에이블 신호(enable1)의 레벨로서 출력한다. 제 2 인에이블부(230)는 상기 분주 클럭(clk_div)이 로우로 천이하는 타이밍에 상기 인에이블 펄스(en_pulse)의 레벨을 상기 제 2 인에이블 신호(enable2)로서 출력한다.
도 5의 조합부(300)의 노어 게이트(NOR11)는 상기 제 1 및 제 2 인에이블 신호(enable1, enable2)가 모두 로우일 때 하이 신호를 출력한다. 또한 상기 노어 게이트(NOR11)는 상기 제 1 및 제 2 인에이블 신호(enable1, enable2) 중 하나라도 하이 레벨이면 로우 신호를 출력한다.
제 2 낸드 게이트(ND12)는 상기 버스트 랭스(BL4)가 하이일 경우 상기 노어 게이트(NOR11)의 출력 신호를 반전시켜 상기 리드 신호(Rd_signal)로서 출력한다. 한편, 상기 제 2 낸드 게이트(ND12)는 상기 버스트 랭스(BL4)가 로우일 경우 상기 노어 게이트(NOR11)의 출력 신호와는 무관하게 로우로 디스에이블된 상기 리드 신호(Rd_signal)를 출력한다.
결국, 상기 조합부(300)는 상기 버스트 랭스 신호(BL4)가 하이일 경우 상기 제 1 및 제 2 인에이블 신호(enable1, enable2) 중 하나라도 하이 레벨이되면 하이 레벨인 상기 리드 신호(Rd_signal)를 출력한다. 또한 상기 조합부(300)는 상기 버스트 랭스 신호(BL4)가 하이일 경우 상기 제 1 및 제 2 인에이블 신호(enable1, enable2)가 모두 로우이면 로우 레벨인 상기 리드 신호(Rd_signal)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 신호 생성 회로는 리드 신호를 인에이블시키는 경로와 리드 신호를 디스에이블시키는 경로의 길이가 동일하다. 따라서 본 발명에 따른 리드 신호 생성 회로는 P.V.T 변화와는 무관하게 일정한 인에이블 구간을 갖는 리드 신호를 생성하는 것이 가능하다.
상기 기술한 반도체 메모리 장치는 버스트 랭스가 4라고 가정하여 리드 신호 생성 회로를 구성한 것이며, 버스트 랭스 8이나 버스트 랭스 4와 버스트 랭스 8을 선택하여 사용하는 리드 신호 생성 회로는 본 발명의 회로도를 변형하여 쉽게 구현할 수 있다.
도 7, 도 8, 및 도 9는 본 발명의 다른 실시예로 버스트 랭스 8과 버스트 랭스 4를 선택하여 사용하는 리드 신호 생성 회로를 구현한 것이다.
반도체 메모리 장치가 버스트 랭스 8로 동작할 때 리드 신호(Rd_signal)의 인에이블 구간은 클럭(CLK)의 4주기여야 한다. 따라서 상기 클럭(CLK)을 2분주시키고, 상기 클럭(CLK)을 4분주시키는 클럭 분주부(100-1)가 필요하다.
상기 클럭 분주부(100-1)는 제 1 내지 제 3 플립 플롭(FF21, FF22, FF23), 및 제 1 내지 제 3 인버터(IV21, IV22, IV23)를 포함한다. 상기 제 1 플립 플롭(FF21)은 리셋 신호(RST)에 의해 초기화되며 클럭(CLK)과 상기 제 1 인버 터(IV21)의 출력 신호를 입력 받는다. 상기 제 1 인버터(IV21)는 상기 제 1 플립 플롭(FF21)의 출력 신호를 반전시켜 다시 상기 제 1 플립 플롭(FF21)에 출력한다. 이때, 상기 제 1 플립 플롭(FF21)은 상기 클럭(CLK)이 하이로 천이할 때 상기 제 1 인버터(IV21)의 출력 신호 레벨을 출력하기 때문에 상기 제 1 플립 플롭(FF21)은 상기 클럭(CLK)을 2분주한 제 1 분주 클럭(clk_div1)을 출력한다. 상기 제 2 플립 플롭(FF22)은 상기 리셋 신호(RST)에 의해 초기화되며 상기 제 1 분주 클럭(clk_div1)과 상기 제 2 인버터(IV22)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV22)는 상기 제 2 플립 플롭(FF22)의 출력 신호를 반전시켜 다시 상기 제 2 플립 플롭(FF22)에 출력한다. 이때, 상기 제 2 플립 플롭(FF22)은 상기 제 1 분주 클럭(clk_div1)이 하이로 천이할 때 상기 제 2 인버터(IV22)의 출력 신호 레벨을 출력하기 때문에 상기 제 2 플립 플롭(FF22)은 상기 제 1 분주 클럭(clk_div1)을 2분주 즉, 상기 클럭(CLK)을 4분주한 제 2 분주 클럭(clk_div2_a)을 출력한다. 상기 제 3 인버터(IV23)는 상기 제 1 분주 클럭(clk_div1)을 반전시켜 상기 제 3 플립 플롭(FF23)에 출력한다. 상기 제 3 플립 플롭(FF23)은 상기 리셋 신호(RST)에 의해 초기화되며 상기 제 3 인버터(IV23)의 출력 신호와 상기 제 2 분주 클럭(clk_div2_a)을 입력 받는다. 이때, 상기 제 3 플립 플롭(FF23)은 상기 제 3 인버터(IV23)의 출력 신호가 하이로 천이할 때 즉, 상기 제 1 분주 클럭(clk_div1)이 로우로 천이할 때 상기 제 2 분주 클럭(clk_div2_a)의 레벨을 상기 제 3 분주 클럭(clk_div2_b)의 레벨로서 출력한다. 결국, 상기 제 3 분주 클럭(clk_div2_b)은 상기 제 2 분주 클럭(clk_div2_a)의 위상보다 1/4주기 느리다.
본 발명의 다른 실시예에 따른 리드 신호 생성 회로는 상기 클럭(CLK)을 2분주 시키거나 4분주시켜 상기 리드 신호(Rd_signal)를 생성한다. 상기 클럭(CLK)을 2분주시켜 상기 리드 신호(Rd_signal)를 생성할 경우 상기 클럭(CLK)의 첫번째 라이징과 두번째 라이징 타이밍에 상기 리드 신호(Rd_signal)를 인에이블시켜한다. 따라서 상기 클럭(CLK)을 2분주시켜 상기 리드 신호(Rd_signal)를 생성할 상기 클럭(CLK)의 첫번째 라이징 타이밍에 상기 리드 신호(Rd_signal)를 인에이블시키는 제 1 인에이블 신호(enable1)와 상기 클럭(CLK)의 두번째 라이징 타이밍에 상기 리드 신호(Rd_signal)를 인에이블시키는 제 2 인에이블 신호(enable2)가 필요하다. 또한 상기 클럭(CLK)을 4분주시켜 상기 리드 신호(Rd_signal)를 생성할 경우 상기 클럭(CLK)의 4주기 동안 상기 클럭(CLK)의 라이징 타이밍마다 상기 리드 신호(Rd_signal)를 인에이블시킬 수 있는 제 3 내지 제 6 인에이블 신호(enable3~ enable6)를 생성하는 도 8과 같은 리드 펄스 래치부(200-1)가 필요하다.
상기 리드 펄스 래치부(200-1)는 버스트 랭스 4일 경우 상기 제 1 인에이블 신호(enable1)와 상기 제 2 인에이블 신호(enable2)를 생성하고, 버스트 랭스 8일 경우 상기 제 3 내지 제 6 인에이블 신호(enable3~ enable6)를 생성한다.
상기 리드 펄스 래치부(200-1)는 버스트 랭스가 4일 경우 상기 리드 펄스(Rd_pulse)와 제 1 버스트 랭스 신호(BL4)에 응답하여 제 1 인에이블 펄스(en_pulse1)를 생성한다. 상기 리드 펄스 래치부(200-1)는 상기 제 1 분주 클럭(clk_div1)이 하이로 천이할 때 상기 제 1 인에이블 펄스(en_pulse1)의 레벨을 상기 제 1 인에이블 신호(enable1)의 레벨로서 출력하고, 상기 제 1 분주 클 럭(clk_div1)이 로우로 천이할 때 상기 제 1 인에이블 펄스(en_pulse1)의 레벨을 상기 제 2 인에이블 신호(enable2)의 레벨로서 출력한다.
상기 리드 펄스 래치부(200-1)는 버스트 랭스가 8일 경우 상기 리드 펄스(Rd_pulse)와 제 2 버스트 랭스 신호(BL8)에 응답하여 제 2 인에이블 펄스(en_pulse2)를 생성한다. 상기 리드 펄스 래치부(200-1)는 상기 제 2 분주 클럭(clk_div2_a)이 하이로 천이할 때 상기 제 2 인에이블 펄스(en_pulse2)의 레벨을 상기 제 3 인에이블 신호(enable3)의 레벨로서 출력한다. 상기 리드 펄스 래치부(200-1)는 상기 제 2 분주 클럭(clk_div2_a)이 로우로 천이할 때 상기 제 2 인에이블 펄스(en_pulse2)의 레벨을 상기 제 4 인에이블 신호(enable4)의 레벨로서 출력한다. 상기 리드 펄스 래치부(200-1)는 상기 제 3 분주 클럭(clk_div2_b)이 하이로 천이할 때 상기 제 2 인에이블 펄스(en_pulse2)의 레벨을 상기 제 5 인에이블 신호(enable5)의 레벨로서 출력한다. 상기 리드 펄스 래치부(200-1)는 상기 제 3 분주 클럭(clk_div2_b)이 로우로 천이할 때 상기 제 2 인에이블 펄스(en_pulse2)의 레벨을 상기 제 6 인에이블 신호(enable6)의 레벨로서 출력한다.
상기 리드 펄스 래치부(200-1)는 제 1 및 제 2 낸드 게이트(ND21, ND22), 제 4 내지 제 8 인버터(IV4~IV8), 및 제 4 내지 제 9 플립 플롭(FF24~ FF29)을 포함한다. 상기 제 1 낸드 게이트(ND21)는 상기 리드 펄스(Rd_pulse)와 상기 제 1 버스트 랭스 신호(BL4)를 입력 받는다. 상기 제 4 인버터(IV24)는 상기 제 1 낸드 게이트(ND21)의 출력 신호를 반전시켜 상기 제 1 인에이블 펄스(en_pulse1)로서 출력한다. 상기 제 4 플립 플롭(FF24)은 상기 제 1 분주 클럭(clk_div1)과 상기 제 1 인 에이블 펄스(en_pulse1)를 입력 받는다. 상기 제 4 플립 플롭(FF24)은 상기 제 1 분주 클럭(clk_div1)이 하이로 천이할 때 상기 제 1 인에이블 펄스(en_pulse1)의 레벨을 상기 제 1 인에이블 신호(enable1)의 레벨로서 출력한다. 상기 제 5 인버터(IV25)는 상기 제 1 분주 클럭(clk_div1)을 반전시켜 출력한다. 상기 제 5 플립 플롭(FF25)은 상기 제 5 인버터(IV25)의 출력 신호와 상기 제 1 인에이블 펄스(en_pulse1)를 입력 받는다. 즉, 상기 제 5 플립 플롭(FF25)은 상기 제 1 분주 클럭(clk_div1)이 로우로 천이할 때 상기 제 1 인에이블 펄스(en_pulse1)의 레벨을 상기 제 2 인에이블 신호(enable2)의 레벨로서 출력한다. 상기 제 2 낸드 게이트(ND22)는 상기 리드 펄스(Rd_pulse)와 상기 제 2 버스트 랭스 신호(BL8)를 입력 받는다. 상기 제 6 인버터(IV26)는 상기 제 2 낸드 게이트(ND22)의 출력 신호를 반전시켜 상기 제 2 인에이블 펄스(en_pulse2)로서 출력한다. 상기 제 6 플립 플롭(FF26)은 상기 제 2 인에이블 펄스(en_pulse2)와 상기 제 2 분주 클럭(clk_div2_a)을 입력 받는다. 즉, 상기 제 6 플립 플롭(FF26)은 상기 제 2 분주 클럭(clk_div2_a)이 하이로 천이할 때 상기 제 2 인에이블 펄스(en_pulse2)의 레벨을 상기 제 3 인에이블 신호(enable3)의 레벨로서 출력한다. 상기 제 7 인버터(IV27)는 상기 제 2 분주 클럭(clk_div2_a)을 반전시켜 출력한다. 상기 제 7 플립 플롭(FF27)은 상기 제 2 인에이블 펄스(en_pulse2)와 상기 제 7 인버터(IV27)의 출력 신호를 입력 받는다. 즉, 상기 제 7 플립 플롭(FF27)은 상기 제 2 분주 클럭(clk_div2_a)이 로우로 천이할 때 상기 제 2 인에이블 펄스(en_pulse2)의 레벨을 상기 제 4 인에이블 신호(enable4)의 레벨로서 출력한다. 상기 제 8 플립 플 롭(FF28)은 상기 제 2 인에이블 펄스(en_pulse2)와 상기 제 3 분주 클럭(clk_div2_b)를 입력 받는다. 즉, 상기 제 8 플립 플롭(FF28)은 상기 제 3 분주 클럭(clk_div2_b)이 하이로 천이할 때 상기 제 2 인에이블 펄스(en_pulse2)의 레벨을 상기 제 5 인에이블 신호(enable5)의 레벨로서 출력한다. 상기 제 8 인버터(IV28)는 상기 제 3 분주 클럭(clk_div2_b)을 반전시켜 출력한다. 상기 제 9 플립 플롭(FF29)은 상기 제 2 인에이블 펄스(en_pulse2)와 상기 제 8 인버터(IV28)의 출력 신호를 입력 받는다. 즉, 상기 제 9 플립 플롭(FF29)은 상기 제 3 분주 클럭(clk_div2_b)이 로우로 천이할 때 상기 제 2 인에이블 펄스(en_pulse2)의 레벨을 상기 제 6 인에이블 신호(enable6)의 레벨로서 출력한다. 이때, 상기 제 4 내지 제 9 플립 플롭(FF24~FF29)은 모두 상기 리셋 신호(RST)에 의해 초기화된다.
상기 제 1 내지 제 6 인에이블 신호(enable1 ~ enable6) 중 어느 하나라도 인에이블되면 상기 리드 신호(Rd_signal)를 인에이블시키는 도 9와 같은 조합부(300-1)가 필요하다.
상기 조합부(300-1)는 상기 제 1 버스트 랭스 신호(BL4)가 하이로 인에이블되면 상기 제 1 인에이블 신호(enable1)와 상기 제 2 인에이블 신호(enable2) 중 어느 하나라도 인에이블되면 상기 리드 신호(Rd_signal)을 인에이블시키고 인에이블된 상기 제 1 인에이블 신호(enable1) 또는 상기 제 2 인에이블 신호(enable2)가 디스에이블되면 상기 리드 신호(Rd_signal)를 디스에이블시킨다. 또한 상기 조합부(300-1)는 상기 제 2 버스트 랭스 신호(BL8)가 인에이블되면 상기 제 3 내지 제 6 인에이블 신호(enable3~enable6) 중 어느 하나로도 인에이블되면 상기 리드 신 호(Rd_signal)를 인에이블시키고 인에이블된 상기 제 3 인에이블 신호(enable3) 또는 상기 제 4 인에이블 신호(enable4), 또는 상기 제 5 인에이블 신호(enable5), 또는 상기 제 6 인에이블 신호(enable6)가 디스에이블되면 상기 리드 신호(Rd_signal)를 디스에이블시킨다.
상기 조합부(300-1)는 제 1 내지 제 3 노어 게이트(NOR21~NOR23), 제 3 내지 제 5 낸드 게이트(ND23~ND25), 및 제 9 인버터(IV29)를 포함한다. 상기 제 1 노어 게이트(NOR21)는 상기 제 1 인에이블 신호(enable1)와 상기 제 2 인에이블 신호(enable2)를 입력받는다. 상기 제 3 낸드 게이트(ND23)는 상기 제 1 노어 게이트(NOR21)의 출력 신호와 상기 제 1 버스트 랭스 신호(BL4)를 입력받는다. 상기 2 노어 게이트(NOR22)는 상기 제 3 인에이블 신호(enable3)와 상기 제 4 인에이블 신호(enable4)를 입력 받는다. 상기 제 3 노어 게이트(NOR23)는 상기 제 5 인에이블 신호(enable5)와 상기 제 6 인에이블 신호(enable6)를 입력 받는다. 상기 제 4 낸드 게이트(ND24)는 상기 제 2 노어 게이트(NOR22)의 출력 신호, 상기 제 3 노어 게이트(NOR23)의 출력 신호, 및 상기 제 2 버스트 랭스 신호(BL8)를 입력 받는다. 상기 제 5 낸드 게이트(ND25)는 상기 제 3 낸드 게이트(ND23)의 출력 신호와 상기 제 4 낸드 게이트(ND24)의 출력 신호를 입력 받는다. 상기 제 9 인버터(IV29)는 상기 제 5 낸드 게이트(ND25)의 출력 신호를 반전시켜 상기 리드 신호(Rd_signal)로서 출력한다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 리드 신호 생성 회로의 동작은 다음과 같다.
버스트 랭스 4일 경우 제 1 분주 클럭(clk_div1)이 하이로 천이할 때 리드 펄스(Rd_pulse)가 하이 레벨이다고 가정한다.
클럭 분주부(100-1)는 버스트 랭스 4 또는 버스트 랭스 8일 경우와는 무관하게 제 1 내지 제 3 분주 클럭(clk_div1, clk_div2_a, clk_div2_b)을 생성한다.
리드 펄스 래치부(200-1)는 제 1 버스트 랭스 신호(BL4)가 하이로 인에이블되어 있으므로 상기 리드 펄스(Rd_pulse)를 상기 제 1 인에이블 펄스(en_pulse1)로서 생성한다. 상기 제 1 분주 클럭(clk_div1)이 하이로 천이할 때 상기 제 1 인에이블 펄스(en_pulse1)가 하이이므로 상기 리드 펄스 래치부(200-1)는 상기 제 1 분주 클럭(clk_div1)이 하이로 천이할 때 하이로 인에이블되고 상기 제 1 분주 클럭(clk_div1)의 한 주기 동안 인에이블되는 제 1 인에이블 신호(enable1)를 출력한다.
조합부(300-1)는 상기 제 1 버스트 랭스 신호(BL4)가 하이로 인에이블되었기 때문에 상기 제 1 인에이블 신호(enable1)가 하이로 인에이블되는 타이밍에 하이로 인에이블되고 상기 제 1 인에이블 신호(enable1)가 로우로 디스에이블되는 타이밍에 로우로 디스에이블되는 리드 신호(Rd_signal)를 생성한다.
버스트 랭스 8일 경우 제 2 분주 클럭(clk_div2_a)이 하이로 천이할 때 리드 펄스(Rd_pulse)가 하이 레벨이다고 가정한다.
상기 클럭 분주부(100-1)는 버스트 랭스 4 또는 버스트 랭스 8일 경우와는 무관하게 상기 제 1 내지 제 3 분주 클럭(clk_div1, clk_div2_a, clk_div2_b)을 생성한다.
상기 리드 펄스 래치부(200-1)는 제 2 버스트 랭스 신호(BL8)가 하이로 인에이블되어 있으므로 상기 리드 펄스(Rd_pulse)를 상기 제 2 인에이블 펄스(en_pulse2)로서 생성한다. 상기 제 2 분주 클럭(clk_div2_a)이 하이로 천이할 때 상기 제 2 인에이블 펄스(en_pulse1)가 하이이므로 상기 리드 펄스 래치부(200-1)는 상기 제 2 분주 클럭(clk_div2_a)이 하이로 천이할 때 하이로 인에이블되고 상기 제 2 분주 클럭(clk_div2_a)의 한 주기 동안 인에이블되는 제 3 인에이블 신호(enable3)를 출력한다.
상기 조합부(300-1)는 상기 제 2 버스트 랭스 신호(BL8)가 하이로 인에이블되었기 때문에 상기 제 3 인에이블 신호(enable3)가 하이로 인에이블되는 타이밍에 하이로 인에이블되고 상기 제 3 인에이블 신호(enable3)가 로우로 디스에이블되는 타이밍에 로우로 디스에이블되는 리드 신호(Rd_signal)를 생성한다.
본 발명의 다른 실시예에 따른 리드 신호 생성 회로의 동작을 도 10을 참조로 하여 설명하면 다음과 같다. 이때, 버스트 랭스는 8이라고 가정한다.
클럭 분주부(100-1)에 의해 클럭(CLK)을 2분주시킨 제 1 분주 클럭(clk_div1)이 생성되고, 상기 제 1 분주 클럭(clk_div1)을 다시 2분주시킨 제 2 분주 클럭(clk_div2_a)이 생성되며, 상기 제 2 분주 클럭(clk_div2_a)의 위상보다 1/4주기 느린 제 3 분주 클럭(clk_div2_b)이 생성된다.
제 3 인에이블 신호(enable3)는 상기 제 2 분주 클럭(clk_div2_a)에 동기되어 생성되고, 제 4 인에이블 신호(enable4)는 상기 제 3 분주 클럭(clk_div2_b)에 동기되어 생성되며, 제 5 인에이블 신호(enable5)는 반전된 상기 제 2 분주 클 럭(clk_div2_a)에 동기되어 생성되고, 제 6 인에이블 신호(enable6)는 반전된 상기 제 3 분주 클럭(clk_div2_b)에 동기되어 생성된다. 이때, 도 8을 참조하면, 반전된 상기 제 2 분주 클럭(clk_div2_a)은 제 7 인버터(IV27)의 출력 신호이고, 반전된 상기 제 3분주 클럭(clk_div2_b)은 제 8 인버터(IV28)의 출력 신호이다.
도 10처럼 리드 명령(Read)이 반도체 메모리 장치에 입력되면 반도체 메모리 장치의 내부에서 리드 펄스(Rd_pulse)가 발생한다.
상기 리드 펄스(Rd_pulse)의 하이 구간에서 하이로 천이하는 상기 제 2 분주 클럭(clk_div2_a), 또는 상기 제 3 분주 클럭(clk_div2_b), 또는 반전된 상기 제 2 분주 클럭(clk_div2_a), 또는 반전된 상기 제 3 분주 클럭(clk_div2_b)에 동기되어 상기 제 3 내지 제 5 인에이블 신호(enable3~ enable6)가 생성된다.
도 10에서는 상기 제 2 분주 클럭(clk_div2_a)에 의해 상기 제 3 인에이블 신호(enable3)의 인에이블 구간이 상기 리드 신호(Rd_signal)로서, 상기 제 3 분주 클럭(clk_div2_b)에 의해 상기 제 4 인에이블 신호(enable4)의 인에이블 구간이 상기 리드 신호(Rd_signal)로서, 반전된 상기 제 2 분주 클럭(clk_div2_a)에 의해 상기 제 5 인에이블 신호(enable5)의 인에이블 구간이 상기 리드 신호(Rd_signal)로서 출력된다.
버스트 랭스 4일 경우의 도 3 내지 도 5에 도시된 본 발명은 그 원리를 이용하여 도 7 내지 도 9에 도시된 버스트 랭스 4 및 8인 경우를 용이하게 추측할 수 있음은 자명하다. 또한 버스트 랭스 8 만을 사용하는 리드 신호 생성 회로 또한 쉽게 추측할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 리드 신호 생성 회로의 상세 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 신호 생성 회로의 블록도,
도 3은 도 2의 클럭 분주부의 상세 구성도,
도 4는 도 2의 리드 펄스 래치부의 상세 구성도,
도 5는 도 2의 조합부의 상세 구성도,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 신호 생성 회로의 타이밍도,
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리드 신호 생성 회로의 클럭 분주부의 상세 구성도,
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리드 신호 생성 회로의 리드 펄스 래치부의 상세 구성도,
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 조합부의 상세 구성도,
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리드 신호 생성 회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 클럭 분주부 200: 리드 펄스 래치부
300: 조합부

Claims (12)

  1. 클럭을 분주시켜 분주 클럭을 생성하는 클럭 분주부;
    버스트 랭스 신호가 인에이블되고 상기 분주 클럭이 천이할 때 리드 펄스의 레벨을 인에이블 신호의 레벨로서 출력하는 리드 펄스 래치부; 및
    상기 버스트 랭스 신호가 인에이블되면 상기 인에이블 신호를 리드 신호로서 출력하는 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 인에이블 신호는 제 1 인에이블 신호, 및 제 2 인에이블 신호를 포함하며,
    상기 리드 펄스 래치부는
    상기 버스트 랭스 신호와 상기 리드 펄스에 응답하여 인에이블 펄스를 생성하는 펄스 생성부,
    상기 분주 클럭이 하이로 천이할 때 상기 인에이블 펄스의 레벨을 상기 제 1 인에이블 신호의 레벨로서 출력하는 제 1 인에이블부, 및
    상기 분주 클럭이 로우로 천이할 때 상기 인에이블 펄스의 레벨을 상기 제 2 인에이블 신호의 레벨로서 출력하는 제 2 인에이블부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 펄스 생성부는
    상기 버스트 랭스 신호가 인에이블되고 상기 리드 펄스가 입력되면 상기 리드 펄스를 상기 인에이블 펄스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 제 1 인에이블부는
    리셋 신호에 의해 초기화되며 상기 분주 클럭에 응답하여 상기 인에이블 펄스의 레벨을 상기 제 1 인에이블 신호의 레벨로서 출력하는 플립 플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  5. 제 3 항에 있어서,
    상기 제 2 인에이블부는
    리셋 신호에 의해 초기화되며 상기 분주 클럭에 응답하여 상기 인에이블 펄스의 레벨을 상기 제 2 인에이블 신호의 레벨로서 출력하는 플립 플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리스 신호 생성 회로.
  6. 클럭을 분주시켜 제 1 분주 클럭과 제 2 분주 클럭을 생성하는 클럭 분주부;
    제 1 버스트 랭스 신호가 인에이블되면 상기 제 1 분주 클럭이 천이할 때 리드 펄스의 레벨을 인에이블 신호의 레벨로서 출력하고, 제 2 버스트 랭스 신호가 인에이블되면 상기 제 2 분주 클럭이 천이할 때 상기 리드 펄스의 레벨을 상기 인에이블 신호의 레벨로서 출력하는 리드 펄스 래치부; 및
    상기 제 1 버스트 랭스 신호와 상기 제 2 버스트 랭스 신호 중 인에이블된 신호에 의해 상기 인에이블 신호를 리드 신호로서 출력하는 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  7. 제 6 항에 있어서,
    상기 클럭 분주부는
    상기 클럭을 2분주시켜 상기 제 1 분주 클럭을 생성하고 상기 제 1 분주 클럭을 2분주시켜 상기 제 2 분주 클럭을 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  8. 제 7 항에 있어서,
    상기 클럭 분주부는
    반전된 상기 제 1 분주 클럭을 2분주시켜 제 3 분주 클럭을 추가로 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  9. 제 8 항에 있어서,
    상기 인에이블 신호는 제 1 내지 제 6 인에이블 신호를 포함하며,
    상기 리드 펄스 래치부는
    상기 제 1 버스트 랭스 신호가 인에이블되면 상기 제 1 분주 클럭이 하이로 천이할 때 상기 리드 펄스에 응답하여 상기 제 1 인에이블 신호를 생성하고, 상기 제 1 분주 클럭이 로우로 천이할 때 상기 리드 펄스에 응답하여 상기 제 2 인에이블 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  10. 제 9 항에 있어서,
    상기 리드 펄스 래치부는
    상기 제 2 버스트 랭스 신호가 인에이블되면 상기 제 2 분주 클럭이 하이로 천이할 때 상기 리드 펄스에 응답하여 상기 제 3 인에이블 신호를 생성하고, 상기 제 2 분주 클럭이 로우로 천이할 때 상기 리드 펄스에 응답하여 상기 제 4 인에이블 신호를 생성하며, 상기 제 3 분주 클럭이 하이로 천이할 때 상기 리드 펄스에 응답하여 상기 제 5 인에이블 신호를 생성하고, 상기 제 3 분주 클럭이 로우로 천이할 때 상기 리드 펄스에 응답하여 상기 제 6 인에이블 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 조합부는
    상기 제 1 버스트 랭스 신호가 인에이블되면 상기 제 1 인에이블 신호 또는 상기 제 2 인에이블 신호가 인에이블될 때 상기 리드 신호를 인에이블시키고 인에이블된 상기 제 1 인에이블 신호 또는 상기 제 2 인에이블 신호가 디스에이블되면 상기 리드 신호를 디스에이블시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
  12. 제 11 항에 있어서,
    상기 조합부는
    상기 제 2 버스트 랭스 신호가 인에이블되면 상기 제 3 내지 제 6 인에이블 신호 중 어느 하나라도 인에이블될 때 상기 리드 신호를 인에이블시키고 인에이블된 상기 제 3 인에이블 신호 또는 제 4 인에이블 신호 또는 제 5 인에이블 신호 또는 제 6 인에이블 신호가 디스에이블되면 상기 리드 신호를 디스에이블시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 리드 신호 생성 회로.
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Citations (4)

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KR20010058521A (ko) * 1999-12-30 2001-07-06 박종섭 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치
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