KR101008991B1 - 리드종료신호 생성회로 및 이를 이용한 내부클럭발생회로 - Google Patents

리드종료신호 생성회로 및 이를 이용한 내부클럭발생회로 Download PDF

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Abstract

본 발명은 클럭신호, 라이트/리드 상태신호 및 올뱅크프리차지플래그신호를 입력받아 지연클럭신호로 출력하는 클럭전달부; 리드펄스신호 및 상기 지연클럭신호를 입력받아 기설정된 클럭만큼의 펄스폭을 갖는 리드감지신호를 생성하는 리드신호감지부; 및 제1 신호, 상기 지연클럭신호 및 상기 리드감지신호를 입력받아 리드종료신호를 생성하는 리드종료신호생성부를 포함하는 리드종료신호 생성회로를 제공한다.
반도체, 메모리, 프리차지, 리드종료, 라이징 및 폴링 클럭

Description

리드종료신호 생성회로 및 이를 이용한 내부클럭발생회로{READ END SIGNAL GENERATE CIRCUIT AND INTERNAL CLOCK GENERATE CIRCUIT USING THE SAME}
본 발명은 내부클럭발생회로에 관한 것으로, 더욱 구체적으로는 전류소모를 절감할 수 있도록 한 리드종료신호 생성회로에 관한 것이다.
최근 반도체 메모리 분야의 주된 이슈는 집적도에서 동작 속도로 변모하고 있다. 이에 따라 DDR SDRAM(Double Data Rate Synchronous DRAM), RAMBUS DRAM 등의 고속 동기식 메모리가 반도체 메모리 분야의 새로운 화두로 떠오르고 있다.
동기식 메모리는 외부클럭에 동기되어 동작하는 메모리를 말하며, DRAM 중에서는 현재 양산 메모리 시장의 주류를 이루고 있는 SDRAM이 이에 속한다. SDRAM(Synchronous Dynamic RAM)의 데이터 입출력 동작은 외부클럭의 라이징 에지(rising edge)에 동기되어 매 클럭 주기마다 한 번의 데이터 액세스를 수행한다. 그러나, DDR SDRAM(Double Data Rate SDRAM)에서의 데이터 입출력 동작은 내부의 DLL(Delay Locked Loop) 회로를 이용하여 외부클럭의 라이징 에지(rising edge)뿐 만 아니라 폴링 에지(falling edge)에도 동기되어 매 클럭 주기마다 두 번의 데이터 액세스를 수행한다. 즉, DDR SDRAM은 SDRAM에 비해 두 배의 데이터 입출력 속도를 갖는다. 그러므로, DDR SDRAM과 같은 고속의 반도체 메모리 장치는 리드(read) 동작시 데이터 출력을 위해 외부클럭의 라이징 에지 타임에 인에이블 되는 클럭(이하, 라이징 클럭(rclk)이라 함)과 외부클럭의 폴링 에지 타임에 인에이블 되는 클럭(이하, 폴링 클럭(fclk)이라 함)을 생성한다.
도 1은 종래기술에 따른 내부클럭발생회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 내부클럭발생회로는 리드펄스신호(RDP), 라이트/리드 상태신호(WTRD) 및 올뱅크프리차지플래그신호(BANKALL)를 입력받아 클럭인에이블신호(clkenb)를 생성하는 인에이블신호생성부(1)와, 클럭인에이블신호(clkenb)에 응답하여 클럭신호(CLK)로부터 라이징 및 폴링 클럭신호(rclk, fclk)를 생성하는 클럭발생부(2)로 구성된다.
이와 같이 구성된 내부클럭발생회로의 인에이블신호생성부(1)는 리드 동작시 펄스로 인가되는 리드펄스신호(RDP)에 의해 로우레벨의 클럭인에이블신호(clkenb)를 생성하고, 로우레벨의 클럭인에이블신호(clkenb)를 입력받은 클럭발생부(2)는 라이징 및 폴링 클럭신호(rclk, fclk)를 생성한다. 여기서, 라이징 및 폴링 클럭신호(rclk, fclk)는 리드 동작시 데이터를 DQ 패드(미도시)로 출력되는데 이용되는 신호로써, 리드 동작에서만 사용되는 클럭신호이다.
그런데, 종래의 내부클럭발생회로에서는 라이트 동작이 개시되거나 반도체 메모리 장치의 모든 뱅크가 프리차지 상태인 올뱅크 프리차지 상태일 때 라이징 및 폴링 클럭신호(rclk, fclk)의 생성을 중단하고 있다. 즉, 라이트 동작시 로우레벨로 천이하는 라이트/리드 상태신호(WTRD) 및 올뱅크 프리차지 상태일 때 하이레벨로 천이하는 올뱅크프리차지플래그신호(BANKALL)에 의해 인에이블신호생성부(1)는 하이레벨의 클럭인에이블신호(clkenb)를 생성하고, 이로 인해 클럭발생부(2)는 라이징 및 폴링 클럭신호(rclk, fclk)의 생성을 중단한다.
따라서, 종래의 내부클럭발생회로는 리드 동작이 종료되고도 라이트 동작이 개시되거나 올뱅크 프리차지 상태가 아닐때는 리드 동작에 사용되는 라이징 및 폴링 클럭신호(rclk, fclk)을 계속 생성하게 되고, 이는 전류소모를 증가시키는 요인으로 작용한다.
본 발명은 리드 동작이 완료되면 인에이블되는 리드종료신호를 생성하여 라이징 및 폴링 클럭신호의 생성을 중단함으로써, 전류 소모를 절감시킬 수 있도록 한 리드종료신호 생성회로 및 이를 이용한 내부클럭발생회로를 개시한다.
이를 위해 본 발명은 클럭신호, 라이트/리드 상태신호 및 올뱅크프리차지플래그신호를 입력받아 지연클럭신호로 출력하는 클럭전달부; 리드펄스신호 및 상기 지연클럭신호를 입력받아 기설정된 클럭만큼의 펄스폭을 갖는 리드감지신호를 생성하는 리드신호감지부; 및 제1 신호, 상기 지연클럭신호 및 상기 리드감지신호를 입력받아 리드종료신호를 생성하는 리드종료신호생성부를 포함하는 리드종료신호 생성회로를 제공한다.
또한, 본 발명은 리드펄스신호와 상기 리드펄스신호가 입력되면 기설정된 구간동안 하이레벨을 유지하는 제1 신호를 입력받아 리드종료신호를 생성하는 리드종료신호 생성회로; 상기 리드펄스신호 및 상기 리드종료신호를 입력받아 클럭인에이블신호를 생성하되, 상기 리드종료신호가 인에이블되면 상기 클럭인에이블신호를 디스에이블시켜 출력하는 클럭제어부; 및 클럭신호 및 상기 클럭인에이블신호를 입력받아 라이징 및 폴링 클럭신호를 생성하는 클럭발생부를 포함하는 내부클럭발생회로를 제공한다.
그리고, 본 발명은 리드펄스신호 및 지연클럭신호를 입력받아 기설정된 클럭만큼의 펄스폭을 갖는 리드감지신호를 생성하는 리드신호감지부; 제1 신호, 상기 지연클럭신호 및 상기 리드감지신호를 입력받아 리드종료신호를 생성하는 리드종료신호생성부; 상기 리드펄스신호 및 상기 리드종료신호를 입력받아 클럭인에이블신호를 생성하되, 상기 리드종료신호가 인에이블되면 상기 클럭인에이블신호를 디스에이블시켜 출력하는 클럭제어부; 및 클럭신호 및 상기 클럭인에이블신호를 입력받아 라이징 및 폴링 클럭신호를 생성하는 클럭발생부를 포함하는 내부클럭발생회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 내부클럭발생회로의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 내부클럭발생회로는 리드종료신호 생성회로(3), 클럭제어부(4) 및 클럭발생부(5)로 구성된다.
리드종료신호 생성회로(3)는 클럭전달부(30), 리드신호감지부(32) 및 리드종료신호생성부(34)로 구성된다.
도 3을 참고하면, 클럭전달부(30)는 라이트/리드 상태신호(WTRD) 및 올뱅크프리차지플래그신호(BANKALL)를 입력받아 부정논리합 연산을 수행하는 노아게이트(NR20)와, 노아게이트(NR20)의 출력신호 및 인버터(IV20)를 통해 반전된 클럭신호(CLK)를 입력받아 부정논리곱 연산을 수행하여 지연클럭신호(CLKD)를 출력하는 낸드게이트(ND20)로 구성된다.
이와 같이 구성된 클럭전달부(30)는 리드 동작 시 모두 로우레벨로 생성되는 라이트/리드 상태신호(WTRD) 및 올뱅크프리차지플래그신호(BANKALL)에 의해 클럭신호(CLK)로부터 지연클럭신호(CLKD)를 생성한다.
도 4를 참고하면, 리드신호감지부(32)는 리드감지신호조절부(320) 및 리드감지신호출력부(322)로 구성된다. 리드감지신호조절부(320)는 리드펄스신호(RDP)를 지연클럭신호(CLKD)의 폴리에지에 동기시켜 1클럭 구간의 펄스폭을 갖는 제1 리드신호(RD1)를 출력하는 제1 플립플롭(FF1)과, 제1 리드신호(RD1)를 지연클럭신호(CLKD)의 라이징에지에 동기시켜 0.5클럭 구간만큼 시프트시켜 1클럭 구간의 펄스폭을 갖는 제2 리드신호(RD2)를 출력하는 제2 플립플롭(FF2)과, 제2 리드신호(RD2)를 지연클럭신호(CLKD)의 폴링에지에 동기시켜 0.5클럭 구간만큼 시프트시켜 1클럭 구간의 펄스폭을 갖는 제3 리드신호(RD3)를 출력하는 제3 플립플롭(FF3)과, 제3 리드신호(RD3)를 지연클럭신호(CLKD)의 라이징에지에 동기시켜 0.5클럭 구간만큼 시프트시켜 1클럭 구간의 펄스폭을 갖는 제4 리드신호(RD4)를 출력하는 제4 플립플롭(FF4)으로 구성된다.
리드감지신호출력부(322)는 제1 및 제2 리드신호(RD1, RD2)를 입력받아 부정논리합 연산을 수행하는 노아게이트(NR21)와, 제3 및 제4 리드신호(RD3, RD4)를 입력받아 부정논리합 연산을 수행하는 노아게이트(NR22)와, 노아게이트(NR21)의 출력신호 및 노아게이트(NR22)의 출력신호를 입력받아 부정논리합 연산을 수행하여 리드감지신호(RDSUMB)를 출력하는 낸드게이트(ND21)로 구성된다.
이와 같이 구성된 리드신호감지부(32)는 제1 내지 제4 플립플롭(FF1-FF4)에서 생성되는 제1 내지 제4 감지신호(DR1-RD4)가 모두 로우레벨인 경우 로우레벨의 리드감지신호(RDSUMB)를 출력한다. 좀 더 구체적으로, 리드펄스신호(RDP)의 펄스가 인가된 후, 약 2.5클럭 구간동안 새로운 리드펄스신호(RDP)의 펄스가 인가되지 않으면, 제1 내지 제4 플립플롭(FF1-FF4)에서 생성되는 제1 내지 제4 감지신호(DR1-RD4)는 모두 로우레벨로 출력된다. 따라서, 리드감지신호(RDSUMB)는 로우레벨의 제1 내지 제4 감지신호(DR1-RD4)에 의해 로우레벨로 인에이블된다.
도 5를 참고하면, 리드종료신호생성부(34)는 제1 신호(OE)와 지연클럭신호(CLKD)를 입력받아 제1 신호(OE)를 1클럭 구간만큼 시프트시켜 출력하는 플립플롭(340)과, 플립플롭(340)의 출력신호 및 리드감지신호(RDSUMB)를 입력받아 부정논리합 연산을 수행하는 노아게이트(NR23)와, 노아게이트(NR23)의 출력신호를 입력받아 기설정된 펄스폭을 갖는 리드종료신호(RDENDB)를 생성하는 펄스발생부(342)로 구성된다. 여기서, 제1 신호(OE)는 모드 레지스터(미도시)에서 출력되는 신호로서, 노멀 상태에서는 로우레벨로 디스에이블되고, 리드펄스신호(RDP)의 펄스가 입력되면 카스레이턴시(CL)와 버스트 랭스(BL) 구간동안 하이레벨을 유지한 후 로우레벨로 다시 레벨천이하는 신호이다.
일반적으로 MRD(Mode Register Definition)는 BL(Burst Length)와 CL(CAS LATENCY)를 규정하고 있다. 예를 들어, MRD에서 CL=3, BL=4로 설정되면 리드펄스신호(RDP) 입력 후 3클럭 이후에 2클럭 구간동안 4개의 데이터를 내보내라는 의미이다. 따라서, 제1 신호(OE)는 MRD에서 CL=3, BL=4로 설정되면 5클럭 구간동안 하이 레벨을 유지한다.
펄스발생부(342)는 노아게이트(NR23)의 출력신호를 기설정된 구간 지연시켜 출력하는 지연부(344)와, 지연부(344)의 출력신호 및 노아게이트(NR23)의 출력신호를 입력받아 지연부(344)의 지연구간만큼의 펄스폭을 갖는 리드종료신호(RDENDB)를 출력하는 낸드게이트(ND22)로 구성된다. 이때, 지연부(344)는 홀수개의 인버터로 구성한다. 이와 같이 구성된 리드종료신호생성부(34)는 리드감지신호(RDSUMB) 및 제1 신호(OE)가 로우레벨로 천이하면, 제1 신호(OE)가 로우레벨로 천이하는 구간에서부터 지연부(344)의 지연구간동안 로우레벨로 인에이블되는 리드종료신호(RDENDB)를 생성한다. 따라서, 리드감지신호(RDSUMB)가 로우레벨로 생성되는 경우에는 기설정된 구간동안 새로운 리드펄스신호(RDP)가 입력되지 않았음을 의미한다.
이와 같은 구성의 리드종료신호 생성회로(3)는 리드펄스신호(RDP)에 의한 리드 동작이 종료되고, 새로운 리드펄스신호(RDP)가 인가되지 않으면 리드종료신호(RDENDB)를 로우레벨로 인에이블시켜 출력한다.
도 6을 참고하면 클럭제어부(4)는 리드펄스신호(RDP)의 펄스가 입력되면 클럭인에이블신호(CKEB)를 인에이블시켜 출력하고, 리드종료신호(RDENDB)가 인에이블되면 클럭인에이블신호(CKEB)를 디스에이블시켜 출력하는 낸드게이트래치(ND23, ND24)를 포함한다.
이와 같이 구성된 클럭제어부(4)는 리드펄스신호(RDP)가 하이 펄스로 입력되면 클럭인에이블신호(CKEB)를 로우레벨로 인에이블시켜 출력하고, 낸드게이트래치(ND23, ND24)를 통해 로우레벨을 유지한다. 이후, 리드종료신호(RDENDB)가 로우 펄스로 입력되면 클럭인에이블신호(CKEB)를 하이레벨로 디스에이블시켜 출력한다.
도 7을 참고하면, 클럭발생부(5)는 클럭인에이블신호(CKEB)와 클럭신호(CLK)를 입력받아 라이징 클럭신호(rclk)를 생성하는 라이징클럭발생부(50)와, 클럭인에이블신호(CKEB)와 클럭신호(CLK)를 입력받아 폴링 클럭신호(fclk)를 생성하는 폴링클럭발생부(52)로 구성된다.
이와 같이 구성된 클럭발생부(5)는 클럭인에이블신호(CKEB)가 로우레벨로 인에이블될 때 클럭신호(CLK)를 입력받아 기설정된 펄스폭을 갖는 라이징 및 폴링 클럭신호(rclk, fclk)를 발생한다.
이와 같이 구성된 내부클럭발생회로의 동작을 도 2 내지 도 8을 참고하여 살펴보면 다음과 같다.
이하, 제1 리드명령(RD<1>)에 따라 리드펄스신호(RDP)의 펄스가 인가되는 경우에 따른 본 실시예의 내부클럭발생회로의 동작을 살펴보면 다음과 같다.
리드펄스신호(RDP)의 펄스가 인가되면, 도 6에 도시된 클럭제어부(4)는 클럭인에이블신호(CKEB)를 로우레벨로 인에이블시켜 출력한다. 클럭인에이블신호(CKEB)가 로우레벨로 인에이블되면, 도 7에 도시된 클럭발생부(5)는 클럭신호(CLK)를 입력받아 기설정된 펄스폭을 갖는 라이징 및 폴링 클럭신호(rclk, fclk)를 생성한다. 또한, 도 3에 도시된 클럭전달부(30)는 리드 동작 시 모두 로우레벨로 생성되는 라이트/리드 상태신호(WTRD) 및 올뱅크프리차지플래그신호(BANKALL)에 의해 클럭신호(CLK)로부터 지연클럭신호(CLKD)를 생성한다.
다음으로, 도 4에 도시된 리드신호감지부(32)는 리드펄스신호(RDP) 및 지연클럭신호(CLKD)를 입력받아 리드감지신호(RDSUMB)를 생성한다. 구체적으로, 제1 리드명령(RD<1>)에 따라 리드펄스신호(RDP)의 펄스가 인가된 후, 2.5클럭 구간이 경과 된 후 새로운 리드펄스신호(RDP)의 펄스가 인가되지 않으면, 제1 내지 제4 플립플롭(FF1-FF4)에서 생성되는 제1 내지 제4 감지신호(DR1-RD4)는 모두 로우레벨로 출력된다. 따라서, 리드감지신호(RDSUMB)는 로우레벨의 제1 내지 제4 감지신호(DR1-RD4)에 의해 2.5클럭 구간이 경과된 후에 로우레벨로 인에이블된다. 이때, 제1 신호(OE)는 CL=3, BL=4로 설정된 MRD에 의해 5클럭 구간동안 하이레벨을 유지한다.
다음으로, 도 5에 도시된 리드종료신호생성부(34)는 제1 신호(OE) 및 지연클럭신호(CLKD)를 입력받아 리드감지신호(RDSUMB)에 응답하여 리드종료신호(RDENDB)를 생성한다. 좀 더 구체적으로, 리드감지신호(RDSUMB) 및 제1 신호(OE)가 로우레벨로 천이하면, 리드종료신호(RDENDB)는 지연부(344)의 지연구간동안 로우레벨로 인에이블된다. 즉, 리드종료신호(RDENDB)는 제1 신호(OE)가 로우레벨로 천이하는 구간에서부터 지연부(344)의 지연구간동안 로우레벨로 인에이블된다. 따라서, 리드감지신호(RDSUMB)가 로우레벨로 생성되는 경우에는 기설정된 구간동안 새로운 리드펄스신호(RDP)가 입력되지 않았음을 의미한다.
다음으로, 도 6에 도시된 클럭제어부(4)는 로우레벨의 리드종료신호(RDENDB)를 입력받아 클럭인에이블신호(CKEB)를 하이레벨로 디스에이블시켜 출력한다. 따라서, 도 7에 도시된 클럭발생부(5)는 클럭인에이블신호(CKEB)를 하이레벨로 디스에 이블되면 라이징 및 폴링 클럭신호(rclk, fclk)의 생성을 중단한다.
앞서 살펴본 바와 같이, 본 실시예에 따른 내부클럭발생회로는 리드 동작이 종료되면 로우레벨로 인에이블된 리드종료신호(RDENDB)를 생성하여 클럭발생부(5)의 생성을 중단함으로써, 전류소모를 절감시킬 수 있다.
이하, 연속적으로 입력되는 제2 및 제3 리드명령(RD<2>, RD<3>)에 따라 리드펄스신호(RDP)의 펄스가 인가되는 경우에 따른 본 실시예의 내부클럭발생회로의 동작을 도 8을 참고하여 살펴보면 다음과 같다. 여기서, 제3 리드명령(RD<3>)은 제2 리드명령(RD<2>)이 입력되고, 5클럭 경과 후에 입력된다.
우선, 연속적으로 입력되는 제2 및 제3 리드명령(RD<2>, RD<3>)에 따른 리드펄스신호(RDP)의 펄스가 인가되면, 도 6에 도시된 클럭제어부(4)는 클럭인에이블신호(CKEB)를 로우레벨로 인에이블시켜 출력한다. 클럭인에이블신호(CKEB)가 로우레벨로 인에이블되면, 도 7에 도시된 클럭발생부(5)는 클럭신호(CLK)를 입력받아 기설정된 펄스폭을 갖는 라이징 및 폴링 클럭신호(rclk, fclk)를 생성한다. 또한, 도 3에 도시된 클럭전달부(30)는 리드 동작 시 모두 로우레벨로 생성되는 라이트/리드 상태신호(WTRD) 및 올뱅크프리차지플래그신호(BANKALL)에 의해 클럭신호(CLK)로부터 지연클럭신호(CLKD)를 생성한다.
다음으로, 도 4에 도시된 리드신호감지부(32)는 리드펄스신호(RDP) 및 지연클럭신호(CLKD)를 입력받아 리드감지신호(RDSUMB)를 각각 생성한다. 좀 더 구체적으로, 제2 리드명령(RD<2>)에 따라 리드펄스신호(RDP)의 펄스가 인가된 후, 2.5클 럭 구간이 경과 된 후 새로운 리드펄스신호(RDP)의 펄스가 인가되지 않으면, 제1 내지 제4 플립플롭(FF1-FF4)에서 생성되는 제1 내지 제4 감지신호(DR1-RD4)는 모두 로우레벨로 출력된다. 따라서, 리드감지신호(RDSUMB)는 로우레벨의 제1 내지 제4 감지신호(DR1-RD4)에 의해 제2 리드명령(RD<2>)이 입력되고 2.5클럭 구간이 경과된 후에 로우레벨로 인에이블된다.
또한, 제2 리드명령(RD<2>)이 입력되고, 5클럭 경과 후에 입력되는 제3 리드명령(RD<3>)에 따라 리드펄스신호(RDP)의 펄스가 인가된 후, 2.5클럭 구간이 경과 된 후 새로운 리드펄스신호(RDP)의 펄스가 인가되지 않으면, 제1 내지 제4 플립플롭(FF1-FF4)에서 생성되는 제1 내지 제4 감지신호(DR1-RD4)는 모두 로우레벨로 출력된다. 따라서, 리드감지신호(RDSUMB)는 로우레벨의 제1 내지 제4 감지신호(DR1-RD4)에 의해 제3 리드명령(RD<3>)이 입력되고 2.5클럭 구간이 경과된 후에 로우레벨로 인에이블된다.
한편, 제1 신호(OE)는 제2 리드명령(RD<2>)에 의해 5클럭 구간동안 하이레벨을 유지한 후, 연속적으로 입력되는 제3 리드명령(RD<3>)에 의해 5클럭 구간동안 하이레벨을 유지한다. 즉, 제1 신호(OE)는 연속적으로 입력되는 제2 및 제3 리드명령(RD<2>, RD<3>)에 따라 리드펄스신호(RDP)의 펄스가 인가되면 총 10클럭 구간동안 하이레벨을 유지한다.
다음으로, 도 5에 도시된 리드종료신호생성부(34)는 제1 신호(OE) 및 지연클럭신호(CLKD)를 입력받아 리드감지신호(RDSUMB)에 응답하여 리드종료신호(RDENDB)를 생성한다. 좀 더 구체적으로, 리드감지신호(RDSUMB) 및 제1 신호(OE)가 로우레 벨로 천이하면, 리드종료신호(RDENDB)는 지연부(344)의 지연구간동안 로우레벨로 인에이블된다. 앞서 살펴본 바와 같이, 제1 신호(OE)는 연속적으로 입력되는 제2 및 제3 리드명령(RD<2>, RD<3>)에 따라 10클럭 구간동안 하이레벨을 유지하다가 로우레벨로 천이하므로, 리드종료신호(RDENDB)는 제1 신호(OE)가 로우레벨로 천이할 때 로우레벨로 리드종료신호(RDENDB)가 로우레벨로 생성되는 경우에는 제2 및 제3 리드명령에 따른 리드 동작이 종료되었고, 새로운 리드펄스신호(RDP)가 입력되지 않았음을 의미한다.
다음으로, 도 6에 도시된 클럭제어부(4)는 로우레벨로 인에이블된 리드종료신호(RDENDB)를 입력받아 클럭인에이블신호(CKEB)를 하이레벨로 디스에이블시켜 출력한다. 따라서, 도 7에 도시된 클럭발생부(5)는 클럭인에이블신호(CKEB)를 하이레벨로 디스에이블되면 라이징 및 폴링 클럭신호(rclk, fclk)의 생성을 중단한다.
이상을 정리하면, 본 실시예에 따른 내부클럭발생회로는 연속적으로 입력되는 제2 및 제3 리드명령(RD<2>, RD<3>)에 따른 리드 동작이 종료되면 로우레벨로 인에이블된 리드종료신호(RDENDB)를 생성하여 라이징 및 폴링 클럭신호(rclk, fclk)의 생성을 중단한다. 따라서, 본 실시예에 따른 내부클럭발생회로는 리드 동작이 종료되고 난 후 클럭발생부(5)의 동작을 중단시킴으로써, 전류소모를 절감한다.
도 1은 종래기술에 따른 내부클럭발생회로의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 내부클럭발생회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 내부클럭발생회로에 포함된 클럭전달부의 회로도이다.
도 4는 도 2에 도시된 내부클럭발생회로에 포함된 리드신호감지부의 회로도이다.
도 5는 도 2에 도시된 내부클럭발생회로에 포함된 리드종료신호생성부의 회로도이다.
도 6은 도 2에 도시된 내부클럭발생회로에 포함된 클럭제어부의 회로도이다.
도 7은 도 2에 도시된 내부클럭발생회로에 포함된 클럭발생부의 회로도이다.
도 8은 도 2에 도시된 내부클럭발생회로의 동작을 설명하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
3: 리드종료신호 생성회로 30: 클럭전달부
32: 리드신호감지부 320: 리드감지신호조절부
322: 리드감지신호출력부 34: 리드종료제어부
340: 플립플롭 322: 펄스발생부
324: 지연부 4: 클럭제어부
5: 클럭발생부 50: 라이징클럭발생부
52: 폴링클럭발생부

Claims (34)

  1. 클럭신호, 라이트/리드 상태신호 및 올뱅크프리차지플래그신호를 입력받아 지연클럭신호로 출력하는 클럭전달부;
    리드펄스신호 및 상기 지연클럭신호를 입력받아 기설정된 클럭만큼의 펄스폭을 갖는 리드감지신호를 생성하는 리드신호감지부; 및
    제1 신호, 상기 지연클럭신호 및 상기 리드감지신호를 입력받아 리드종료신호를 생성하는 리드종료신호생성부를 포함하는 리드종료신호 생성회로.
  2. 제 1 항에 있어서,
    상기 클럭전달부는 리드 동작 시 상기 라이트/리드 상태신호 및 상기 올뱅크프리차지플래그신호가 모두 로우레벨인 경우 상기 클럭신호로부터 상기 지연클럭신호를 생성하는 리드종료신호 생성회로.
  3. 제 2 항에 있어서, 상기 클럭전달부는
    상기 라이트/리드 상태신호 및 상기 올뱅크프리차지플래그신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및
    상기 제1 논리소자의 출력신호 및 상기 클럭신호를 입력받아 논리연산을 수 행하여 상기 지연클럭신호를 생성하는 제2 논리소자를 포함하는 리드종료신호 생성회로.
  4. 제 1 항에 있어서, 상기 리드신호감지부는
    상기 리드펄스신호 및 상기 지연클럭신호를 입력받아 상기 리드펄스신호를 기설정된 클럭만큼 시프트시켜 제1 내지 제4 리드신호를 출력하는 리드감지신호조절부; 및
    상기 제1 내지 제4 리드신호를 입력받아 논리연산을 수행하여 상기 리드감지신호를 출력하는 리드감지신호출력부를 포함하는 리드종료신호 생성회로.
  5. 제 4 항에 있어서, 상기 리드감지신호조절부는
    상기 리드펄스신호를 상기 지연클럭신호에 동기시켜 상기 제1 리드신호를 출력하는 제1 플립플롭;
    상기 제1 리드신호를 상기 지연클럭신호의 반전신호에 동기시켜 상기 제2 리드신호를 출력하는 제2 플립플롭;
    상기 제2 리드신호를 상기 지연클럭신호에 동기시켜 상기 제3 리드신호를 출력하는 제3 플립플롭; 및
    상기 제3 리드신호를 상기 지연클럭신호의 반전신호에 동기시켜 상기 제4 리 드신호를 출력하는 제4 플립플롭을 포함하는 리드종료신호 생성회로.
  6. 제 5 항에 있어서, 상기 리드감지신호출력부는
    상기 제1 및 제2 리드신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제3 및 제4 리드신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및
    상기 제1 논리소자의 출력신호 및 상기 제2 논리소자의 출력신호를 입력받아 논리연산을 수행하여 상기 리드감지신호를 생성하는 제3 논리소자를 포함하는 리드종료신호 생성회로.
  7. 제 1 항에 있어서,
    상기 제1 신호는 상기 리드펄스신호가 입력되면, 카스레이턴시(CL)와 버스트 랭스(BL) 구간동안 하이레벨을 유지하는 리드종료신호 생성회로.
  8. 제 1 항에 있어서,
    상기 리드종료신호생성부는 하이레벨을 유지하던 상기 제1 신호가 로우레벨로 디스에이블되고, 제1 리드펄스신호의 펄스가 인가된 후 기설정된 구간이 경과될 때까지 제2 리드펄스신호의 펄스가 입력되지 않으면 상기 리드종료신호를 로우 펄스로 인에이블시켜 출력하는 리드종료신호 생성회로.
  9. 제 1 항에 있어서, 상기 리드종료신호생성부는
    상기 제1 신호 및 상기 지연클럭신호를 입력받아 상기 제1 신호를 기설정된 클럭구간만큼 시프트시켜 출력하는 플립플롭;
    상기 플립플롭의 출력신호와 상기 리드감지신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호를 입력받아 기설정된 펄스폭을 갖는 상기 리드종료신호를 생성하는 펄스발생부를 포함하는 리드종료신호 생성회로.
  10. 제 9 항에 있어서, 상기 펄스발생부는
    상기 논리부의 출력신호를 기설정된 구간만큼 지연시켜 출력하는 지연부; 및
    상기 논리부의 출력신호 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 지연부의 지연구간만큼의 펄스폭을 갖는 상기 리드종료신호를 생성하는 논리소자를 포함하는 리드종료신호 생성회로.
  11. 리드펄스신호와 상기 리드펄스신호가 입력되면 기설정된 구간동안 하이레벨을 유지하는 제1 신호를 입력받아 리드종료신호를 생성하는 리드종료신호 생성회로;
    상기 리드펄스신호 및 상기 리드종료신호를 입력받아 클럭인에이블신호를 생성하되, 상기 리드종료신호가 인에이블되면 상기 클럭인에이블신호를 디스에이블시켜 출력하는 클럭제어부; 및
    클럭신호 및 상기 클럭인에이블신호를 입력받아 라이징 및 폴링 클럭신호를 생성하는 클럭발생부를 포함하는 내부클럭발생회로.
  12. 제 11 항에 있어서,
    상기 제1 신호는 상기 리드펄스신호가 입력되면, 카스레이턴시(CL)와 버스트 랭스(BL) 구간동안 하이레벨을 유지하는 내부클럭발생회로.
  13. 제 11 항에 있어서,
    상기 리드종료신호 생성회로는 하이레벨을 유지하던 상기 제1 신호가 로우레벨로 디스에이블되고, 제1 리드펄스신호의 펄스가 인가된 후 기설정된 구간이 경과될 때까지 제2 리드펄스신호의 펄스가 입력되지 않으면 상기 리드종료신호를 로우 펄스로 인에이블시켜 출력하는 내부클럭발생회로.
  14. 제 11 항에 있어서, 상기 리드종료신호 생성회로는
    상기 클럭신호, 라이트/리드 상태신호 및 올뱅크프리차지플래그신호를 입력받아 지연클럭신호로 출력하는 클럭전달부;
    상기 리드펄스신호 및 상기 지연클럭신호를 입력받아 기설정된 클럭만큼의 펄스폭을 갖는 리드감지신호를 생성하는 리드신호감지부; 및
    상기 제1 신호, 상기 지연클럭신호 및 상기 리드감지신호를 입력받아 상기 리드종료신호를 생성하는 리드종료신호생성부를 포함하는 내부클럭발생회로.
  15. 제 14 항에 있어서, 상기 클럭전달부는
    상기 라이트/리드 상태신호 및 상기 올뱅크프리차지플래그신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및
    상기 제1 논리소자의 출력신호 및 상기 클럭신호를 입력받아 논리연산을 수행하여 상기 지연클럭신호를 출력하는 제2 논리소자를 포함하는 내부클럭발생회로.
  16. 제 14 항에 있어서, 상기 리드신호감지부는
    상기 리드펄스신호 및 상기 지연클럭신호를 입력받아 상기 리드펄스신호를 기설정된 클럭만큼 시프트시켜 제1 내지 제4 리드신호를 출력하는 리드감지신호조절부; 및
    상기 제1 내지 제4 리드신호를 입력받아 논리연산을 수행하여 상기 리드감지신호를 출력하는 리드감지신호출력부를 포함하는 내부클럭발생회로.
  17. 제 16 항에 있어서, 상기 리드감지신호조절부는
    상기 리드펄스신호를 상기 지연클럭신호에 동기시켜 상기 제1 리드신호를 출력하는 제1 플립플롭;
    상기 제1 리드신호를 상기 지연클럭신호의 반전신호에 동기시켜 상기 제2 리드신호를 출력하는 제2 플립플롭;
    상기 제2 리드신호를 상기 지연클럭신호에 동기시켜 상기 제3 리드신호를 출력하는 제3 플립플롭; 및
    상기 제3 리드신호를 상기 지연클럭신호의 반전신호에 동기시켜 상기 제4 리드신호를 출력하는 제4 플립플롭을 포함하는 내부클럭발생회로.
  18. 제 16 항에 있어서, 상기 리드감지신호출력부는
    상기 제1 및 제2 리드신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제3 및 제4 리드신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및
    상기 제1 논리소자의 출력신호 및 상기 제2 논리소자의 출력신호를 입력받아 논리연산을 수행하여 상기 리드감지신호를 생성하는 제3 논리소자를 포함하는 내부클럭발생회로.
  19. 제 14 항에 있어서, 상기 리드종료신호생성부는
    상기 제1 신호 및 상기 지연클럭신호를 입력받아 상기 제1 신호를 기설정된 클럭구간만큼 시프트시켜 출력하는 플립플롭;
    상기 플립플롭의 출력신호와 상기 리드감지신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호를 입력받아 기설정된 펄스폭을 갖는 상기 리드종료신호를 생성하는 펄스발생부를 포함하는 내부클럭발생회로.
  20. 제 19 항에 있어서, 상기 펄스발생부는
    상기 논리부의 출력신호를 기설정된 구간만큼 지연시켜 출력하는 지연부; 및
    상기 논리부의 출력신호 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 지연부의 지연구간만큼의 펄스폭을 갖는 상기 리드종료신호를 생성하는 논리소자를 포함하는 내부클럭발생회로.
  21. 제 11 항에 있어서, 상기 클럭제어부는
    상기 리드펄스신호가 입력되면 상기 클럭인에이블신호를 인에이블시켜 출력하고, 상기 리드종료신호가 인에이블되면 상기 클럭인에이블신호를 디스에이블시켜 출력하는 래치부를 포함하는 내부클럭발생회로.
  22. 제 11 항에 있어서, 상기 클럭발생부는
    상기 클럭신호와 상기 클럭인에이블신호를 입력받아 라이징 클럭신호를 생성하는 라이징클럭발생부; 및
    상기 클럭신호와 상기 클럭인에이블신호를 입력받아 폴링 클럭신호를 생성하는 폴링클럭발생부를 포함하는 내부클럭발생회로.
  23. 리드펄스신호 및 지연클럭신호를 입력받아 기설정된 클럭만큼의 펄스폭을 갖는 리드감지신호를 생성하는 리드신호감지부;
    제1 신호, 상기 지연클럭신호 및 상기 리드감지신호를 입력받아 리드종료신호를 생성하는 리드종료신호생성부;
    상기 리드펄스신호 및 상기 리드종료신호를 입력받아 클럭인에이블신호를 생성하되, 상기 리드종료신호가 인에이블되면 상기 클럭인에이블신호를 디스에이블시켜 출력하는 클럭제어부; 및
    클럭신호 및 상기 클럭인에이블신호를 입력받아 라이징 및 폴링 클럭신호를 생성하는 클럭발생부를 포함하는 내부클럭발생회로.
  24. 제 23 항에 있어서,
    상기 제1 신호는 상기 리드펄스신호가 입력되면, 카스레이턴시(CL)와 버스트 랭스(BL) 구간동안 하이레벨을 유지하는 내부클럭발생회로.
  25. 제 23 항에 있어서,
    상기 리드종료신호생성부는 활성화 상태를 유지하던 상기 제1 신호가 비활성화되고, 기설정된 클럭이 경과할 때까지 상기 리드펄스신호가 입력되지 않으면 상기 리드종료신호를 인에이블시켜 출력하는 내부클럭발생회로.
  26. 제 23 항에 있어서,
    상기 클럭신호, 라이트/리드 상태신호 및 올뱅크프리차지플래그신호를 입력받아 지연클럭신호로 출력하는 클럭전달부를 더 포함하는 내부클럭발생회로.
  27. 제 26 항에 있어서, 상기 클럭전달부는
    상기 라이트/리드 상태신호 및 상기 올뱅크프리차지플래그신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및
    상기 제1 논리소자의 출력신호 및 상기 클럭신호를 입력받아 논리연산을 수행하여 상기 지연클럭신호를 출력하는 제2 논리소자를 포함하는 내부클럭발생회로.
  28. 제 23 항에 있어서, 상기 리드신호감지부는
    상기 리드펄스신호 및 상기 지연클럭신호를 입력받아 상기 리드펄스신호를 기설정된 클럭만큼 시프트시켜 제1 내지 제4 리드신호를 출력하는 리드감지신호조절부; 및
    상기 제1 내지 제4 리드신호를 입력받아 논리연산을 수행하여 상기 리드감지신호를 출력하는 리드감지신호출력부를 포함하는 내부클럭발생회로.
  29. 제 28 항에 있어서, 상기 리드감지신호조절부는
    상기 리드펄스신호를 상기 지연클럭신호에 동기시켜 상기 제1 리드신호를 출력하는 제1 플립플롭;
    상기 제1 리드신호를 상기 지연클럭신호의 반전신호에 동기시켜 상기 제2 리드신호를 출력하는 제2 플립플롭;
    상기 제2 리드신호를 상기 지연클럭신호에 동기시켜 상기 제3 리드신호를 출력하는 제3 플립플롭; 및
    상기 제3 리드신호를 상기 지연클럭신호의 반전신호에 동기시켜 상기 제4 리드신호를 출력하는 제4 플립플롭을 포함하는 내부클럭발생회로.
  30. 제 28 항에 있어서, 상기 리드감지신호출력부는
    상기 제1 및 제2 리드신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제3 및 제4 리드신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및
    상기 제1 논리소자의 출력신호 및 상기 제2 논리소자의 출력신호를 입력받아 논리연산을 수행하여 상기 리드감지신호를 생성하는 제3 논리소자를 포함하는 내부클럭발생회로.
  31. 제 23 항에 있어서, 상기 리드종료신호생성부는
    상기 제1 신호 및 상기 지연클럭신호를 입력받아 상기 제1 신호를 기설정된 클럭구간만큼 시프트시켜 출력하는 플립플롭;
    상기 플립플롭의 출력신호와 상기 리드감지신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호를 입력받아 기설정된 펄스폭을 갖는 상기 리드종료신호를 생성하는 펄스발생부를 포함하는 내부클럭발생회로.
  32. 제 31 항에 있어서, 상기 펄스발생부는
    상기 논리부의 출력신호를 기설정된 구간만큼 지연시켜 출력하는 지연부; 및
    상기 논리부의 출력신호 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 지연부의 지연구간만큼의 펄스폭을 갖는 상기 리드종료신호를 생성하는 논리소자를 포함하는 내부클럭발생회로.
  33. 제 23 항에 있어서, 상기 클럭제어부는
    상기 리드펄스신호가 입력되면 상기 클럭인에이블신호를 인에이블시켜 출력하고, 상기 리드종료신호가 인에이블되면 상기 클럭인에이블신호를 디스에이블시켜 출력하는 래치부를 포함하는 내부클럭발생회로.
  34. 제 23 항에 있어서, 상기 클럭발생부는
    상기 클럭신호와 상기 클럭인에이블신호를 입력받아 라이징 클럭신호를 생성하는 라이징클럭발생부; 및
    상기 클럭신호와 상기 클럭인에이블신호를 입력받아 폴링 클럭신호를 생성하는 폴링클럭발생부를 포함하는 내부클럭발생회로.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116360A (ja) 1997-06-26 1999-01-22 Nec Corp 半導体記憶装置
KR20010048881A (ko) * 1999-11-30 2001-06-15 윤종용 반도체 메모리 장치 및 이 장치의 데이터 리드 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6958953B2 (en) 2003-05-13 2005-10-25 International Business Machines Corporation Real time clock circuit having an internal clock generator
KR100618702B1 (ko) * 2004-11-15 2006-09-07 주식회사 하이닉스반도체 고속 메모리 장치용 데이타 출력 제어 장치 및 그 제어 방법
KR100639217B1 (ko) 2005-04-27 2006-10-30 주식회사 하이닉스반도체 내부클락 발생기
KR100935602B1 (ko) * 2008-06-24 2010-01-07 주식회사 하이닉스반도체 클럭 드라이버 및 이를 포함하는 반도체 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116360A (ja) 1997-06-26 1999-01-22 Nec Corp 半導体記憶装置
KR20010048881A (ko) * 1999-11-30 2001-06-15 윤종용 반도체 메모리 장치 및 이 장치의 데이터 리드 방법

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