JPH1116360A

JPH1116360A - 半導体記憶装置

Info

Publication number: JPH1116360A
Application number: JP9170569A
Authority: JP
Inventors: Tatsuya Matano; 達哉俣野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-26
Filing date: 1997-06-26
Publication date: 1999-01-22
Anticipated expiration: 2017-06-26
Also published as: JP3094956B2; US5949734A; KR19990007381A; KR100271751B1

Abstract

(57)【要約】【課題】半導体記憶装置内のデータの読み書きを行う
場合、ＣＰＵの装置へのアクセス回数を低減し、ＣＰＵ
のデータ処理を高速化する。【解決手段】読み書きされるメモリブロックの初期ア
ドレス及び読み書きされるメモリブロックの数を記憶
し、ブロック選択手段２は初期アドレスに基づき１つの
メモリブロックを活性化し、１つのメモリブロックの読
み書きが終了したことを検出すると次のメモリブロック
を活性化する一方、データ転送完了手段６は、読み書き
終了検出信号に基づきカウントしたメモリブロックの数
が予め記憶されているブロック数に達すると読み書き動
作を完了させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリブロックに
選択信号を与えメモリブロックの記憶情報の読み書きを
行う半導体記憶装置に関する。

【０００２】

【従来の技術】近年、インターネットを介して各種のデ
ータ通信が行われるようになり、画像データやＣＡＤ情
報など膨大なデータが転送されるようになった。このよ
うなデータをパソコンで受信しながら表示するとき、デ
ータ量が多いので、従来は一旦ハードディスクに保存し
てから必要な表示処理をしていた。しかしながら、ハー
ドディスクはアクセス時間が長いので、必要な処理をす
るのに多大の時間を要していた。最近、大容量の半導体
記憶装置が開発されるに伴い、ハードディスクに代わっ
て、半導体記憶装置を使ったファイルメモリ装置を使
い、処理時間を短縮することが提案されている。

【０００３】このようなファイルメモリは、通常の半導
体記憶装置のようにメモリセルをランダムに読み出し、
あるいは書き込み（以下、読み書きという）ができなく
てもよく、ある連続した領域のメモリセルを読み書きで
きればよい。このような目的を達成するため、ＣＰＵか
らメモリ本体へのアクセス回数を低減し、半導体記憶装
置内部でメモリ本体の連続するメモリ領域に対し自動的
にアクセスして、連続してデータを読み書きができるよ
うにしたものがある。図１０は、特開平７−２９６５７
９号公報に開示された半導体記憶装置の構成を示すブロ
ック図である。図１０において、１０１ａ〜１０１ｄは
データを記憶するメモリセルであり、データの出力を制
御するワード線ＷＬとデータを出力するビット線ＢＬに
接続されている。１０２ａ〜１０２ｄはビット線ＢＬの
電位を増幅するセンスアンプである。ここで、センスア
ンプ１０２ａ〜１０２ｄにより増幅されたデータはカラ
ムセレクタ１０３ａ〜１０３ｄに各個に入力され、その
出力には出力回路１０４が接続されている。

【０００４】また、１０８は行デコーダ１０５，センス
アンプ１０２及びプリチャージ回路１１０を制御する制
御回路、１０９はカラムセレクタ１０３を制御する出力
制御回路である。また、１０６は連続して読み出すデー
タ数を示す連続読み出しフラグを格納するフラグレジス
タ、１０７はフラグレジスタの値を参照しクロックに同
期してカウントアップするサイクルカウンタである。

【０００５】次に、図１０に示す半導体記憶装置の動作
を図１１に示すタイムチャートをもとに説明する。ここ
で、１つのワード線ＷＬに４つのメモリセルが接続され
ているとし、このうちの３つのメモリセルを連続して読
み書きする場合を例に説明する。また、図示しないクロ
ック発生回路からの出力を図１１（ａ）に示す。初期状
態、即ちクロックＴ５１の前半では、ビット線ＢＬは、
プリチャージ回路１１０により「１」にプリチャージさ
れている（図１１（ｃ））。この状態ではセンスアンプ
１０２ａ〜１０２ｄは不活性状態であり、出力回路１０
４からの入出力データは不定である（図１１（ｆ））。
ここでメモリセルの連続メモリ領域に対するアクセス命
令が発生すると、開始アドレス情報にしたがって、クロ
ックのＴ５１の立ち下がりでワード線ＷＬ１が活性化さ
れる（図１１（ｂ））。このとき連続する３アドレスの
データを読み出すこと、即ち「３」がフラグレジスタ１
０６に書き込まれ（図１１（ｄ））、かつサイクルカウ
ンタ１０７がクリアされ、「０」になる（図１１
（ｅ））。

【０００６】クロックＴ５１の後半で、ワード線ＷＬ１
が活性化されると、活性化されたワード線ＷＬ１に接続
されるメモリセル１０１ａ〜１０１ｄから、記憶された
データが各ビット線ＢＬ上に読み出される（図１１
（ｃ））。そして同時に制御回路１０８からのセンスア
ンプ活性化信号によりセンスアンプ１０２ａ〜１０２ｄ
が活性化状態となり、ビット線ＢＬのデータが増幅され
て各ビット線上にメモリセルの内容が確定する。クロッ
クＴ５１の後半では、開始アドレス情報にしたがって、
ワード線ＷＬ１とビット線ＢＬ１の交点に位置するメモ
リセル１０１ａが選択されており、センスアンプ１０２
ａの出力がカラムセレクタ１０３ａを通して出力回路１
０４に接続され、メモリセル１０１ａのデータが出力回
路１０４から外部へ出力される（図１１（ｆ））。

【０００７】そして次のクロックＴ５２では、サイクル
カウンタ１０７の値が更新されて「１」となり、この値
と開始アドレス情報とから出力制御回路１０９によって
カラムセレクタ１０３ｂが選択されることにより、セン
スアンプ１０２ｂが出力回路１０４に接続され、ワード
線ＷＬ１とカラムアドレス「１」の交点であるメモリセ
ル１０１ｂに相当するデータが出力される（図１１
（ｆ））。以下同様に、クロックＴ５３になると、サイ
クルカウンタ１０７の値が更新されて「２」となり、こ
の値と開始アドレス情報とから出力制御回路１０９の出
力によってカラムアドレス「２」が選択され、センスア
ンプ１０２ｃが出力回路１０４に接続されて、メモリセ
ル１０１ｃのデータが出力される（図１１（ｆ））。

【０００８】こうして、サイクルカウンタ１０７の値が
「２」になると、フラグレジスタ１０６の値はクリアさ
れる（図１１（ｄ，ｅ））。これによりクロックＴ５４
に入ると、ワード線ＷＬ１及び各センスアンプの活性化
状態は制御回路１０８により解除され、次のメモリアク
セスの準備に入る。このようにしてこの半導体記憶装置
は、連続する３アドレスのデータをＣＰＵからの一度の
アクセスで、順次連続的に読み書きすることができる。

【０００９】

【発明が解決しようとする課題】従来の半導体記憶装置
は、外部から開始アドレス情報を入力すると、その開始
アドレス情報にしたがいメモリセルアレイ中の連続する
３アドレスのメモリセルを順次連続的にアクセスして読
み出すものである。しかし、近年の半導体記憶装置は大
容量化され、通常のキャラクタコードの他に画像データ
やＣＡＤデータなども記憶できるようになった。このた
め、１つのワード線やビット線に多数のメモリセルが接
続されることになる。これらを高速に読み書きするため
には、多数のメモリセルをプリチャージしておいたり、
多数のセンスアンプを常に動作させておかなければなら
ない。従って電源線に大きな電流が流れて、ノイズを発
生したり、消費電力が増大するという問題があった。ま
た、１つのワード線を読み書きし終えたら、ＣＰＵから
次のワード線に相当するアドレスと、連続読み書きデー
タ数を再度入力し直さなければならない。このため、大
規模のデータを転送する場合は、ＣＰＵはたびたび他の
処理を中断して、メモリを再設定しなければならず、デ
ータ処理の高速化を阻害していた。

【００１０】このため、こうした大容量のメモリセルア
レイを各メモリブロックに分割し、分割された１つのメ
モリブロック内の各領域を連続的にアクセスしてデータ
の読み書きが行えるようにした装置が提案されている。
しかしながら、このような半導体記憶装置でも、次ブロ
ックを読み書きするためには、ＣＰＵからアドレスなど
を再設定しなければならない。このため、ＣＰＵは他の
処理を一時中断してメモリにアクセスしなければなら
ず、ＣＰＵの処理に負荷がかかるため、ＣＰＵのデータ
処理の高速化に十分対応できないという課題があった。
したがって本発明は、半導体記憶装置内のデータの読み
書きを行う場合に半導体記憶装置へのアクセス回数を低
減し、データ処理を高速で行わせることを目的とする。

【００１１】

【課題を解決するための手段】このような課題を解決す
るために本発明は、複数の主ワード線と、主ワード線に
接続された複数の副ワード線と、副ワード線に接続され
たメモリブロックとを有し、１つのメモリブロックにブ
ロック選択信号を与えることにより該１つのメモリブロ
ック内の記憶情報の読み書きが可能な半導体記憶装置に
おいて、読み書きされるメモリブロックの初期アドレス
を記憶する初期アドレス記憶手段と、読み書きされるメ
モリブロックの数を記憶するブロック数記憶手段と、１
つのメモリブロックの読み書きが終了したことを検出す
る読み書き終了検出手段と、初期アドレスに基づきブロ
ック選択信号を出力して１つのメモリブロックを活性化
し、読み書き終了検出手段の読み書き終了検出信号に基
づき次のメモリブロックへブロック選択信号を出力して
活性化するブロック選択手段と、読み書き終了検出信号
に基づき読み書きが終了したメモリブロックの数をカウ
ントし、このカウント値がブロック数記憶手段のメモリ
ブロック数に達すると読み書き動作を完了させるデータ
転送完了手段とを設けたものである。また、ブロック選
択手段は、読み書き終了検出手段の出力によってカウン
ト値を増減するブロックカウンタと、初期アドレス記憶
手段の出力をプリセットするとともに、該プリセットし
た値にブロックカウンタの出力を加算または減算するブ
ロック算出手段と、ブロック算出手段の出力をデコード
しブロック選択信号を出力するブロックデコーダとから
構成されるものである。また、ブロックカウンタは１つ
の主ワード線に接続されたメモリブロックの数を循環的
にカウントするものである。

【００１２】また、ブロック選択手段は、読み書き終了
検出手段の出力によりシフトされるシフトレジスタ回路
と、連続読み書き開始時に初期アドレス記憶手段の記憶
内容に対応した位置のシフトレジスタ回路をプリセット
する手段とから構成されるものである。また、シフトレ
ジスタ回路は１つの主ワード線に接続されたメモリブロ
ックの数と等しいレジスタを有し、最終段のレジスタの
出力と初段のレジスタの入力とが互いに接続されるもの
である。また、カウンタ手段は、読み書き終了検出手段
の出力時に、加算または減算する数を２以上とすること
で、離間した位置のメモリブロックを順次選択できるよ
うにしたものである。また、１つの主ワード線に接続さ
れた複数のメモリブロックのなかで最後のメモリブロッ
クの読み書きが終了したことを検出する主ワード線転送
終了検出手段と、主ワード線転送終了検出手段の出力に
基づき次に選択される主ワード線を算出して選択信号を
出力する主ワード線選択手段とを設けたものである。ま
た、主ワード線選択手段は、主ワード線転送終了検出手
段の出力によってカウント値を増減する主ワード線アド
レスカウンタと、初期アドレス記憶手段の出力をプリセ
ットするとともに、該プリセットした値に主ワード線ア
ドレスカウンタの出力を加算または減算する主ワード線
アドレス算出手段と、主ワード線アドレス算出手段の出
力をデコードし主ワード線選択信号を出力する主ワード
線デコーダとから構成されるものである。また、１つの
主ワード線に接続された複数のメモリブロックのなかで
最後のメモリブロックの読み書きが終了したことを検出
すると同時に、複数の主ワード線のうち最後の主ワード
線の読み書きが終了したことを検出するチップ転送終了
検出手段を設けたものである。また、ブロック選択手段
により連続的に選択されるように接続されたメモリブロ
ックを離間して配置することで、離間した位置のメモリ
ブロックを順次選択できるようにしたものである。

【００１３】

【発明の実施の形態】以下、本発明について図面を参照
して説明する。図５は本発明に係る半導体記憶装置の概
略の構成を示すブロック図である。図５において、ＭＢ
１１、ＭＢ１２、…、ＭＢｍｎはメモリブロックであ
り、それぞれ副ワード線ＳＷＬ１１〜ＳＷＬｍｎを介し
て主ワード線ＭＷＬ１〜ＭＷＬｍに接続されている。図
５では、便宜上、主ワード線から分岐した線を副ワード
線ＳＷＬと記載しているが、実際には、図６で後述すよ
うに、副ワード線選択回路ＳＷＤを介して接続されてい
る。２はブロック選択手段であり、ブロック選択信号出
力ＢＫ１〜ＢＫｎのうち１つを選択して、メモリブロッ
クＭＢを選択する信号を出力する。選択された主ワード
線ＭＷＬと、選択されたブロック選択線ＢＬとが共に与
えられるメモリブロックを１つ選択し、選択したメモリ
ブロックに記憶されているデータをデータ入出力線を介
してＩ／Ｏ部へ出力させ、かつＩ／Ｏ部からのデータを
選択したメモリブロックに記憶させるものである。ま
た、１０は主ワード線選択手段であり、各主ワード線Ｍ
ＷＬ１〜ＭＷＬｍの１つを選択的に活性化するものであ
る。

【００１４】ここで、ｉ行目の主ワード線ＭＷＬｉと、
ｊ列目のブロック選択線ＢＫｊによって選択されるメモ
リブロックＭＢｉｊを図６に示す。図６に示すメモリブ
ロックＭＢｉｊは、副ワード線選択回路ＳＷＤと、これ
により選択される副ワード線ＳＷＬｉｊと、第１の単位
ブロック１１0 〜１１15と、出力制御回路１０９’と、
ＹスイッチＹＳＷとからなる。ここで第１の単位ブロッ
ク１１0 のデータは、Ｉ／Ｏ部に入出力される１６ビッ
トのデータのうち、データＤ０に相当する。また、第１
の単位ブロック１１1 のデータは、Ｉ／Ｏ部に入出力さ
れる１６ビットのデータのうち、データＤ１に相当す
る。さらに第１の単位ブロック１１15のデータは、Ｉ／
Ｏ部に入出力される１６ビットのデータのうち、データ
Ｄ１５に相当する。

【００１５】また、第１の単位ブロック１１0 は、第２
の単位ブロック１Ａ，１Ｂ，１Ｃ，１Ｄからなる。第２
の単位ブロック１Ａ〜１Ｄを構成する各１６個のメモリ
セルは、ＹスイッチＹＳＷにより選択され、１つのデー
タ線ＤＬを通してデータが連続的に読み書きされる。１
つのデータ線のデータが読み終わると、それぞれデータ
線ＤＬ１〜４に接続され、スイッチＳＷ０〜１５により
順次切り替えられ、Ｉ／Ｏ部に１６セル×４本（ビッ
ト）の各データＤ０〜Ｄ１５が連続的に入出力される。
ここで、スイッチＳＷ０〜１５の切替動作は図１０に示
す出力制御回路１０９に相当する回路１０９’で切替え
ることができる。また、出力制御回路１０９’の出力は
読み書き終了検出手段５にも出力される。

【００１６】次に、図６に示すメモリブロックの機能と
接続関係を説明する。副ワード線選択回路ＳＷＤには、
主ワード線選択信号ＭＷＬｉとブロック選択信号ＢＫｊ
とが入力され、これらの線が共に選択されると、副ワー
ド線ＳＷＬｉｊにその選択信号を出力する。副ワード線
ＳＷＬｉｊは、第１の単位ブロック１１0 〜１１15と接
続され、副ワード線ＳＷＬｉｊが選択されると、メモリ
ブロックＭＢｉｊを活性化し、読み書きを可能にする。

【００１７】また、第１の単位ブロック１１0 〜１１15
には、ＹスイッチＹＳＷの１６本の出力が接続される。
ＹスイッチＹＳＷは、ブロック選択信号ＢＫｊが入力さ
れると、データ線ＤＬ１〜４に接続された１６個のメモ
リセルのうち１つを選択するとともに、１つのメモリセ
ルの読み書きが終了すると、次のメモリセルを選択する
信号ＹＳＷ０〜１５を連続して１６×４回出力する。ス
イッチＳＷ０〜１５の一方は４つのデータ線ＤＬ１〜４
と接続され、出力制御回路１０９’により接続先を切り
替える。このスイッチＳＷ０〜１５は１つのメモリセル
に１６個設けてあり、その他方は、１６バイトのＩ／Ｏ
部とそれぞれ接続される。ここで、出力制御回路１０
９’の出力は読み書き終了検出手段５にも接続される。

【００１８】次に、図６に示す回路の動作について、図
７のタイムチャートを参照して説明する。ここでは、第
１の単位ブロック１１0 からデータを読み出す場合につ
いて説明する。時点Ｔ２１で、主ワード線選択信号ＭＷ
Ｌｉとブロック選択信号ＢＫｊとがＨレベルになると
（図７（ａ），（ｂ））、副ワード線ＳＷＬｉｊがＨレ
ベルになり（図７（ｃ））、メモリブロックＭＢｉｊが
活性化される。

【００１９】時点Ｔ２２で、出力制御回路１０９’が１
つパルスを出力すると（図７（ｄ））、スイッチＳＷ０
は、データ線ＤＬ１に接続され、この第２の単位ブロッ
クのメモリセルの読み出しを開始する（図７（ｅ）の１
Ａ）。時点Ｔ２２の期間を拡大した図を図７（ｆ）〜
（ｊ）に示す。時点Ｔ２０１で、ＹスイッチＹＳＷにブ
ロック選択信号ＢＫｊが入力されると、ＹスイッチＹＳ
Ｗはその出力ＹＳＷ０をＨレベルにして（図７
（ｆ））、第２の単位ブロック１Ａ内のメモリセル１Ａ
００を選択し、そのデータを図示しないセンスアンプで
増幅したのち、Ｉ／Ｏ部へ出力する（図７（ｊ）の１Ａ
００）。このとき、ＹスイッチＹＳＷ０以外、即ち、Ｙ
ＳＷ１〜ＹＳＷ１５はＬレベルである。時点Ｔ２０２
で、ＹスイッチＹＳＷ１がＨレベルで、ＹＳＷ１以外が
Ｌレベルになると（図７（ｇ））、メモリセル１Ａ０１
を選択し、メモリセル１Ａ０１のデータを出力する（図
７（ｊ）の１Ａ０１）。時点Ｔ２０３〜Ｔ２１６では、
同様にしてＹＳＷ２〜ＹＳＷ１５が順次Ｈレベルにな
り、メモリセル１Ａ０２〜１Ａ１５のデータを出力す
る。

【００２０】ＹスイッチＹＳＷ１５がＬレベルになる
と、時点Ｔ２３で、出力制御回路１０９’は再び１つの
パルスを出力し（図７（ｄ））、スイッチＳＷ０をデー
タ線ＤＬ２に切り替える。この場合、時点Ｔ２０３〜Ｔ
２１６と同様にして、データ線ＤＬ２上のデータを順次
出力する（図７（ｅ）の１Ｂ）。時点Ｔ２４，Ｔ２５で
は、Ｔ２３と同様にして、第２の単位ブロック１Ｃ、１
Ｄのデータを順次読み出す（図７（ｅ）の１Ｃ，１
Ｄ）。出力制御回路１０９’が４つのパルスを出力する
と（図７（ｄ））、後述の読み書き終了検出手段５が、
１つのメモリブロックの読み出しが終了したと判断し、
読み書き終了信号を出力する。この信号により、時点Ｔ
２６で、ブロック選択信号ＢＫｊはＬレベルになり（図
７（ｂ））、これに伴い、副ワード線ＳＷＬｉｊもＬレ
ベルになる（図７（ｃ））。

【００２１】時点Ｔ２７で、所望のメモリブロック数の
転送が終了したり、主ワード線ＭＷＬｉの連続読み出し
が終了して、次の主ワード線に切り替わる場合、主ワー
ド線ＭＷＬｉはＬレベルになる（図７（ａ））。このよ
うに、１つの主ワード線ＭＷＬｉと１つのブロック選択
線ＢＫｊを選択して、１つの副ワード線ＳＷＬｉｊを選
択し、１つのメモリブロックＭＢｉｊを活性化すること
で、１つのメモリブロックＭＢｉｊ内の全てのメモリセ
ルのデータを読み出すことができる。

【００２２】本実施の形態では、第１の単位メモリブロ
ック１１0 〜１１15の容量は、第２の単位メモリブロッ
クの容量が１６ビットで、これが４単位ブロックあるこ
とから、６４（＝１６×４）ビットであり、１つのメモ
リブロックのデータ記憶容量は、第１の単位メモリブロ
ックが１６ブロックあるので、１０２４（＝６４×１
６）ビットとなる。ここで、１６ビットを１バイトとす
ると６４バイトとなる。したがって、１つのメモリブロ
ックが選択され、データの読み出しが行われる場合、該
当メモリブロックから６４バイトのデータが連続的に読
み出されてＩ／Ｏ部へ転送される。また、１つのメモリ
ブロックに対しデータの書き込みが行われる場合、Ｉ／
Ｏ部から６４バイトのデータが該当メモリブロックに連
続的に転送される。

【００２３】図１はこの半導体記憶装置の要部構成を示
すブロック図である。本実施の形態では、外部の図示し
ないＣＰＵからの１回のアクセスで、複数のメモリブロ
ックＭＢ１１〜ＭＢ１２に対して、ブロック単位でデー
タの読み書きする場合を例に説明する。ここでは、１つ
の主ワード線ＭＷＬ１に８つのメモリブロックが接続さ
れているとする。図１において、本装置は、メモリブロ
ックＭＢ１１，ＭＢ１２，…，ＭＢ１８に対し各個に選
択信号を送出する上述のブロック選択手段２と、ＣＰＵ
から与えられる該当メモリブロックの初期アドレスを記
憶する初期アドレス記憶手段３と、ＣＰＵ側から前記初
期アドレスとともにコマンドとして与えられる転送ブロ
ック数、即ちデータの読み書き対象となるメモリブロッ
ク数を記憶する転送ブロック数記憶手段４と、メモリブ
ロックのデータの読み書きの終了を検出する読み書き終
了検出手段５と、初期アドレス記憶手段３の情報に基づ
いて主ワード線ＭＷＬの１つを選択する主ワード線選択
手段１０と、対象となる全てのメモリブロックのデータ
の読み書きが終了したことを検出して内部制御回路また
はＣＰＵ側へデータ転送の完了を通知するデータ転送完
了手段６とからなる。

【００２４】次に、図１の接続関係について説明する。
ＣＰＵから出力されるアドレス信号は初期アドレス記憶
手段３に入力され、初期アドレス記憶手段３の出力は、
ブロック選択手段２と主ワード線選択手段１０に入力さ
れる。主ワード線選択手段１０の複数の出力のうち１つ
は、主ワード線ＭＷＬ１を介してメモリブロックＭＢ１
１，ＭＢ１２，…，ＭＢ１８に入力される。メモリブロ
ックＭＢ１１，ＭＢ１２，…，ＭＢ１８は、各メモリブ
ロック内で副ワード線ＳＷＬ１１〜ＳＷＬ１８（図示せ
ず）に接続される。また、ブロック選択手段２からブロ
ック選択信号ＢＫ１〜ＢＫ８が出力され、各出力はメモ
リブロックＭＢ１１，ＭＢ１２，…，ＭＢ１８に入力さ
れる。各メモリブロックＭＢ１１，ＭＢ１２，…，ＭＢ
１８の各データ出力Ｄ０〜Ｄ１５はＩ／Ｏ部と１６本の
データ出力線で接続される。また、各メモリブロックの
出力制御回路１０９’の出力は読み書き終了検出手段５
に入力され、読み書き終了検出手段５の出力は、ブロッ
ク選択手段２とデータ転送完了手段６に入力される。一
方ＣＰＵ側から出力されるコマンドは転送ブロック数記
憶手段４に入力され、転送ブロック数記憶手段４の出力
は、データ転送完了手段６に入力される。

【００２５】次に図１に示す装置の動作を、図２に示す
タイムチャートをもとに説明する。ここでは、データの
転送ブロック数を「２」とし、メモリブロックＭＢ１１
とＭＢ１２のデータを連続して読み出す場合を例に説明
する。時点Ｔ１１において、まずＣＰＵ側から内部制御
回路へ読み出し許可信号（図示せず）が入力されるとと
もに、コマンドがアドレス線を介して出力される（図２
（ａ））。時点Ｔ１２で、コマンド、即ち転送するメモ
リブロックの数「２」が、転送ブロック数記憶手段４に
記憶される（図２（ｂ））。時点Ｔ１２，Ｔ１３で、Ｃ
ＰＵ側からアドレスデータが２回に分けて出力され（図
２（ａ））、読み出し先頭アドレスが初期アドレスとし
て初期アドレス記憶手段３に記憶される。この初期アド
レス記憶手段３に記憶された情報のうち上位ビットは、
主ワード線選択手段１０に出力され、下位ビットはブロ
ック選択手段２に出力される。

【００２６】時点Ｔ１４で、この初期アドレス情報に基
づき、主ワード線選択手段１０は初期アドレスに該当す
る１つの主ワード線ＭＷＬ１を選択し、これをＨレベル
にする（図２（ｃ））。ブロック選択手段２は、初期ア
ドレス記憶手段３に記憶された初期アドレスが入力され
て、初期アドレスに該当する１つのブロック選択線ＢＫ
１を選択し、これをＨレベルにする（図２（ｄ））。従
って、ブロック選択線ＢＫ１と主ワード線ＭＷＬ１が共
にＨレベルになるメモリブロックＭＢ１１が選択され
る。これに伴い、メモリブロックＭＢ１１内の副ワード
線ＳＷＬ１１が活性化され（図２（ｄ））、記憶してい
るデータが順次データ入出力線Ｄ１〜Ｄ１５上に出力さ
れ、Ｉ／Ｏ部を介して該データがＣＰＵ側へ送出される
（図２（ｈ））。

【００２７】このメモリブロックＭＢ１１のデータを読
み出すとき、前述の出力制御回路１０９’の出力が読み
書き終了検出手段５に入力され、読み書き終了検出手段
５はデータ線ＤＬが４回切り替えられたことを検出し、
メモリブロックＭＢ１１のデータ読み出し動作が終了し
たことを検知すると、時点Ｔ１５で読み出し終了信号を
ブロック選択手段２及びデータ転送完了手段６へ送出す
る（図２（ｆ））。このとき、選択されたメモリブロッ
ク以外は非活性状態にあり、電流は流れていない。従っ
て、記憶容量の大きい記憶装置であっても、消費電力は
極めて少ない。

【００２８】時点Ｔ１５で、読み出し終了信号が出力さ
れると、データ転送完了手段６は、内部のカウンタを
「０」から「１」に１つ増加させて転送ブロック数記憶
手段４に記憶されている転送ブロック数と比較する。こ
こで内部のカウンタの値は、転送ブロック数記憶手段４
に記憶されている転送ブロック数「２」には達していな
いため、データ転送完了信号は出力しない（図２
（ｇ））。

【００２９】一方、ブロック選択手段２は、上述の読み
出し終了信号が入力されると、ブロック選択線ＢＫ１と
副ワード線ＳＷＬ１１をＬレベルにし（図２（ｄ））、
時点Ｔ１６で、次のブロック選択線ＢＫ２と副ワード線
ＳＷＬ１２をＨレベルにして（図２（ｅ））、メモリブ
ロックＭＢ１２を選択する。選択されたメモリブロック
ＭＢ１２は活性化され、記憶しているデータが順次デー
タ入出力線Ｄ０〜Ｄ１５上に出力されることによりＩ／
Ｏ部を介して該データがＣＰＵ側へ送出される（図２
（ｈ））。

【００３０】時点Ｔ１７で、読み書き終了検出手段５
は、メモリブロックＭＢ１２のデータ読み出し動作が終
了したことを検知すると同様に読み出し終了信号をブロ
ック選択手段２及びデータ転送完了手段６へ送出する
（図２（ｆ））。すると、データ転送完了手段６は内部
のカウンタを「１」から「２」に１つ増加させて、転送
ブロック数記憶手段４に記憶されている転送ブロック数
と比較する。この場合、転送ブロック数記憶手段４に記
憶されている転送ブロック数「２」に一致することによ
って、データ転送完了手段６はデータ転送完了信号を内
部制御回路へ出力する（図２（ｇ））。この結果、主ワ
ード線信号ＭＷＬ１がＬレベルになり（図２（ｂ））、
メモリブロックからのデータ読み出し動作が停止する。

【００３１】次に、メモリブロックＭＢ１１，ＭＢ１２
に対してデータを書き込む場合も同様な制御が行われ
る。即ち、メモリブロックＭＢ１１とＭＢ１２へデータ
を書き込むものとすると、まずＣＰＵ側から内部制御回
路へ書き込み許可信号（図示せず）が入力されるととも
に、メモリブロックＭＢ１１の書き込み先頭アドレスが
初期アドレスとして初期アドレス記憶手段３に記憶され
る。この初期アドレス記憶手段に記憶された情報は、主
ワード線選択手段１０とブロック選択手段２に出力され
る。この初期アドレス情報に基づき、主ワード線選択手
段１０は初期アドレスに該当する１つの主ワード線ＭＷ
Ｌを選択しこれを活性化する。また、ＣＰＵ側からデー
タの転送ブロック数を「２」とするとメモリブロックＭ
Ｂ１１，ＭＢ１２の２つのブロック数「２」が転送ブロ
ック数記憶手段４に記憶される。

【００３２】ブロック選択手段２は、初期アドレス記憶
手段３に記憶された初期アドレスが入力されて、初期ア
ドレスに該当する１つのブロック選択線ＢＫを選択し、
これを活性化する。ここでは、まずブロック選択線ＢＫ
１が選択され、メモリブロックＭＢ１１を選択したとす
る。すると、選択されたメモリブロックＭＢ１１は活性
化され、Ｉ／Ｏ部側からデータ入出力線Ｄ０〜Ｄ１５上
に入力されているデータがメモリブロックＭＢ１１に順
次書き込まれる。このメモリブロックＭＢ１１のデータ
書き込み動作は、読み書き終了検出手段５により監視さ
れており、読み書き終了検出手段５はメモリブロックＭ
Ｂ１１のデータ読み出し動作が終了したことを検知する
と、書き込み終了信号をブロック選択手段２及びデータ
転送完了手段６へ送出する。

【００３３】すると、データ転送完了手段６は、内部の
カウンタを「０」から「１」に１つ増加させて転送ブロ
ック数記憶手段４に記憶されている転送ブロック数と比
較する。そしてこの場合は転送ブロック数記憶手段４に
記憶されている転送ブロック数「２」には達していない
ため、データ転送完了信号は出力しない。一方、ブロッ
ク選択手段２は上述の書き込み終了信号を入力すると、
次のメモリブロックＭＢ１２の選択を開始する。選択さ
れたメモリブロックＭＢ１２は活性化され、Ｉ／Ｏ部側
からデータ入出力線Ｄ０〜Ｄ１５上に入力されているデ
ータがメモリブロックＭＢ１２に順次書き込まれる。読
み書き終了検出手段５は、メモリブロックＭＢ１２のデ
ータ書き込み動作が終了したことを検知すると同様に書
き込み終了信号をブロック選択手段２及びデータ転送完
了手段６へ送出する。

【００３４】すると、データ転送完了手段６は、内部の
カウンタを「１」から「２」に１つ増加させて転送ブロ
ック数記憶手段４に記憶されている転送ブロック数と比
較する。この場合、転送ブロック数記憶手段４に記憶さ
れている転送ブロック数「２」に達することにより、デ
ータ転送完了手段６は、データ転送完了信号を内部制御
回路側へ出力する。この結果、メモリブロックのデータ
書き込み動作は停止する。

【００３５】このようにして、本装置では、大規模のメ
モリ容量であっても、複数のメモリブロックに対してデ
ータの連続的な読み出し、または書き込みを行うことが
できる。したがって、ＣＰＵは、本装置に対して初期ア
ドレス及び転送ブロック数を設定するのみで各メモリブ
ロックへのデータの読み書きを行うことができる。した
がって、本装置に対するアクセス回数が低減され、ＣＰ
Ｕの負荷が軽減できるとともに、データ処理を高速化で
きる。しかも、読み書き動作中に活性化されるメモリブ
ロックＭＢは１つだけであるので、従来のようにワード
線に接続されたメモリ全てが活性化される構成に比べ、
回路電流が少なくなり、低消費電力化が実現できる。ま
た、回路電流が少なくなるため、内部電源線で発生する
ノイズが低減でき、電源回路や配線の幅を小さくでき
る。本実施の形態のように、１つの主ワード線に８つの
メモリブロックが接続されていると１つの主ワード線で
消費される電力を１／８に低減できる。

【００３６】なお、図１に示す実施の形態では、２つの
メモリブロックＭＢ１１，ＭＢ１２に対するデータの読
み書きを連続的に行う例を説明したが、２つのメモリブ
ロック以上の例えば４個あるいは５個の連続したメモリ
ブロックに対しデータを連続して読み書きする場合も、
転送ブロック数を「４」あるいは「５」に設定すること
により同様に行うことができる。また、ブロック選択手
段２とメモリブロックＭＢとの接続を変えることによ
り、隣接しないメモリブロックに対して、順次選択して
連続的なデータの読み書きを行うことがもきる。一般
に、メモリブロックが活性化状態から非活性化状態へ移
行するとき、あるいは、その逆に非活性化状態から活性
化状態へ移行するとき、回路の動作が不安定になった
り、ノイズを発生したりする期間がある。このため、隣
接するメモリブロックを連続的に読み書きすると、隣接
ブロック間での干渉が起こりやすく、読み書き時に誤動
作することがある。離れた場所に位置するメモリブロッ
クを順次選択するようにすることで、隣接ブロック間で
の干渉が低減できるため、読み書き時の誤動作をなくす
ことができる。

【００３７】次に、図３はブロック選択手段２の第１の
構成例を示すブロック図である。図３において、ブロッ
ク選択手段２は、ブロックカウンタ２１と、ブロック算
出手段２２と、ブロックデコーダ２３とにより構成され
る。メモリブロックに対しデータの読み書きを行う場
合、複数のブロック選択信号ＢＫのうち１つを選択する
必要がある。まず、初期アドレス記憶手段３に記憶され
ている情報のうち、最初にアクセスされるメモリブロッ
クの初期アドレスに相当する値がブロック算出手段２２
にプリセットされるとともに、ブロックカウンタ２１を
初期状態に設定する。ブロック算出手段２２は最初のメ
モリブロックを選択するアドレスをバイナリーコードで
ブロックデコーダ２３に出力する。ここで、１つの主ワ
ード線ＭＷＬに８個のメモリブロックＭＢが接続されて
いるとすると、バイナリーコードは３ビットである。そ
のアドレス出力がブロックデコーダ２３に入力される
と、８個のブロック選択信号ＢＫ１〜ＢＫ８の何れか１
つを選択し、ブロック選択信号を出力する。ここで、ブ
ロック算出手段２２の出力が「０００」であったとする
と、ブロックデコーダ２３から選択信号ＢＫ１のみが選
択され、最初のメモリブロックＭＢ１が選択され、読み
書きが開始される。

【００３８】そして、最初のメモリブロックＭＢ１の読
み書き動作が終了して読み書き終了検出手段５から読み
書き終了信号が出力されると、ブロックカウンタ２１は
その値を１つ増加して、ブロックカウンタ２１の出力を
ブロック算出手段２２の初期設定アドレスに加算して、
「００１」をブロックデコーダ２３に出力する。すると
ブロックデコーダ２３から「００００００１０」が出力
され、選択信号ＢＫ２のみが選択され、次のメモリブロ
ックが活性化されてデータの読み書きが行われる。そし
てそのメモリブロックの読み書き動作が終了したことが
読み書き終了検出手段５から出力されると、ブロックカ
ウンタ２１はさらに１つカウントアップしてその値をブ
ロックデコーダ２３に出力し選択信号ＢＫ３のみを出力
させるようにする。

【００３９】このように、ブロック選択手段２の第１の
構成例では、初期アドレス記憶手段の初期アドレスに応
じた値をプリセットし、かつ読み書き終了検出手段５か
らの読み書き終了信号毎にカウントアップするブロック
カウンタ２１、ブロックカウンタ２１の出力を初期設定
アドレスに加算するブロック算出手段２２、及びブロッ
ク算出手段２２の出力値を入力して８個の選択信号ＢＫ
１〜ＢＫ８の何れか１つを選択して出力するブロックデ
コーダ２３により構成し、８個のメモリブロックの何れ
か１つを選択してデータの連続的な読み書きを行うよう
にしたものである。

【００４０】ここでは、主ワード線ＭＷＬに８個のメモ
リブロックが接続され、初期に選択されるメモリブロッ
クをメモリブロックＭＢ１として説明したが、主ワード
線ＭＷＬに８個以上のメモリブロックを接続してもよ
く、また任意のメモリブロックＭＢｎから読み書きを開
始できることはいうまでもない。また、この回路構成で
は、ブロックカウンタ２１の設定を変えることで、終了
検出手段５からの読み書き終了信号毎に＋２や＋３など
不連続にカウントアップしたり、−１や−２など減算す
るように変更することができる。従って、非隣接メモリ
ブロックを読み書きするように変更することが容易にな
り、隣接メモリブロック間の干渉を低減できる。

【００４１】さらに、ブロックカウンタ２１を循環的に
カウントするようにしてもよい。例えば、１つの主ワー
ド線に８つのメモリブロックが接続されていて、ブロッ
クカウンタ２１のカウント値が「７」であるときに、読
み書き終了検出手段５から読み書き終了信号が出力され
ると、カウント値を「０」に戻すようにすることで、１
つの主ワード線のメモリブロックを循環的に読み書きし
たり、次の主ワード線に切り替えて連続的にメモリブロ
ックを読み書きすることもできる。

【００４２】次に、ブロック選択手段２の第２の構成例
を図４に示す。図４に示すブロック選択手段２は、シフ
トレジスタ２５1 〜２５8 と、設定された初期アドレス
に基づき、１つのシフトレジスタ２５のみにプリセット
値Ｈレベルを設定し、その他のシフトレジスタ２５には
Ｌレベルを設定するブロックデコーダ２４とより構成し
たものである。ここで、主ワード線ＭＷＬ１が選択さ
れ、これに各メモリブロックＭＢ１１〜ＭＢ１８が接続
され、メモリブロックＭＢ１１から順次選択してデータ
の読み書きを行うとする。この場合、初期アドレス記憶
手段３に初期アドレスがセットされる。これに相当する
値がブロックデコーダによりデコードされて、シフトレ
ジスタ２５1 のみに値Ｈレベルがセットされ、これ以外
のシフトレジスタ２５2 〜２５8 には値Ｌレベルがセッ
トされる。したがって、最初にデータの読み書きが行わ
れるメモリブロックＭＢ１１へ選択信号ＢＫ１が与えら
れ、主ワード線ＭＷＬ１が活性化されているメモリブロ
ックＭＢ１１のみが選択される。

【００４３】そして選択されたメモリブロックＭＢ１１
に対するデータの読み書き動作が終了して読み書き終了
検出手段５から読み書き終了を示すクロック信号が出力
されると、各シフトレジスタ２５1 〜２５8 はそのクロ
ックに同期して出力データＨレベルを次段のシフトレジ
スタにシフトする。この結果、今度は、シフトレジスタ
２５2 のみがＨレベルになり、ブロック選択信号ＢＫ２
が選択されて、メモリブロックＭＢ１２のみが選択され
る。こうして、選択されたメモリブロックＭＢ１２に対
するデータの読み書き動作が終了して読み書き終了検出
手段５から再び読み書き終了を示すクロック信号が出力
されると、各シフトレジスタ２５1 〜２５8 はそのクロ
ックに同期して入力データをシフトする。この結果、今
度は、シフトレジスタ２５3 のみから選択信号が出力さ
れてメモリブロックＭＢ１３のみが選択される。

【００４４】このように、ブロック選択手段２を、シフ
トレジスタ２５1 〜２５8 及びブロックデコーダ２４に
より構成し、初期アドレス記憶手段３の初期アドレスに
応じた値をブロックデコーダ２４でデコードし、これを
シフトレジスタ２５にプリセットし、かつ読み書き終了
検出手段５からの読み書き終了信号毎に各シフトレジス
タ２５1 〜２５8 にシフトクロックを与えることによ
り、順次各メモリブロックＭＢを選択してデータの読み
書きを行うようにしたものである。この結果、ブロック
選択手段２を簡単な構成で実現できる。また、シフトレ
ジスタ２５8 の出力をシフトレジスタ２５1 に接続する
ことで、循環型シフトレジスタになる。従って、ブロッ
ク選択ＢＫ８に接続されるメモリブロックＭＢ１８の読
み書きが終了すると、メモリブロックＭＢ１１を再び読
み書きしたり、あるいは、次の主ワード線に接続される
メモリブロックＭＢ２１から続けて読み書きすることが
できる。また、各シフトレジスタ２５1 〜２５8 の出
力、即ちブロック選択ＢＫ１〜８を互いに離間したメモ
リブロックに接続することで、非隣接メモリブロックを
読み書きすることができ、隣接メモリブロック間の干渉
を低減できる。例えば、メモリブロックがＭＢｉ１、Ｍ
Ｂｉ２、…、ＭＢｉ８の順に連続して配置されていると
すると、各ブロック選択信号と各メモリブロックとを、
ＢＫ１−ＭＢｉ１、ＢＫ２−ＭＢｉ５、ＢＫ３−ＭＢｉ
２、ＢＫ４−ＭＢｉ６、ＢＫ５−ＭＢｉ３、ＢＫ６−Ｍ
Ｂｉ７、ＢＫ７−ＭＢ４、ＢＫ８−ＭＢｉ８のように接
続すればよい。

【００４５】次に、第２の実施の形態を図８に示す。本
実施の形態では、主ワード線転送了検出手段２６と、主
ワード線選択手段１０の中に主ワード線アドレスカウン
タ２７と主ワード線アドレス算出手段２８を追加するこ
とで、異なる主ワード線ＭＷＬのメモリブロックＭＢに
対しても連続的に読み書きできるようにしたものであ
る。さらにチップ転送終了検出手段３０を設けること
で、異なるチップの連続読み書きも可能にしたものであ
る。

【００４６】図８のブロック図において、各ブロックの
機能と接続について説明する。ＣＰＵ等から読み書きを
開始する初期アドレスと、読み書きするメモリブロック
数を知らせるコマンドとが出力され、それぞれ初期アド
レス記憶手段３と転送ブロック数記憶手段４に入力され
る。初期アドレス記憶手段３に記憶されたアドレス・デ
ータのうち、下位ビットのデータはブロック選択手段２
へ、上位ビットのデータは主ワード線選択手段１０に出
力される。この出力により、主ワード線選択手段１０内
の主ワード線アドレスカウンタ２７をリセットするとと
もに、主ワード線アドレス算出手段２８に初期アドレス
のデータをセットする。主ワード線アドレスカウンタ２
７の出力に主ワード線アドレス算出手段２８にセットさ
れた値を主ワード線デコーダ２９に入力する。主ワード
線デコーダ２９はその値に基づき、複数の主ワード線Ｍ
ＷＬ１〜ＭＷＬｍのなかから１つの主ワード線ＭＷＬｘ
のみを選択し、選択信号を出力する。ここで、ｘは１か
らｍまでの整数の１つを表す。

【００４７】一方、初期アドレスの下位データはブロッ
ク選択手段２内のブロックデコーダ２４に入力され、ブ
ロックデコーダ２４はこの下位データをデコードし、デ
コードした値をシフトレジスタ群２５にセットする。シ
フトレジスタ群２５はｎ列のメモリブロックのうち１つ
の列を選択するブロック選択信号ＢＫｙを出力する。こ
こで、ｙは１からｎまでの整数の１つを表す。選択され
た主ワード線選択信号ＭＷＬｘと選択されたブロック選
択信号ＢＫｙとが共に入力されたメモリブロックＭＢｘ
ｙだけが選択されて、読み書き動作を開始する。選択さ
れたメモリブロックＭＢｘｙは図６に示すように出力制
御信号１０９’とスイッチＹＳＷを切り替えることによ
り、連続的にデータを読み書きする。メモリブロックＭ
Ｂｘｙから読み出されたデータはＩ／Ｏ部へ、書き込ま
れるデータはＩ／Ｏ部からメモリブロックＭＢｘｙへ転
送される。

【００４８】また、選択されたメモリブロックＭＢｘｙ
から出力される出力制御信号は読み書き終了検出手段５
に入力され、データ線ＤＬの切り替え回数を数える。読
み書き終了検出手段５の出力はブロック選択手段２と転
送ブロック数記憶手段４に入力され、転送ブロック数記
憶手段４は転送が終了したメモリブロックＭＢの数を数
え、コマンドで設定された転送ブロック数と一致するか
どうかを判定する。設定された転送ブロック数以下であ
れば、メモリブロックの読み書き動作を継続し、一致す
れば、ブロック選択手段２や、主ワード線選択手段１０
などの内部制御回路がリセットされる。ブロック選択手
段２は、転送が終了したブロック数が設定された転送ブ
ロック数以下であれば、次に読み書きするメモリブロッ
クＭＢのブロック選択信号を出力する。

【００４９】ブロック選択信号ＢＫｎの出力はｎ列のメ
モリブロックに供給されるとともに、主ワード線転送終
了検出手段２６に入力され、主ワード線転送終了検出手
段２６は、１つの主ワード線ＭＷＬｘで最後に読み書き
されるブロックＭＢｘｎの読み書きが終了したことを検
出する。主ワード線転送終了検出手段２６の出力は主ワ
ード線選択手段１０内の主ワード線アドレスカウンタ２
７に入力される。主ワード線アドレスカウンタ２７は主
ワード線転送終了検出手段２６から終了信号が入力され
ると、カウント値を１つインクリメントし、主ワード線
アドレスバッファに記憶されたデータと加算した結果を
主ワード線デコーダ２９へ出力する。さらに、ｍ番目の
主ワード線ＭＷＬｍとｎ番目のブロック選択信号ＢＫｎ
とがチップ転送終了検出手段３０に入力され、チップ転
送終了検出手段３０は、１つのチップ内の連続するメモ
リブロックの読み書きが完了したことを検出し、その検
出信号をデータ転送完了検出手段６に入力する。同時
に、チップ転送終了検出手段３０は、次に読み書きする
チップに自チップの転送が終了したことを伝え、次チッ
プの連続読み書き動作を起動したり、あるいは、ＣＰＵ
等に割込み信号を出力して、必要な処理を起動したりす
る。

【００５０】次に、図９に図８のタイムチャートを示
す。図９をもとにして図８の動作を説明する。ここで
は、説明の都合上、図８でｍ＝５、ｎ＝８とする。即
ち、１つの主ワード線ＭＷＬｙに８つのメモリブロック
ＭＢｙ１〜ＭＢｙ８が接続されているとし、５本の主ワ
ード線ＭＷＬ１〜ＭＷＬ５と、８本のブロック選択線Ｂ
Ｋ１〜ＢＫ８からなるとする。また、転送開始メモリブ
ロックはＭＢ２７とし、該メモリブロックより連続して
４つのメモリブロックから記憶データを読み出すものと
する。

【００５１】時点Ｔ３１〜Ｔ３３で、ＣＰＵ等からアド
レス線（図示せず）を介して、読み書きを開始する初期
アドレスと、読み書きするメモリブロック数を知らせる
コマンドとが出力され、それぞれ初期アドレス記憶手段
３と転送ブロック数記憶手段４に入力される（図９
（ａ））。ここでは、コマンドをアドレスと兼用した例
を示すが、Ｉ／Ｏ部を介してコマンドを転送ブロック数
記憶手段４に入力することも可能である。また、コマン
ドとアドレスを３回に分けて入力するように示したが、
アドレス線の本数によっては２回にしたり、４回にする
など、適宜変更できる。

【００５２】時点Ｔ３４で、転送ブロック数記憶手段４
には入力されたコマンドをもとに、転送すべきブロック
の数「４」がセットされる（図９（ｂ））。時点Ｔ３５
で、初期アドレス記憶手段３に記憶されたアドレス・デ
ータのうち、下位ビットのデータはブロック選択手段２
へ、上位ビットのデータは主ワード線選択手段１０にそ
れぞれ出力される。この出力により、主ワード線選択手
段１０内の主ワード線アドレスカウンタ２７をリセット
するとともに、主ワード線アドレス算出手段２８に初期
アドレスのデータをセットする。主ワード線アドレスカ
ウンタ２７の出力に主ワード線アドレス算出手段２８に
セットされた値を主ワード線デコーダ２９に入力する。
主ワード線デコーダ２９はその値に基づき、複数の主ワ
ード線ＭＷＬ１〜ＭＷＬ８のなかから１つの主ワード線
ＭＷＬ２のみを選択し、Ｈレベルを出力する（図９
（ｃ））。

【００５３】一方、初期アドレスの下位データはブロッ
ク選択手段２内のブロックデコーダ２４に入力され、ブ
ロックデコーダ２４はこの下位データをデコードし、デ
コードした値をシフトレジスタ群２５にセットする。シ
フトレジスタ群２５は、８列のメモリブロックのうち７
列目を選択するブロック選択信号ＢＫ７を出力する（図
９（ｅ））。選択された主ワード線選択信号ＭＷＬ２と
選択されたブロック選択信号ＢＫ７とが同時に入力され
たメモリブロックＭＢ２７だけが選択されて、読み出し
動作を開始する。選択されたメモリブロックＭＢ２７は
図６に示すように出力制御信回路１０９’からの信号及
びスイッチＹＳＷの切り替えにより、連続的に記憶デー
タを出力し、該データはＩ／Ｏ部からＣＰＵ等外部へ転
送される（図９（ｌ）のＭＢ２７）。このときメモリブ
ロックＭＢ２７内の副ワード線ＳＷＬ２７だけが選択さ
れ（図９（ｅ））、同一チップ内の他の副ワード線ＳＷ
Ｌは選択されていない。

【００５４】従来は、ワード線に接続されたメモリセル
全てに電流が流れるのに対し、本実施の形態では、主ワ
ード線に接続された８個のメモリブロックのうちメモリ
ブロックＭＢ２７だけに電流が流れるので、消費電力を
１／８に低減できる。これに伴い、主ワード線やメモリ
ブロックに接続される電源線に流れる電流も１／８に低
減できるので、ノイズの発生も低減できノイズによる誤
動作も低減できる。

【００５５】読み書き終了検出手段５は、選択されたメ
モリブロックＭＢ２７から出力される出力制御信号、即
ち、データ線ＤＬの切り替え信号の回数を数える。図６
の例では、出力制御信号は４回切り替え信号を出力する
ようになっているので、読み書き終了検出手段５は該信
号を４個数えると、１つのメモリブロックＭＢ２７のデ
ータ転送が完了したことを検出し１つのパルスを出力す
る（図９（ｉ））。

【００５６】転送ブロック数記憶手段４は該パルスを数
え、その値を「１」とする。この値「１」と、先に転送
ブロック数記憶手段４に記憶された転送ブロック数
「４」とを比較し、「４」に達していないと判断する
と、転送処理を継続する（図９（ｋ））。

【００５７】読み書き終了検出手段５が１つのパルスを
出力すると、シフトレジスタ群２５に入力され、シフト
レジスタ群２５にセットされた信号を１つシフトし、時
点Ｔ３６で、ブロック選択信号ＢＫ８と副ワード線ＳＷ
Ｌ２８をＨレベルにして、これ以外を全てＬレベルにす
る（図９（ｆ））。時点Ｔ３６では、時点Ｔ３５と同
様、メモリブロックＭＢ２８のデータをＩ／Ｏ部に転送
し（図９（ｌ）のＭＢ２８）、読み書き終了検出手段５
がメモリブロックＭＢ２８のデータ転送が完了したこと
を検出すると、読み書き終了パルスを出力する（図９
（ｉ））。これにより、ブロック選択信号ＢＫ８と副ワ
ード線ＳＷＬ２８とはＬレベルになる（図９（ｅ））。

【００５８】また、ブロック選択信号ＢＫ８は主ワード
線転送終了検出手段２６に入力され、主ワード線転送終
了検出手段２６は、ブロック選択信号ＢＫ８が立ち下が
ったことを検出すると、１つの主ワード線に接続された
全メモリブロックの転送が終了したと判断し、主ワード
線転送終了パルスを出力する（図９（ｊ））。主ワード
線アドレスカウンタ２７は、このパルスによりカウンタ
を１つインクリメントし、主ワード線アドレス算出手段
２８に記憶されたデータと加算した結果を主ワード線デ
コーダ２９へ出力する。時点Ｔ３７で、主ワード線デコ
ーダ２９は、該出力に基づき主ワード線ＭＷＬ３をＨレ
ベルにして（図９（ｄ））、その他の主ワード線をＬレ
ベルにする（図９（ｃ））。また、ブロック選択信号Ｂ
Ｋ１と副ワード線ＳＷＬ３１とがＨレベルになる（図９
（ｇ））。

【００５９】時点Ｔ３７，Ｔ３８では、同様にして、メ
モリブロックＭＢ３１とＭＢ３２を連続してＩ／Ｏ部に
出力する（図９（ｌ））。時点Ｔ３８では、メモリブロ
ックＭＢ３２からデータの読み出しが終了すると、読み
書き終了パルスが出力され（図９（ｉ））、ブロック選
択信号ＢＫ２と副ワード線ＳＷＬ３２とは共にＬレベル
になる（図９（ｈ））。また、この読み書き終了パルス
は、データ転送完了手段６に入力され、データ転送完了
手段６内のカウンタを１つインクリメントする。該カウ
ンタの値が「４」になり、転送ブロック記憶手段４に設
定された値「４」と一致すると、データ転送完了手段６
は、データ転送完了パルスを出力する（図９（ｋ））。
該パルスが出力されると、ブロック選択手段２、主ワー
ド線選択手段１０、転送ブロック数記憶手段４などの内
部制御回路をリセットし、これらの出力はＬレベルにな
る（図９（ｂ）、（ｄ））。

【００６０】図９には図示していないが、１つのチップ
で最後に読み出されるメモリブロックＭＢ５８が選択さ
れると、主ワード線選択信号ＭＷＬ５とブロック選択信
号ＢＫ８がチップ転送検出手段３０にも入力される。メ
モリブロックＭＢ５８の読み出しが終了し、チップ転送
終了検出手段３０が、主ワード線選択信号ＭＷＬ５とブ
ロック選択信号ＢＫ８の両信号が立ち下がったことを検
出すると、チップ転送終了パルスを出力する。該パルス
により、次に読み書きするチップに自チップの転送が終
了したことを伝え、次チップの連続読み書き動作を起動
したり、あるいは、ＣＰＵ等に割込み信号を出力して、
必要な処理を起動したりする。以上の説明では、読み出
しについて説明したが、書き込みについても同様に連続
書き込みが行われる。

【００６１】このようにして、ＣＰＵから初期アドレス
と転送ブロック数をセットするだけで、メモリブロック
ＭＢに記憶されたデータを連続して転送できる。このた
め、メモリがＣＰＵに対して割込み要求する機会が少な
くなり、ＣＰＵは他の処理に専念することができるの
で、データ処理装置の処理速度を向上させることができ
る。しかも、読み書き動作中に活性化されるメモリブロ
ックＭＢはチップ内で１つだけであるので、従来のよう
に選択されたワード線に接続された全てのメモリセルや
センスアンプが活性化される構成に比べ、回路電流が少
なくなり、低消費電力化が実現できる。また、回路電流
が少なくなるため、内部電源線で発生するノイズが低減
でき、電源回路や配線の幅を小さくできる。

【００６２】

【発明の効果】以上説明したように本発明によれば、読
み書きされるメモリブロックの初期アドレス及び読み書
きされるメモリブロックの数を記憶し、ブロック選択手
段は初期アドレスに基づき１つのメモリブロックを活性
化し、１つのメモリブロックの読み書きが終了したこと
を検出すると次のメモリブロックを活性化する一方、完
了手段は、読み書き終了検出信号に基づきカウントされ
るメモリブロックの数が予め記憶されているブロック数
に達すると読み書き動作を完了するようにしたので、本
装置に対し初期アドレス及び転送ブロック数を設定する
のみで、複数のメモリブロックに対してデータの連続的
な読み出しまたは書き込みを行うことができる。したが
って、本装置に対するアクセス回数が低減されデータ処
理を高速化できる。また、ブロック選択手段を、読み書
き終了検出手段の出力によってカウントされるカウンタ
手段と、初期アドレス記憶手段の出力をカウンタ手段に
プリセットする手段と、カウンタ手段の出力をデコード
してブロック選択信号を出力する手段とにより構成した
ので、簡単な構成によりメモリブロックを選択できる。
また、ブロック選択手段を、読み書き終了検出手段の出
力によりシフトされるシフトレジスタ回路と、連続読み
書き開始時に初期アドレス記憶手段に対応した位置のシ
フトレジスタ回路をプリセットする手段とにより構成し
たので、同様に簡単な構成によりメモリブロックを選択
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体記憶装置
の要部構成を示すブロック図である。

【図２】図１の動作タイミングを示すタイムチャート
である。

【図３】上記半導体記憶装置を構成するブロック選択
手段の第１の構成例を示すブロック図である。

【図４】ブロック選択手段の第２の構成例を示すブロ
ック図である。

【図５】上記半導体記憶装置の概略の構成を示すブロ
ック図である。

【図６】半導体記憶装置のメモリブロックの要部構成
を示す図である。

【図７】図６の動作タイミングを示すタイムチャート
である。

【図８】本発明の第２の実施の形態の半導体記憶装置
の要部構成を示すブロック図である。

【図９】図８の動作タイミングを示すタイムチャート
である。

【図１０】従来の半導体記憶装置の構成を示すブロッ
ク図である。

【図１１】従来装置の各部の動作タイミングを示すタ
イムチャートである。

【符号の説明】

２…ブロック選択手段、３…初期アドレス記憶手段、４
…転送ブロック数記憶手段、５…読み書き終了検出手
段、６…データ転送完了手段、１０…主ワード線選択手
段、２１…カウンタ、２２…ブロック算出手段、２３，
２４…ブロックデコーダ、２５1 〜２５8 …シフトレジ
スタ、２６…主ワード線転送終了手段、２７…主ワード
線アドレスカウンタ、２８…主ワード線アドレス算出手
段、２９…主ワード線デコーダ、３０…チップ転送終了
手段、ＭＢ１１〜ＭＢｍｎ…メモリブロック、ＭＷＬ１
〜ＭＷＬｍ…主ワード線（選択信号）、ＳＷＬ１１〜Ｓ
ＷＬｍｎ…副ワード線（選択信号）、ＢＫ１〜ＢＫ８…
ブロック選択線（信号）。

Claims

【特許請求の範囲】

【請求項１】複数の主ワード線と、主ワード線に接続
された複数の副ワード線と、副ワード線に接続されたメ
モリブロックとを有し、１つのメモリブロックにブロッ
ク選択信号を与えることにより該１つのメモリブロック
内の記憶情報の読み書きが可能な半導体記憶装置におい
て、読み書きされるメモリブロックの初期アドレスを記憶す
る初期アドレス記憶手段と、読み書きされるメモリブロックの数を記憶するブロック
数記憶手段と、１つのメモリブロックの読み書きが終了したことを検出
する読み書き終了検出手段と、初期アドレスに基づきブロック選択信号を出力して１つ
のメモリブロックを活性化し、前記読み書き終了検出手
段の読み書き終了検出信号に基づき次のメモリブロック
へブロック選択信号を出力して活性化するブロック選択
手段と、前記読み書き終了検出信号に基づき読み書きが終了した
メモリブロックの数をカウントし、このカウント値が前
記ブロック数記憶手段のメモリブロック数に達すると読
み書き動作を完了させるデータ転送完了手段とを設けた
ことを特徴とする半導体記憶装置。
【請求項２】請求項１において、前記ブロック選択手段は、前記読み書き終了検出手段の出力によってカウント値を
増減するブロックカウンタと、前記初期アドレス記憶手段の出力をプリセットするとと
もに、該プリセットした値に前記ブロックカウンタの出
力を加算または減算するブロック算出手段と、前記ブロック算出手段の出力をデコードし前記ブロック
選択信号を出力するブロックデコーダとからなることを
特徴とする半導体記憶装置。
【請求項３】請求項２において、前記ブロックカウンタは１つの主ワード線に接続された
メモリブロックの数を循環的にカウントすることを特徴
とする半導体記憶装置。
【請求項４】請求項１において、前記ブロック選択手段は、前記読み書き終了検出手段の出力によりシフトされるシ
フトレジスタ回路と、連続読み書き開始時に前記初期アドレス記憶手段の記憶
内容に対応した位置のシフトレジスタ回路をプリセット
する手段とからなることを特徴とする半導体記憶装置。
【請求項５】請求項４において、前記シフトレジスタ回路は１つの主ワード線に接続され
たメモリブロックの数と等しいレジスタを有し、最終段のレジスタの出力と初段のレジスタの入力とが互
いに接続されたことを特徴とする半導体記憶装置。
【請求項６】請求項２において、前記カウンタ手段は、前記読み書き終了検出手段の出力時に、加算または減算
する数を２以上とすることで、離間した位置のメモリブロックを順次選択できるように
したことを特徴とする半導体記憶装置。
【請求項７】請求項１において、１つの主ワード線に接続された複数のメモリブロックの
なかで最後のメモリブロックの読み書きが終了したこと
を検出する主ワード線転送終了検出手段と、前記主ワード線転送終了検出手段の出力に基づき次に選
択される主ワード線を算出して選択信号を出力する主ワ
ード線選択手段とを設けたことを特徴とする半導体記憶
装置。
【請求項８】請求項７において、前記主ワード線選択手段は、前記主ワード線転送終了検出手段の出力によってカウン
ト値を増減する主ワード線アドレスカウンタと、前記初期アドレス記憶手段の出力をプリセットするとと
もに、該プリセットした値に前記主ワード線アドレスカ
ウンタの出力を加算または減算する主ワード線アドレス
算出手段と、前記主ワード線アドレス算出手段の出力をデコードし主
ワード線選択信号を出力する主ワード線デコーダとから
なることを特徴とする半導体記憶装置。
【請求項９】請求項７において、１つの主ワード線に接続された複数のメモリブロックの
なかで最後のメモリブロックの読み書きが終了したこと
を検出すると同時に、複数の主ワード線のうち最後の主
ワード線の読み書きが終了したことを検出するチップ転
送終了検出手段を設けたことを特徴とする半導体記憶装
置。
【請求項１０】請求項１ないし請求項９のいずれかの
請求項において、前記ブロック選択手段により連続的に選択されるように
接続されたメモリブロックを離間して配置することで、離間した位置のメモリブロックを順次選択できるように
したことを特徴とする半導体記憶装置。