KR100317542B1 - 반도체메모리장치 - Google Patents

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KR100317542B1
KR100317542B1 KR1019990047326A KR19990047326A KR100317542B1 KR 100317542 B1 KR100317542 B1 KR 100317542B1 KR 1019990047326 A KR1019990047326 A KR 1019990047326A KR 19990047326 A KR19990047326 A KR 19990047326A KR 100317542 B1 KR100317542 B1 KR 100317542B1
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나가타교이치
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

반도체메모리장치는 충분한 동작마진을 가지고 두 개이상의 어드레스를 보지하고 명령의 종류에 대응하는 어드레스출력을 수행할 수 있다. 본 발명의 반도체메모리장치는, 제어수단이, 판독명령의 입력으로부터 제 1 기간후의 제 1 제어신호와, 기록명령의 입력으로부터 제 2 기간후의 제 2 제어신호와, 그리고 제 1 및 제 2 제어신호에 응답하여 컬럼제어수단으로 공급되는 동작지시신호를 발생하고, 버스트카운터는 입력어드레스를 제 1 및 제 2 기간동안 지연시켜, 제 1 제어신호에 따라 판독어드레스로서 제 1 기간동안 지연된 어드레스와, 제 2 제어신호에 따라 기록어드레스로서 제 2 기간동안 지연된 상기 어드레스를 출력한다.

Description

반도체메모리장치{Semiconductor memory device}
본 발명은 반도체메모리장치에 관한 것으로서, 보다 상세하게는 DDR- SDRAM(Double Data Rate-Synchronous Dynamic Random Access Memory)로 이루어진 반도체메모리장치에 관한 것이다.
컴퓨터의 동작을 제어하는 중앙처리장치(CPU)가 점차 고속화됨으로써, 클럭에 동기하여 동작하도록 적용된 SDRAM(Synchronous Dynamic Random Access Memory)이 널리 사용되고 있다. CPU의 그 이상의 고속화를 달성하기 위하여, 2비트의 데이터를 동시에 기록하고 판독할 수 있는 2비트프리페치형(2bit prefetch-type)의 SDRAM이 사용되어 왔다.
도 50은, 2비트프리페치형의 SDRAM으로 이루어진 종래의 반도체메모리장치의 구성예를 나타내는 블록도이다. 도 51은 데이터기록시 종래의 반도체메모리장치의 동작을 설명하는 타이밍챠트이다. 도 52는 데이터판독시 종래의 반도체메모리장치의 동작을 나타내는 타이밍챠트이다.
도 50에 나타낸 바와 같이, 종래의 반도체메모리장치는 대부분 메모리셀어레이들 (1,2), 워드드라이버들(3,4), DIN/DOUT(데이터인/데이터아웃)회로들(5,6), 기록앰프들(7.8), 센스앰프들(9,10,11,12), 컬럼디코더들(13,14), 코맨드디코더(15), 버스트카운터(16), 그리고 컬럼제어회로(17)를 구비한다.
메모리셀어레이들(1,2)은 매트릭스 형태로 배열된 두 개 이상의 메모리셀들을 포함한다. 워드드라이버들(3,4)은 메모리셀어레이들(1,2)을 위한 각 워드라인을 구동시키는 데 사용된다. DIN/DOUT회로들(5,6)은, 기록동작제어신호들(W0,W1)에 응답하여, 각각 짝수 번째와 홀수 번째의 데이터버스들을 통해 공급된 데이터입력들(DQ)에 응답하는 상보신호들로 이루어진 데이터출력들(RWBS, RWBS★; 부호★는 반전신호를 나타낸다)을 출력하도록 적용된다.
또한, DIN/DOUT회로들(5,6)은 상보신호들로 이루어진 데이터입력들(RWBS, RWBS)을 수신할 때 판독동작제어신호들(R0, R1)에 응답하여 데이터입력들(DQ)을 짝수번째와 홀수번째의 데이터버스들로 출력하도록 적용된다. 기록앰프들(7.8)은 데이터출력들(RWBS,RWBS★)을 증폭하여 상보신호들로 이루어진 기록입력들(IO,IO★)을 출력하는데 사용된다. 센스앰프들(9,10)은 메모리셀로부터 공급되는 판독전압 뿐만 아니라 메모리셀어레이(1)를 구성하는 각 비트라인에 접속된 메모리셀들에 인가되는 기록전압을 증폭하는데 사용된다. 센스앰프들(11,12)은 메모리셀로부터 공급되는 판독전압 뿐만 아니라 메모리셀어레이(1)를 구성하는 각 비트라인에 접속된 메모리셀들에 인가되는 기록전압을 증폭하는데 사용된다.
컬럼디코더들(13,14)은 어드레스입력들에 응답하여 메모리셀어레이들(1,2)각각에 대한 각 비트라인을 선택하여, 선택된 컬럼선택라인(CSL)을 구동한다. 코맨드디코더(15)는 외부명령신호들(CSB;Command Select Bar), RASB(RAS bar), CASB(CAS bar), WEB(write enable bar) 및 클럭신호(CLK)에 응답하여, 그 각각이 내부명령신호인 판독/기록명령(RWCMD)과 어드레스제어신호들(YAL,NYAL)을 발생한다. 버스트카운터(16)는, 예컨대 8비트로 이루어지는 어드레스입력들에 응답하여 어드레스제어신호(YAL)에 의해서 정의된 타이밍으로 어드레스출력들을 발생한 후, 어드레스제어신호(NYAL)의 발생마다 2가 가산된 어드레스출력을 연속하여 발생하는 처리를, 2클럭마다, 소정의 버스트길이(예컨대, 워드길이)에 대응하는 기간동안 반복하여 수행한다. 컬럼제어회로(17)는, 코맨드디코더(15)로부터의 판독/기록명령(RWCMD)와 버스트카운터(16)로부터의 어드레스출력에 응답하여, 기록동작제어신호들(W0, W1) 또는 판독동작제어신호들(RO,R1)이 DIN/DOUT 회로들(5,6)로 공급되도록 출력한다.
다음에, 도 50 및 도 51을 참조하여, 기록시의 종래의 반도체메모리장치의 동작에 관해서 설명한다. 명령입력(CMD)은 기록명령(W CMD)이며, 클럭신호(CLK)에 응답하여 D0, D1, D2, 및 D3가 데이터입력(DQ)으로서 입력된다고 가정한다. 이때, 코맨드디코더(15)로부터의 판독/기록명령(RWCMD)에 응답하여, 기록동작제어신호들(W0,W1)이 컬럼제어회로(17)로부터 출력된다. 한편, CPU(미도시)의 지정된 어드레스신호들(A0 ∼ Aj)에 응답하여 어드레스입력들(IA0 ∼ IAj)이 발생될 때, 코맨드디코더(15)로부터의 어드레스제어신호에 응답하여, 어드레스신호들(YP0 ∼ YPj)가 버스트카운터(16)로부터 출력된 다음, 2클럭 이후에, 어드레스제어신호(NYAL)에 응답하여, 어드레스들(YP0∼YPj)에 2(2비트프리페치의 경우)를 가산함으로써 얻어진 어드레스신호가 버스트카운터(16)로부터 출력된다.
이때, 짝수 번째의 데이터(D0)와 홀수 번째의 데이터(D1)가, 기록동작제어신호들(W0,W1)에 응답하여 데이터출력들(RWBS, RWBS★)로서 DIN/DOUT회로들(5,6)로부터 출력되며, 기록데이터(D0,D1)가 기록데이터(I0,IO★)로서 기록앰프들(7.8)로부터 출력되어 어드레스(YP0∼YPj)에 의해 정해진 컬럼선택라인들(CSL0,1)의 메모리셀들에 기록된다. 더욱이, 연속하는 기록동작제어신호들(W0,W1)에 응답하여, 데이터(D2,D3)가 데이터출력들(RWBS,RWBS★)로서 출력되며, 데이터(D2,D3)가 기록데이터(IO,IO★)로서 출력되어 어드레스들(YP0 ∼ TPj(+2))에 의해 정해진 컬럼선택라인들(CSL2,3)의 메모리셀들에 기록된다.
다음에, 도50 및 도 52를 참조하여, 판독시의 종래의 반도체메모리장치의 동작에 관해서 설명한다.
명령입력(CMD)이 판독명령(R CMD)이며 CPU로부터의 지정된 어드레스신호들(A0 ∼ Aj)에 응답하여 어드레스입력들(IA0∼IAj)가 발생하는 경우에, 코맨드디코더(15)로부터의 어드레스제어신호(YAL)에 응답하여 버스트카운터(16)로부터 어드레스신호들(YP0 ∼ YPj)이 출력되고, 다음에, 어드레스신호들(YP0∼YPj)에 2를 가산함으로써 얻어진 어드레스가 어드레스제어신호(NYAL)에 응답하여 버스트카운터(16)로부터 출력된다. 이로 인해, 어드레스신호들(YP0∼YPj)에 의해서 정해진 컬럼선택라인들(CSL0,1)로부터 판독된 판독데이터(IO,IO★)로서 Q0 및 Q1이 출력되며, 어드레스 신호들(YP0 ∼ YPj(+2))에 의해서 정해진 컬럼선택라인들(CSL2,3)로부터 Q2 및 Q3가 출력된다.
한편, 컬럼제어회로(17)는, 판독/기록명령(RWCMD)에 응답하여 판독동작제어신호들(R0,R1)을 2클럭마다 출력하여, 판독데이터(RWBS,RWBS★)로서 데이터(Q0,Q1,Q2,Q3)를 출력시키며, 그 결과로서 DIN/DOUT회로들(5,6)은 소정의 출력지정타이밍인 5클럭 후(CLT = 5)에, 판독데이터(DQ)로서 1클럭마다 데이터(Q0,Q1,Q3,Q3)를 출력한다.
상술한 바와 같이, 2비트프리페치형 SDRAM으로 이루어진 종래의 반도체메모리장치에서, 클럭신호에 동기하여 동작하고 그 동작속도를 상승시키기 위하여 클럭신호의 전송을 고속화하는 것이 필요하다. 그러나, SDRAM를 사용하는 컴퓨터에서, 클럭신호의 전송을 고속화할 때, 클럭신호와 데이터입력신호간에서 타이밍스큐(timing skew)의 문제가 발생하기 때문에 클럭신호의 고속화에는 한계가 있다.
이 문제점을 해결하기 위하여, 데이터입력신호의 포획(capturing)이 데이터스토로브신호에 의해 수행되어, 클럭주기가 데이터입력주기에 비해 2배가 되는 DDR-SDRAM이 제안된다. JEDEC(Joint Electronic Device Engeneering Council)에 의해 DDR-SDRAM의 표준화가 진행되고 있다. 데이터스트로브신호와 데이터입력신호는 동시에 CPU에 의해 발생된다. 데이터스트로브신호와 클럭신호를 동일한 길이의 케이블을 사용하여 SDRAM에 접속함으로써, 그들간의 타이밍스큐의 문제점을 없앨 수 있으며, 따라서 클럭신호들의 고속화와 타이밍스큐의 문제점를 동시에 해결하는 것이 가능해진다.
데이터입력신호가 데이터스트로브신호에 의해 포획된 후, 동작들이 클럭신호에 의해 제어될 수 있도록 변환하기 위하여, 타이밍마진을 충분히 확보하는 것이 필요하다. 이러한 문제점을 해결하기 위하여, 하나의 방법이 특원평10-140128호에 제안되어 있다.
한편, DDR-SDRAM의 경우에, 기록 및 판독동작간의 내부어드레스신호들의 동작에 큰 차이가 있다. 판독주기에서는, 판독동작은 명령입력에 의해 포획된 어드레스신호들의 입력 후에 즉시 행해지는 데 반하여, 기록주기에서는, 명령에 의해서 받아들여진 어드레스입력신호가 기록동작이 행해지기 전에 일정기간동안 보지된다. 어드레스가 보지되는 동안에 새로운 명령이 입력된 경우에는, 어드레스는 그 명령의 유형에 따라 선택되어야 한다.
본 발명의 목적은, 상술한 바를 고려하여, 충분한 동작마진을 가지고 두 개이상의 어드레스를 보지하고 명령의 종류에 대응하는 어드레스출력을 수행할 수 있는 DDR-SDRAM을 구비하는 반도체메모리장치를 제공하는 데 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체메모리장치의 전체구성을 나타내는 블록도이다.
도 2는 데이터기록시 반도체메모리장치의 동작을 설명하는 타이밍챠트이다.
도 3은 데이터판독시 반도체메모리장치의 동작을 설명하는 타이밍챠트이다.
도 4a는 반도체장치에서의 코맨드디코더의 제 1 구성예를 나타내는 회로도이다. 도 4b는 도 4a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
도 5는 반도체장치에서의 코맨드디코더의 제 2 구성예를 나타내는 회로도이다.
도 6a는 반도체장치에서의 코맨드디코더의 제 3 구성예를 나타내는 회로도이다. 도 6b는 도 6a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
도 7a는 반도체장치에서의 코맨드디코더의 제 4 구성예를 나타내는 회로도이다. 도 7b는 도 7a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
도 8a는 반도체장치에서의 코맨드디코더의 제 5 구성예를 나타내는 회로도이다. 도 8b는 도 8a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
도 9a는 반도체장치에서의 코맨드디코더의 제 6 구성예를 나타내는 회로도이다. 도 9b는 도 9a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
도 10a 내지 도 10c는 반도체장치에서 버스트카운터를 구성하는 어드레스셀렉터회로의 구성을 나타내는 예시도면이다.
도 11a 내지 도 11c는 반도체장치에서 버스트카운터의 제 1 구성예를 나타내는 블록도이다.
도 12a 내지 도 12c는 반도체장치에서 버스트카운터의 제 2 구성예를 나타내는 블록도이다.
도 13a 내지 도 13c는 버스트카운터의 제 1 구성예를 나타내는 타이밍챠트이다.
도 14a 내지 도 14c는 버스트카운터의 제 2 구성예를 나타내는 타이밍챠트이다.
도 15a 내지 도 15c는 버스트카운터의 제 3 구성예를 나타내는 타이밍챠트이다.
도 16a 내지 도 16c는 버스트카운터의 제 4 구성예를 나타내는 타이밍챠트이다.
도 17a 내지 도 17c는 버스트카운터의 제 5 구성예를 나타내는 타이밍챠트이다.
도 18a 내지 도 18b는 버스트카운터의 제 6 구성예를 나타내는 타이밍챠트이다.
도 19는 본 발명의 제 2 실시예에 따른 반도체메모리장치의 전체구성을 나타내는 블록도이다.
도 20a는 코맨드디코더의 일구성예를 나타내는 도면이다. 도 20b는 코맨드디코더의 동작을 설명하는 타이밍챠트이다.
도 21a는 코맨드디코더의 또 다른 일구성예를 나타내는 도면이다. 도 21b는 코맨드디코더의 동작을 설명하는 타이밍챠트이다.
도 22a는 코맨드디코더의 일구성예를 나타내는 블록도이다. 도 22b는 코맨드디코더의 동작을 설명하는 타이밍챠트이다.
도 23a는 코맨드디코더의 또 다른 일구성예를 나타내는 도면이다. 도 23b는 코맨드디코더의 동작을 설명하는 타이밍챠트이다.
도 24a 내지 도 24e는 본 발명의 반도체메모리장치의 버스트카운터를 구성하는 레지스터회로 및 셀렉터회로의 구성을 나타내는 도면이다.
도 25a 내지 도 25d는 버스트카운터의 제 1 구성예를 나타내는 도면이다.
도 26a 내지 도 26c는 버스트카운터의 제 2 구성예를 나타내는 도면이다.
도 27a 내지 도 27c는 버스트카운터의 제 1 구성예를 나타내는 타이밍챠트이다.
도 28a 내지 도 28c는 버스트카운터의 제 2 구성예를 나타내는 타이밍챠트이다.
도 29a 내지 도 29c는 버스트카운터의 제 3 구성예를 나타내는 타이밍챠트이다.
도 30a 내지 도 30c는 버스트카운터의 제 4 구성예를 나타내는 타이밍챠트이다.
도 31는 본 발명의 제 3 실시예에 따른 반도체메모리장치의 전체구성을 나타내는 블록도이다.
도 32는 본 발명의 제 2 실시예에 따른 반도체메모리장치의 회로구성의 일예를 나타내는 블록도이다.
도 33은 이 실시예의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
도 34a 내지 도 34d는 본 발명의 반도체메모리장치의 버스트카운터를 구성하는 래치회로 및 신호보지회로의 구성예를 나타내는 도면이다.
도 35a 내지 도 35c는 버스트카운터의 제 1 구성예를 설명하는 블록도이다.
도 36a 내지 도 36c는 버스트카운터의 제 2 구성예를 설명하는 블록도이다.
도 37a 내지 도 37c는 버스트카운터의 제 1 구성예의 타이밍챠트이다.
도 38a 내지 도 38b는 버스트카운터의 제 2 구성예의 타이밍챠트이다.
도 39a 내지 도 39c는 버스트카운터의 제 3 구성예의 타이밍챠트이다.
도 40a 내지 도 40b는 버스트카운터의 제 4 구성예의 타이밍챠트이다.
도 41는 본 발명의 제 4 실시예에 따른 반도체메모리장치의 전체구성을 나타내는 블록도이다.
도 42는 반도체메모리장치의 코맨드디코더의 회로구성의 일예를 나타내는 블록도이다.
도 43은 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
도 44a 내지 도 44c는 반도체메모리장치의 버스트카운터의 구성을 나타내는 블록도이다.
도 45a 내지 도 45c는 반도체메모리장치의 버스트카운터의 구성을 나타내는 블록도이다.
도 46a 내지 도 46c는 반도체메모리장치의 버스트카운터의 제 1 동작예를 나타내는 타이밍챠트이다.
도 47a 내지 도 47b는 반도체메모리장치의 버스트카운터의 제 2 동작예를 나타내는 타이밍챠트이다.
도 48a 내지 도 48c는 반도체메모리장치의 버스트카운터의 제 3 동작예를 나타내는 타이밍챠트이다.
도 49a 내지 도 49b는 반도체메모리장치의 버스트카운터의 제 4 동작예를 나타내는 타이밍챠트이다.
도 50은 2비트 프리페치형 SDRAM으로 이루어지는 종래 반도체메모리장치의 구성예를 나타내는 블럭도이다.
도 51은 데이터기록시 종래 반도체메모리장치의 동작을 설명하는 타이밍챠트이다.
도 52은 데이터판독시 종래 반도체메모리장치의 동작을 설명하는 타이밍챠트이다.
※도면의 주요부분에 대한 부호의 설명
1,2 : 메모리셀어레이 3,4 : 워드드라이버
5,6 : DIN/DOUT회로 7,8 : 기록앰프
9,10,11,12 : 센스앰프 13,14 : 컬럼디커더
15 : 코맨드디코더 16 : 버스트카운터
17 : 컬럼제어회로 REG : 레지스터회로
AS : 어드레스셀렉터회로 BC : 버스트카운터회로
BUF : 입력버퍼
본 발명의 제 1 면에 따르면,
외부명령에 응답하여 메모리부의 동작과 상기 메모리부에 대한 어드레스공급의 타이밍을 제어하는 제어수단과;
상기 제어수단으로부터 공급된 제어신호에 따라, 상기 메모리부로 출력되는 외부어드레스입력을 이용하여 어드레스출력을 발생하는 어드레스출력수단과; 그리고
상기 제어수단으로부터 공급된 동작지시신호에 응답하여 상기 메모리부로 공급되는 기록동작제어신호 및 판독동작제어신호의 출력을 개시하는 컬럼제어수단을 구비하고,
상기 제어수단은, 판독명령의 입력으로부터 제 1 기간후의 제 1 제어신호, 기록명령의 입력으로부터 제 2 기간후의 제 2 제어신호, 그리고 상기 제 1 및 제 2 제어신호에 응답하여 상기 컬럼제어수단으로 공급되는 동작지시신호를 발생하며; 그리고
상기 어드레스출력수단은, 입력어드레스를 상기 제 1 및 제 2 기간동안 지연시켜, 상기 제 1 제어신호에 따라 판독어드레스로서 상기 제 1 기간동안 지연된 어드레스를 출력하고, 상기 제 2 제어신호에 따라 기록어드레스로서 상기 제 2 기간동안 지연된 상기 어드레스를 출력하는 반도체메모리장치가 제공된다.
전술에서, 상기 제어수단은, 외부명령에 따라 판독명령의 입력으로부터 상기 제 1 기간후에 상기 제 1 제어신호를 발생하는 제 1 신호발생수단과, 외부명령에 따라 기록명령의 입력으로부터 상기 제 2 기간후에 상기 제 2 제어신호를 발생하는 제 2 신호발생수단을 구비하는 것이 바람직하다.
또한, 상기 제어수단은, 상기 제 1 및 제 2 제어신호간에 충돌이 발생하는경우에, 상기 제 1 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 입력어드레스를 지연시키는 하나이상의 지연수단을 구비하여 입력어드레스를 상기 제 1 또는 제 2 기간동안 지연시키며, 상기 제 1 제어신호에 따라 입력어드레스를 상기 제 1 기간동안 지연시키는 데 사용된 상기 지연수단의 출력을 선택하여 판독어드레스로서 출력하고, 상기 제 2 제어신호에 따라 입력어드레스를 상기 제 2 기간동안 지연시키는 데 사용된 상기 지연수단의 출력을 선택하여 기록어드레스로서 출력하도록 구성되는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 또는 제 2 기간동안 지연시키는 지연수단을 구비하여, 입력어드레스를 제 1 기간동안 지연시키고 제 1 제어신호에 따라 선택하여 판독어드레스로서 출력하고, 입력어드레스를 제 2 기간동안 지연시키고 제 2 제어신호에 따라 선택하여 기록어드레스로서 출력하도록 구성되는 것이 바람직하다.
또한, 상기 제 1 기간은 0을 포함하는 임의의 클럭기간이고, 상기 제 2 기간은 상기 제 1 기간보다 소정클럭기간만큼 긴 임의의 클럭기간인 것이 바람직하다.
또한, 상기 지연수단은, 0을 포함하는 상기 제 1 또는 제 2 기간에 대응하는 수의 회로가 직렬로 접속된, 1클럭기간신호를 보지하는 레지스터회로로 구성되는 것이 바람직하다.
또한, 상기 제어수단은, 상기 제 1 및 제 2 제어신호간에 충돌이 발생하는 경우에, 상기 제 2 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
더욱이, 상기 제어수단은, 상기 판독명령 및 기록명령이외의 명령에 응답하여 발생된 다른 제어신호와 상기 제 1 또는 제 2 제어신호간에 충돌이 발생하는 경우에, 상기 다른 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
본 발명의 제 2 면에 따르면, 외부명령에 응답하여 메모리부의 동작과 상기 메모리부에 대한 어드레스공급의 타이밍을 제어하는 제어수단과;
상기 제어수단으로부터 공급된 제어신호에 따라, 상기 메모리부로 출력되는 외부어드레스입력을 이용하여 어드레스출력을 발생하는 어드레스출력수단과; 그리고
상기 제어수단으로부터 공급된 동작지시신호에 응답하여 상기 메모리부로 공급되는 기록동작제어신호 및 판독동작제어신호의 출력을 개시하는 컬럼제어수단을 구비하고,
상기 제어수단은, 판독명령의 입력으로부터 제 1 기간후와 기록명령의 입력으로부터 제 2 기간후의 제어신호, 판독명령의 입력시와 기록명령의 입력시 사이의 부호를 반전시키는 선택신호와, 그리고 상기 제어신호에 따라 상기 컬럼제어수단으로 공급되는 동작지시신호를 발생하며;
상기 어드레스출력수단은, 입력어드레스를 상기 제 1 및 제 2 기간동안 지연시켜, 상기 선택신호에 따라 제 1 기간 또는 제 2 기간동안 지연된 어드레스를 선택하여, 상기 제어신호에 의해 정의된 타이밍으로 판독어드레스 또는 기록어드레스로서 출력하는 반도체메모리장치를 제공한다.
전술한 바에서, 상기 제어수단은, 외부명령에 따른 판독명령의 입력으로부터 상기 제 1 기간후와, 외부명령에 따른 기록명령의 입력으로부터 상기 제 2 기간후에 상기 제어신호를 발생하는 제어신호발생수단과, 판독명령의 입력시와 기록명령의 입력시 사이의 부호를 반전시키는 선택신호를 발생하는 선택신호발생수단을 구비하는 것이 바람직하다.
또한, 상기 제어수단은, 상기 판독명령에 따라 발생된 제어신호와 상기 기록명령에 따라 발생된 제어신호간에 충돌이 발생하는 경우에, 상기 판독명령에 따라 상기 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 기간 또는 제 2 기간만큼 지연시키는 하나이상의 지연수단을 구비하여, 상기 입력어드레스를 상기 제 1 기간동안 지연시키는 데 사용된 상기 지연수단의 출력과 상기 입력어드레스를 상기 제 2 기간동안 지연시키는 데 사용된 상기 지연수단의 출력을 포함하는 출력에서 상기 선택신호에 따라 선택된 신호를 상기 제어신호의 타이밍으로 판독어드레스 또는 기록어드레스로서 출력하는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 기간 또는 제 2 기간동한 지연시키는 지연수단을 구비하여, 입력어드레스를 상기 제 1 기간동안 지연시켜 얻어진 신호 또는 입력어드레스를 상기 제 2 기간동안 지연시켜 얻어진 신호를 포함하는 신호중에서 상기 제어신호에 따라서 선택된 출력을, 상기 제어신호의 타이밍으로 판독어드레스 또는 기록어드레스로서 출력하는 것이 바람직하다.
또한, 상기 제 1 기간은 0을 포함하는 임의의 클럭기간이고, 상기 제 2 기간은 상기 제 1 기간보다 소정클럭기간만큼 긴 임의의 클럭기간인 것이 바람직하다.
또한, 각각의 상기 지연수단은, 0을 포함하는 상기 제 1 또는 제 2 기간에 대응하는 수의 회로가 직렬로 접속된, 1클럭기간신호를 보지하는 레지스터회로로 구성되는 것이 바람직하다.
또한, 상기 제어수단은, 상기 제 1 및 제 2 제어신호간에 충돌이 발생하는 경우에, 상기 제 2 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
또한, 상기 제어수단은, 상기 판독명령 및 상기 기록명령이외의 명령에 응답하여 발생된 다른 제어신호와 상기 제 1 및 제 2 제어신호간에 충돌이 발생하는 경우에, 상기 다른 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
본 발명의 제 3 면에 따르면,
외부명령에 응답하여 메모리부의 동작과 상기 메모리부에 대한 어드레스공급의 타이밍을 제어하는 제어수단과;
상기 제어수단으로부터 공급된 제어신호에 따라, 상기 메모리부로 출력되는 외부어드레스입력을 이용하여 어드레스출력을 발생하는 어드레스출력수단과; 그리고
상기 제어수단으로부터 공급된 동작지시신호에 응답하여 상기 메모리부로 공급되는 기록동작제어신호 및 판독동작제어신호의 출력을 개시하는 컬럼제어수단을 구비하고,
상기 제어수단은, 판독명령 발생시에서의 제 1 제어신호, 상기 판독명령의발생으로부터 제 1 기간후의 제 2 제어신호, 기록명령 발생시에서의 제 3 제어신호, 상기 기록명령의 발생으로부터 제 2 기간후의 제 4 제어신호, 그리고 상기 제 2 제어신호 및 상기 제 4 제어신호에 따라 상기 컬럼제어수단으로 공급되는 동작지시신호를 발생하며;
상기 어드레스출력수단은, 상기 제 1 제어신호에 따라 입력어드레스를 래치하여 상기 제 2 제어신호에 따라 판독어드레스로서 래치된 신호를 출력하고, 상기 제 3 제어신호에 따라 입력어드레스를 래치하여 상기 제 4 제어신호에 따라 기록어드레스로서 래치된 신호를 출력하는 반도체메모리장치가 제공된다.
전술한 바에서, 상기 제어수단은, 외부명령에 응답하여 판독명령 입력시에 상기 제 1 제어신호를 발생하는 제 1 신호발생수단, 외부명령에 응답하여 상기 판독명령 발생으로부터 상기 제 1 기간후에 상기 제 2 제어신호를 발생하는 제 2 신호발생수단, 외부명령에 응답하여 기록명령 입력시에 상기 제 3 제어신호를 발생하는 제 3 신호발생수단, 외부명령에 응답하여 상기 기록명령 발생으로부터 상기 제 2 기간후에 상기 제 4 제어신호를 발생하는 제 4 신호발생수단을 구비하는 것이 바람직하다.
또한, 상기 제어수단은, 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 제 2 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 제어신호에 따라 래치하여 상기 제 2 제어신호에 따라 판독어드레스로서 래치된 신호를 출력하는 데사용되는 제 1 지연수단과, 입력어드레스를 상기 제 3 제어신호에 따라 래치하여 상기 제 4 제어신호에 따라 기록어드레스로서 래치된 신호를 출력하는 데 사용되는 제 2 지연수단을 구비하는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 상기 제 1 지연수단과 제 2 지연수단을 각각 하나이상 구비하여, 임의의 지연수단의 출력을 사용하여 판독어드레스 및/또는 기록어드레스를 출력하도록 구성되는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 각 입력어드레스 발생시에 입력어드레스를 래치하는 데 사용되는 상기 제 1 지연수단 및 상기 제 2 지연수단을 구비하여, 상기 제 2 제어신호 또는 상기 제 4 제어신호에 따라서 판독어드레스 또는 기록어드레스를 출력하는 것이 바람직하다.
또한, 상기 제 1 기간은 0을 포함하는 임의의 클럭기간이고, 상기 제 2 기간은 상기 제 1 기간보다 소정클럭기간만큼 긴 임의의 클럭기간인 것이 바람직하다.
또한, 상기 각 지연수단은, 상기 제 1 제어신호 또는 상기 제 2 제어신호에 따라 입력신호를 래치하거나 또는 각 입력신호의 발생시마다 입력신호를 래치하여, 상기 제 3 또는 제 4 제어신호에 따라 래치된 신호를 출력하는 데 사용되는 래치회로로 구성되는 것이 바람직하다.
또한, 상기 제어수단은, 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 제 4 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
또한, 상기 제어수단은, 상기 판독명령 및 상기 기록명령이외의 명령에 응답하여 발생된 다른 제어신호와 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 다른 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
본 발명의 제 4 면에 따르면,
외부명령에 응답하여 메모리부의 동작과 상기 메모리부에 대한 어드레스공급의 타이밍을 제어하는 제어수단과;
상기 제어수단으로부터 공급된 제어신호에 따라, 상기 메모리부로 출력되는 외부어드레스입력을 이용하여 어드레스출력을 발생하는 어드레스출력수단과; 그리고
상기 제어수단으로부터 공급된 동작지시신호에 응답하여 상기 메모리부로 공급되는 기록동작제어신호 및 판독동작제어신호의 출력을 개시하는 컬럼제어수단을 구비하고,
상기 제어수단은, 판독명령 발생시에서의 제 1 제어신호, 상기 판독명령의 발생으로부터 제 1 기간후의 제 2 제어신호, 기록명령 발생시에서의 제 3 제어신호, 상기 기록명령의 발생으로부터 제 2 기간후의 제 4 제어신호, 또한, 상기 제 2 및 제 4 제어신호 발생시에서의 제 제어신호, 그리고 상기 제 2 및 제 4 제어신호에 응답하여 상기 컬럼제어수단으로 공급되는 동작지시신호를 발생하며;
상기 어드레스출력수단은, 상기 제 1 제어신호에 따라 입력어드레스를 래치하여 상기 제 2 제어신호에 따라 래치된 신호를 신호보지수단에 보지하고, 또한, 상기 제 3 제어신호에 따라 입력어드레스를 래치하여 상기 제 4 제어신호에 따라 래치된 신호를 상기 신호보지수단에 보지하며, 상기 제 5 제어신호에 따라 판독어드레스 또는 기록어드레스로서 상기 신호보지수단에 보지된 어드레스를 출력하는 반도체메모리장치를 제공한다.
전술한 바에서, 상기 제어수단은, 외부명령에 응답하여 상기 제 1 제어신호를 발생하는 제 1 신호발생수단, 외부명령에 응답하여 상기 판독명령 발생으로부터 상기 제 1 기간후에 상기 제 2 제어신호를 발생하는 제 2 신호발생수단, 외부명령에 응답하여 기록명령 입력시에 상기 제 3 제어신호를 발생하는 제 3 신호발생수단, 외부명령에 응답하여 상기 기록명령 발생으로부터 상기 제 2 기간후에 상기 제 4 제어신호를 발생하는 제 4 신호발생수단, 그리고 상기 제 2 및 제 4 제어신호의 발생시에 제 5 제어신호를 발생하는 제 5 신호발생수단을 구비하는 것이 바람직하다.
또한, 상기 제어수단은, 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 제 2 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 제어신호에 따라 래치하여 상기 제 2 제어신호에 따라 래치된 신호를 출력하는 데 사용되는 제 1 지연수단과, 입력어드레스를 상기 제 3 제어신호에 따라 래치하여 상기 제 4 제어신호에 따라 래치된 신호를 출력하는 데 사용되는 제 2 지연수단을 구비하여, 상기 제 1 또는 제 2 지연수단으로부터의 출력을 사용하여, 상기 제 5 제어신호의 타이밍으로 판독어드레스 또는 기록어드레스를 출력하는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 상기 제 1 지연수단과 제 2 지연수단을 각각 하나이상 구비하여, 임의의 지연수단의 출력을 사용하여 판독어드레스 및/또는 기록어드레스를 출력하도록 구성되는 것이 바람직하다.
또한, 상기 어드레스출력수단은, 각 입력어드레스 발생시에 입력어드레스를 래치하는 데 사용되는 상기 제 1 및 제 2 지연수단을 구비하여, 상기 제 2 제어신호 또는 상기 제 4 제어신호에 따라서 판독어드레스 또는 기록어드레스를 출력하는 것이 바람직하다.
또한, 상기 제 1 기간은 0을 포함하는 임의의 클럭기간이고, 상기 제 2 기간은 상기 제 1 기간보다 소정클럭기간만큼 긴 임의의 클럭기간인 것이 바람직하다.
또한, 상기 각 지연수단은, 상기 제 1 제어신호 또는 상기 제 2 제어신호에 따라 입력신호를 래치하거나 또는 각 입력신호의 발생시마다 입력신호를 래치하여, 상기 제 3 또는 제 4 제어신호에 따라 래치된 신호를 출력하는 데 사용되는 래치회로로 구성되는 것이 바람직하다.
또한, 상기 제어수단은, 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 제 4 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
더욱이, 상기 제어수단은, 상기 판독명령 및 상기 기록명령이외의 명령에 응답하여 발생된 다른 제어신호와 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 다른 제어신호만이 우선적으로 출력되도록 구성되는 것이 바람직하다.
본 발명의 상술한 및 여타의 목적, 장점, 그리고 특징들은 첨부도면을 참조한 하기의 설명으로부터 명백해질 것이다.
본 발명을 수행하는 가장 바람직한 실시예를 첨부도면들을 참조한 다양한 실시예들을 통해 더욱 상세하게 설명한다.
제 1 실시예
도 1은 본 발명의 제 1 실시예에 따른 반도체메모리장치의 전체구성을 나타내는 블록도이다. 도 2는 데이터기록시 반도체메모리장치의 동작을 설명하는 타이밍 챠트이다. 도 3은 데이터판독시 반도체메모리장치의 동작을 설명하는 타이밍 챠트이다.
도 1에서 나타낸 바와 같이, 이 실시예의 반도체메모리장치는, 메모리셀어레이들(1,2), 워드드라이버들(3,4), DIN/DOUT회로들(5A,6B), 기록앰프들(7.8), 센스앰프들(9,10,11,12), 컬럼디코더들(13,14), 코맨드디코더(15A), 버스트카운터(16A), 그리고 컬럼제어회로(17A)를 구성한다.
이 제 1 실시예의 구성은, DIN/DOUT회로들(5A,6A)이 데이터스트로브신호(DS)의 입력을 가지며, 코맨드디코더(15A)가, DDR 모드신호(MDDDR)의 입력과 어드레스제어신호들(YAL,YALW)의 출력들을 가지며, 컬럼제어회로(17A)가, DDR모드신호(MDDDR)의 입력을 가진다는 점에서 상술한 종래 실시예의 구성(도 50)과 크게 다르다. 이러한 구성요소들을 제외하고는, 이 실시예의 구성은 종래 실시예의 구성과 거의 동일하다. 도 1에서, 도 50의 대응하는 구성요소들과 동일한 구성요소는 도 50의 대응하는 구성요소들과 동일한 부호를 부가하였으며, 그에 대한 설명은 생략하거나 간략하게 한다.
DIN/DOUT회로들(5A,6A)은, 데이터입력(DQ)을 데이터스트로브신호(DS)의 타이밍으로 래치한 후, 래치된 데이터를 클럭신호의 타이밍으로 다시 래치하여 데이터출력들(RWBS,RWBS★)로서 이들을 출력하거나, 데이터입력들(RWBS,RWBS★)을 클럭신호의 타이밍으로 래치한 후, 래치된 데이터를 데이터스트로브신호의 타이밍으로 다시 래치하여 데이터출력(DQ)으로서 이들을 출력한다.
코맨드디코더(15A)는, DDR-SDRAM의 경우에, DDR모드신호가 하이가 될 때, 외부명령신호들(CSB,RASB,CASB,WEB) 및 클럭신호(CLK))에 응답하여 내부판독/기록명령(RWCMD; 또는 동작지시신호)과 어드레스제어신호들(YAL,YALW 및 NYAL)을 발생하며, 동시에 데이터입출력주기가 클럭주기와 같은 SDR-SDRAM(Single Data Rate- Synchronous Dynamic Random Access Memory)의 경우에, DDR모드신호(MDDDR)가 로우가 될 때, 도 50에 나타낸 종래의 실시예의 경우와 같은 유사한 동작을 수행한다.
버스트카운터(16A)는, 예컨대 8비트로 이루어진 어드레스입력(IA0 ∼ IAj)에 대하여, 어드레스제어신호(YAL,YALW)에 의해 정해진 타이밍으로 어드레스출력을 발생한 후, 어드레스제어신호(NYAL)의 발생할 때마다, 2가 가산된 어드레스출력을 연속하여 발생하는 처리를, 1클럭마다, 소정의 버스트길이에 대응하는 기간동안 반복하여 수행한다. 컬럼제어회로(17A)는, DDR모드신호(MDDDR), 코맨드디코더(15A)로부터 공급된 판독/기록명령(RWCMD) 및 버스트카운터(16A)로부터 공급된 어드레스출력에 응답하여, 기록동작제어신호들(W0,W1) 또는 판독동작제어신호들(R0,R1)을 출력한다.
다음, 도 1 및 도 2를 참조하여 이 실시예의 반도체메모리장치의 기록시에서의 동작을 설명한다.
기록명령(W CMD))가 코맨드입력부(CMD)에 입력될 때, DIN/DOUT회로들(5A, 6A)에는 데이터스트로브신호(DS)가 클럭주기로 입력되어, 데이터스트로브신호와 클럭신호간의 타이밍 차를 나타내는 규격(tDQSS)이 소정범위내에 있도록 한다. 데이터스트로브신호(DS)의 입상 및 입하에 따라서 D0, D1, D2, 및 D3이 입력된다고 가정한다. 이때, 코맨드디코더(15A)에 의해 출력된 판독/기록명령(RWCMD))에 응답하여, 소정기간(예컨대, 명령입력으로부터 2클럭)후에, 기록동작제어신호(W0,W1)가 컬럼제어회로(17A)로부터 출력된다.
한편, 어드레스입력들(IA0 ∼ IAj)이 CPU에 의해 지정된 어드레스들(A0∼Aj; 8비트)에 따라 발생할 때, 코맨드디코더(15A)로부터 공급된 어드레스제어신호(YALW)에 응답하여, 어드레스신호들(YP0∼YPj)이 버스트카운터(16A)로부터 출력되고, l클럭 후에, 어드레스제어신호(NYAL)에 응답하여, 어드레스들(YP0∼YPj)에 2를 가산함으로써 얻어진 어드레스가 버스트카운터(16A)로부터 출력된다. 이때, 짝수 번째의 데이터(D0)와 홀수 번째의 데이터(D1)가, 기록동작제어신호들(W0,W1)에 응답하여, DIN/DOUT회로들(5A,6A)로부터 데이터출력들(RWBS,RWBS★)로서 출력되며, 출력들(D0,D1)이 기록입력들(IO,I0★)로서 기록회로들(7,8)로부터 출력된 다음에, 어드레스들(YP0∼YPj)에 의해 정의된 컬럼선택라인들(CSL0, CSL1)의 메모리셀들에 기록된다. 더욱이,데이터출력들(D0,D1)이, 연속하는 기록동작제어신호들(W0,W1)에 응답하여, 데이터출력들(RWBS,RWBS★)로서 출력되며, 데이터(D2,D3)가 기록입력들(IO,IO★)로서 출력된 다음에, 어드레스들(YP0∼YPj(+2))에 의해 정의된 컬럼선택라인들(CSL2,CSL3)의 메모리셀들에 기록된다.
다음, 도 1 및 도 3을 참조하여, 이 실시예의 반도체메모리장치의 판독시의 동작을 설명한다.
판독명령(R CMD)이 명령입력단자(CMD)에 입력되고 CPU에 의해 지정된 어드레스들(A0∼Aj)에 응답하여 어드레스입력들(IA0∼IAj)이 발생되면, 코맨드디코더(15A)로부터의 어드레스제어신호(YAL)에 응답하여, 버스트카운터(16A)로부터 어드레스들(YP0∼YPj)이 출력되고 1클럭 후에, 어드레스제어신호(NYAL)에 응답하여 어드레스들(YP0∼YPj)에 2가 가산된 어드레스가 버스트카운터(16A)로부터 출력된다. 데이터(Q0,Q1)가 어드레스들(YP0∼YPj)에 의해 정의된 컬럼선택라인들(CSL0, CSL1) 로부터 판독데이터(IO,IO★)로서 출력되어, 데이터(Q2,Q3)가 어드레스들(YP0∼YPj(+2))에 의해 정의된 컬럼선택라인들(CSL2,CSL3)로부터 출력된다.
한편, 컬럼제어회로(17A)는, 판독/기록명령(RWCMD)에 응답하여 클럭을 수신할 때마다 판독동작제어신호들(R0,R1)을 출력하여, 이에 의해 데이터출력들(Q0,Q1,Q2 및 Q3)이 판독데이터(RWBS,RWBS★)로서 출력되며, 따라서 DIN/DOUT회로들(5A,6A)은, 출력지정타이밍클럭인 2.5 클럭들 이후(CLT=2.5)에 출력되는 타이밍신호(DQS)의 상승과 하강에 응답하여, 판독데이터(DQ)로서, Q0, Q1, Q2 및 Q3을 출력한다.
다음에, 도4 내지 도9를 참조하여, 이 실시예에 있어서의 코맨드디코더(15A)의 구성과 그 동작을 설명한다.
도 4a는 코맨드디코더의 구성에 있어서 제 1 실시예의 회로도이며, 도 4b는 도 4a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다. 도 4a에 나타낸 바와 같이, 코맨드디코더는, 코맨드래치회로(CML), AND회로들(ALl,AL2,AL3,AL4,AL5), OR회로(L1), 플립플롭들(FF1,FF2), 그리고 지연소자(DL1)로 구성되어 있다.
코맨드래치회로(CML)는, 외부명령신호들(CSB(command select bar), RASB,CASB,WEB)을 수신하여 클럭(CLK)에 동기하여 이들을 디코딩한 후에, 내부명령신호들(CS(commend select),RAS,CAS,WE(write enable))을 출력한다. 명령선택이 명령(CS)에 의해 지시되고, 로우어드레스선택이 명령신호(RAS)에 의해 지시되지 않으며, 컬럼어드레스선택이 명령신호(RAS)에 의해서 지시되었을 때, AND회로(AL1)의 출력이 하이로 되기 때문에, 코맨드신호(WE)가 하이가 될 때(데이터기록시), AND회로(AL3)의 출력(B)이 하이가 되며, 명령신호(WE)가 로우가 될 때 (데이터판독시), AND회로(AL2)의 출력(A)이 하이가 된다.
이에 의해서, 어드레스제어신호(YAL)가 AND회로(AL4)로부터 즉시 출력되며, AL3의 출력(B)이 플립플롭들(FF1,FF2)을 2클럭(DDL과 SDRAM의 규격에 대응한다)을 지연한 후에 어드레스제어신호(YALW)가 AND회로(AL5)로부터 출력됨과 동시에, AL2의 출력(A)가 OR회로(OL1)를 통과하고 어드레스제어신호들(YAL,YALW)에 동기하여판독/기록명령(RWCMD)이 출력된다. 이때, 어드레스제어신호들(YAL,YALW) 각각은, 지연소자(DL1)에 의해 클럭신호(CLK)를 지연시킴으로써 판독/기록명령 (RWCMD)의 입상에 대응하는 원샷펄스(one shot pulse)가 된다.
도4b는 이 실시예의 코맨드디코더의 동작을 나타낸다. 기록명령(W)이 입력되면, 출력(B)가 발생하고, 2클럭 후에, 출력(D)가 발생하며, OR회로(OL1)를 통과하여, 판독/기록명령(RWCMD)이 출력됨과 동시에, 어드레스제어신호(YALW)가 출력된다. 또한, 판독명령(R)이 출력될 때, 출력(A)이 발생하며, 즉시 판독/기록명령(RWCMD)이 출력됨과 동시에, 어드레스제어신호(YAL)가 출력된다.
도 5는 코맨드디코더의 제 2 구성예를 나타내는 회로도이다. 도 5에 나타낸 바와 같이, 이 구성예의 코맨드디코더는, 코맨드래치회로(CML), AND회로들(AL1,AL2,AL3,AL4,AL5,AL6), OR회로(OL1), 플립플롭들(FF1,FF2), 그리고 지연소자들(DL1,DL2)로 구성되어 있다.
이 실시예의 코맨드디코더는, AND회로(AL2)의 출력(A)이 지연소자(DL2)로 공급되며 AND회로(AL6)의 출력(C)이 플립플롭(FF2)의 리셋입력(R)에 공급된다 점에서, 도 4에 나타낸 코맨드디코더와 상이하다.
기록명령이 입력된 후 판독명령이 2클럭 이내에 입력될 때, AND회로(AL2)의 출력(A)과 플립플롭의 출력(D)이 동시에 하이가 되어, 어드레스제어신호(YAL,YALW)가 동시에 출력되지 않는다. 이 구성예에서, 어드레스제어신호(YAL)가 출력되어, 판독명령에 의한 데이터의 판독이 우선적으로 행해지지만, 어드레스제어신호(YALW)가 출력되지 않고, 기록명령에 의한 기록동작이 행해지지 않기 때문에, 판독어드레스신호와 기록어드레스신호간의 충돌에 의해 야기되는 데이터의 손상이 방지된다.
도 6a은 코맨드디코더의 제 3 구성예를 나타내는 회로도이며, 도 6b는 도 6a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
이 실시예에서의 코맨드디코더는, 도 6a에 나타낸 바와 같이, 코맨드래치회로(CML), AND회로들(AL1,AL2,AL3,AL4,AL5,AL6,AL7), OR회로(OL1), 플립플롭(FF1), 지연소자들(DL1,DL2)로 구성되어 있다.
도 5에 나타낸 코맨드디코더와 다르게, 이 실시예의 코맨드디코더는, 코맨드래치회로(CML)의 명령신호(WE)가 하이가 되며, DDR-M의 경우에 모드를 지정하는데 사용된 외부명령신호(MDDDR)가 또한 하이가 될 때, AND회로(AL7)의 출력이 하이가 되며, 그럼으로써 판독명령에 응답하여 어드레스제어신호(YAL)의 출력이 즉시 행해지나, 그 결과 기록명령에 응답하여 어드레스제어신호의 출력이 지연되는 DDR- SDRAM의 대응동작이 행하여진다.
이 실시예에서는, 플립플롭이 1단이기 때문에, DDR-SDRAM에 응답하는 동작이 수행되는 동안에, 기록명령의 입력에 따라 어드레스제어신호(YALW)의 출력이 l클럭지연되어 행해진다.
도 6b는 이 실시예의 동작예를 나타낸다. 기록명령(W)이 입력될 때, 출력(B)이 발생하고, 1클럭 지연되어 출력(D)이 발생하며, 판독기록명령(RWCMD)이 OR회로(OL1)를 통해 출력되고 어드레스제어신호(YALW)가 출력된다. 더욱이, 기록명령(R)이 입력될 때, 출력(A)이 발생하여, 판독기록명령(RWCMD)이 OR회로(OL1)를 통해 출력되어 어드레스제어신호(YAL)가 출력된다.
기록명령(W)의 입력으로부터 1클럭 후에 판독명령(R)이 입력되면, 출력(B)에 뒤이어 출력(A)이 발생하지만, 출력(C)의 발생으로 인해 플립플롭(FF1)이 리셋되기 때문에, 출력(D)은 발생하지 않고, 따라서, 판독/기록명령(RWCMD)과 어드레스제어신호(YALW)는 기록명령에 응답하여 출력되지 않는다. 한편, 판독명령의 입력으로인한 출력(A)에 응답하여, 판독/기록명령(RWCMD)과 어드레스제어신호(YAL)가 출력된다.
도 7a는 코맨드디코더의 제 4 구성예를 나타내는 회로도이며, 도 7b는 도 7a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
이 실시예에서의 코맨드디코더는, 도 7a에 나타낸 바와 같이, 코맨드래치회로(CML), AND회로들(AL1,AL2,AL3,AL4,AL5,AL6,AL7), OR회로(OL1), 플립플롭들(FF1,FF2), 지연소자들(DL1,DL2)로 구성되어 있다. 이 실시예의 코맨드디코더는, 플립플롭이 2단이기 때문에, DDR-SDRAM에 응답하는 동작시에 기록명령의 입력에 의하여 판독/기록명령(RWCMD)과 어드레스제어신호(YALW)가 2클럭 지연되어 출력된다는 점에서 도 6a에 나타낸 코맨드디코더와 상이하다. 또한, 기록명령(W)의 입력으로부터 2클럭 또는 1클럭 후에 판독명령(R)이 입력되면, 판독/기록명령(RWCMD)과 어드레스제어신호(YALW)는 기록명령(W)의 입력에 의해 출력되지는 않지만, 판독/기록명령(RWCMD)과 어드레스제어신호(YAL)는 판독명령(R)의 입력에 의해 출력된다.
도 8a는 코맨드디코더의 제 5 구성예를 나타내는 회로도이며, 도 8b는 도 8a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
이 실시예에서의 코맨드디코더는, 도 8a에 나타낸 바와 같이, 코맨드래치회로(CML), AND회로들(AL1,AL2,AL3,AL4,AL5,AL6,AL7), OR회로(OL1), n단 플립플롭들(FFl,...,FFn), 그리고 지연회로들(DL1,DL2)로 구성되어 있다.
이 실시예에서의 코맨드디코더는, n단의 플립플롭을 포함하기 때문에, DDR- SDRAM에 응답하는 동작에서 기록명령의 입력에 의하여 판독/기록명령(RWCMD)과 어드레스제어신호(YALW)가 n클럭(도면에서, n=3) 지연되어 출력된다는 점에서 도 7a에 나타낸 코맨드디코더와 상이하다. 또한, 기록명령(W)의 입력으로부터 2클럭 또는 1클럭 후에 판독명령(R)이 입력되면, 판독/기록명령(RWCMD)과 어드레스제어신호(YALW)는 기록명령(W)의 입력에 의해 출력되지 않지만, 판독/기록명령(RWCMD)과 어드레스제어신호(YAL)는 판독명령(R)의 입력에 의해 출력된다.
더욱이, 사양에서, 판독명령과 기록명령에 대응하는 어드레스제어신호들(YAL,YALW)의 출력순서의 교체를 바라지 않는 경우에는, 판독/기록명령(RWCMD)의 출력과 어드레스의 출력이, 도 8a에 도시된 모든 플립플롭들(FF1,...,FFn)에 리셋신호를 입력함으로써, 인터럽트될 수 있다.
이에 부가하여, DDR-SDRAM등의 사양에서, '연속하는 명령이 입력될 때, 먼저 입력된 기록명령 또는 판독명령이 나중에 입력된 명령에 의해 인터럽트되는' 경우에, 모든 플립플롭들(FFl,...,FFn)에 리셋신호를 입력함으로써, 상술의 사양을 만족시킬 수 있다.
도 9a는 코맨드디코더의 제 6 구성예를 나타내는 회로도이며, 도 9b는 도 9a의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
이 실시예에서의 코맨드디코더는, 도 9a에 나타낸 바와 같이, 코맨드래치회로(CML), AND회로들(AL1,AL2,AL3,AL4,AL6,AL7,AL8), OR회로(OL1), 플립플롭들(FFl,FF2,FF3), 그리고 지연회로들(DL1,DL2, DL3)로 구성되어 있다. 이 실시예의 코맨드디코더는, AND회로(AL2)의 출력(A)과 OR회로(OL1)의 입력사이에 플립플롭(FF3)이 접속되며, AND회로(AL3)의 출력(B)이 지연회로(DL3)와 AND회로를 통과하여, 플립플롭(FF3)에 리셋입력(R)으로서 공급된다는 점에서, 도 7에 나타낸 코맨드디코더와 상이하다. 단일의 기록명령이 입력될 때, 판독/기록명령(RWCMD)과 어드레스제어신호(YALW)가 2클럭 지연되어 출력됨과 동시에, 단일의 판독명령이 입력될 때, 판독/기록명령(RWCMD)과 어드레스제어신호(YALW)가 또한 출력된다. 이때, 기록명령의 입력으로부터 3클럭 후에 판독명령이 입력된다 할지라도, 어드레스제어신호(YALW)가 기록명령의 입력에 의해 출력되며, 기록명령에 의해 데이터가 기록되지만, 기록명령의 입력으로부터 2클럭 이내에 판독명령이 입력되면, 플립플롭(FF2)이 AND회로(AL6)의 출력(C)에 의해 리셋되기 때문에, 판독명령이 우선적으로 입력된다. 판독명령의 입력으로부터 1클럭 이내에 기록명령이 입력되면, 플립플롭(FF3)이 AND회로(AL8)의 출력에 의해 리셋되기 때문에, 어드레스제어신호(YAL)가 발생하지 않으며, 따라서 입력된 판독명령에 의해 데이터가 판독되지 않는다. 한편, 기록명령의 입력으로부터 1클럭 후에 판독명령이 입력된다 할지라도, 다음의 기록명령이 입력되지 않는다면, 어드레스제어신호(YAL)는 판독명령의 입력에 의해 출력되며 판독명령에 의해 데이터가 판독된다.
다음에, 이 실시예에서의 버스트카운터(16A)의 구성예와 그 동작에 관해서설명한다. 도 10a 내지 10c는 버스트카운터를 구성하는 어드레스셀렉터회로의 구성예를 나타낸다. 도 11a 내지 도 11c 및 도 12a 내지 12c는 버스트카운터의 구성예들을 나타내며, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 15c, 도16a 내지 16c, 도 17a 내지 도 17c, 그리고 도 18a 내지 18b는 버스트카운터의 동작 구성예들을 나타내는 타이밍챠트들이다.
도 10a는 스위치들(SW11,SW12)로 이루어진 어드레스셀렉터회로의 동작원리를 나타낸다. 이 실시예의 구성에 따라, 어드레스제어신호(YAL,YALW)의 입력에 따라 온/오프 제어되는 스위치들(SW11,SW12)이, 어드레스제어신호(YAL,YALW)가 하이가 될 때, 대응하는 입력(I1,I2)을 출력한다.
도 10b는 게이트회로들(Gl1,G12), 인버터들(INV11,INV12)을 구비한 셀렉터회로(SEL)와 버스트카운터회로로 이루어진 어드레스셀렉터회로의 구체적인 제 1 구성예를 나타낸다. 이 실시예의 구성에 따라, 스위치게이트회로(Gl1)와 인버터(INV11), 그리고 스위치게이트회로(G12)와 인버터(INV12)의 온/오프가 어드레스제어신호(YAL,YALW)의 입력에 따라 제어되며, 이들은 어드레스제어신호(YAL,YALW)가 하이가 될 때, 대응하는 입력(I1,I2)을 버스트카운터회로(BC)에 출력하며, 이에 의해 버스트카운터회로(BC)는 어드레스출력의 동작을 개시한다.
도 10c는 NAND회로들(NAl1,NA12,NA13)로 이루어진 어드레스셀렉터회로의 구체적인 제 2 구성예를 나타낸다. 이 구성예에 따르면, 어드레스제어신호(YAL)와 입력(I1) 또는 어드레스제어신호(YALW)와 입력(I2)이 하이가 될 때,NAND회로(NAl1,NA12)의 출력이 로우가 되며, NAND회로(NAl,NA12)의 어느 한쪽 또는 양쪽의 출력이 로우가 될 때, NAND회로(NA13)의 출력이 하이가 되고, 다음에, 어드레스제어신호(YAL 또는 YALW)에 응답하여 입력(I1 또는 I2)이 출력된다.
도 11a 내지 도 11c는 버스트카운터의 구성예들을 나타낸다. 도 11a에 나타낸 버스트카운터는 입력버퍼(BUF), 레지스터회로들(REG11,REG12), 어드레스셀렉터회로(AS1), 그리고 버스트카운터회로(BC1)로 구성된다. 레지스터회로들(REGl1,REG12)은 입력버퍼(BUF)로부터 공급된 어드레스입력(IAj)을 클럭신호( )에 응답하여 1클럭 지연시켜 출력한다. 어드레스셀렉터회로(AS1)는, 어드레스제어신호(YAL 또는 YALW)에 응답하여, 입력버퍼(BUF)의 출력 또는 레지스터회로(REG)의 출력을 선택하여, 그 선택출력을 버스트카운터회로(BC1)에 입력한다. 이에 의해, 버스트카운터회로(BC1)는, 어드레스제어신호(YAL)에 응답하여 어드레스입력(IAj)의 입력 후 즉시, 또는 어드레스제어신호(YALW)에 응답하여 어드레스입력(IAj)의 입력으로부터 2클럭 후에 어드레스신호를 출력하고, 버스트카운터회로(BC1)로부터 어드레스출력(YPj)을 발생시키는 동작을 시작시킨다.
도 11b에 도시된 버스트카운터는, 입력버퍼(BUF), 레지스터회로(REGl1), 어드레스셀렉터회로(AS1), 그리고 버스트카운터회로(BC1)로 구성된다. 이 실시예의 구성은, 레지스터회로가 1단 적고, 이 때문에, 어드레스셀렉터회로(AS1)는, 어드레스제어신호(YAL)에 응답하여 어드레스입력(IAj)의 입력후 즉시, 또는 어드레스제어신호(YALW)에 응답하여 어드레스입력(IAj)의 입력으로부터 1클럭 지연되게, 버스트카운터회로(BC1)가 어드레스출력(YPj)의 발생동작을 시작시키는 점에서, 도 11a에도시된 것과 상이하다.
도 11c에 도시된 버스트카운터는, 입력버퍼(BUF), 레지스터회로(REGl1,REG12,REG13), 어드레스셀렉터회로(AS1), 그리고 버스트카운터회로(BC1)로 구성된다. 이 실시예의 구성은, 부가적인 레지스터회로(REG13)를 가지고 있고, 이 때문에, 어드레스셀렉터회로(AS1)는, 어드레스제어신호(YAL)에 응답하여 어드레스입력(IAj)의 입력으로부터 1클럭 지연되거나, 또는 어드레스제어신호(YALW)에 응답하여 어드레스입력(IAj)의 입력으로부터 2클럭 지연되게, 버스트카운터회로(BC1)가 어드레스출력(YPj)의 발생동작을 시작시키는 점에서, 도 11a에 도시된 것과 상이하다.
도 12a 내지 도 12c는 버스트카운터의 구성예들을 나타낸다.
도 12a의 버스트카운터는, 입력버퍼(BUF), 레지스터회로(REGl1,REG12), 어드레스셀렉터회로(AS1), 그리고 버스트카운터회로(BC1)로 구성된다. 이 실시예에서, 레지스터회로(REGl1)의 출력과 레지스터회로(REG12)의 출력이 어드레스셀렉터회로(AS)의 입력으로 사용되기 때문에, 어드레스셀렉터회로(AS1)는, 어드레스제어신호(YAL)에 응답하여 어드레스입력(IAj)의 입력으로부터 1클럭 지연되거나, 또는 어드레스제어신호(YALW)에 응답하여 어드레스입력(IAj)의 입력으로부터 2클럭 지연되게, 버스트카운터회로(BC1)가 어드레스출력(YPj)의 발생동작을 시작시킨다.
도 12b를 참조하면, 버스트카운터회로는, 입력버퍼(BUF), m단(m은 임의의 자연수) 레지스터회로(REGl11,...,REG11m), n단(n은 임의의 자연수)레지스터회로(REGl21,...,REG12n), 어드레스셀렉터회로(AS1), 그리고 버스트카운터회로(BC1)로 구성된다. 이 실시예에서, 레지스터회로(REGl11,...,REGllm)는, 입력버퍼(BUF)의 출력을 m클럭만큼 지연시키고, 레지스터회로(REG121,..., REG12n)는 입력버퍼(BUF)의 출력을 m클럭만큼 지연시킨다. 어드레스셀렉터회로(AS1)는, 어드레스제어신호(YAL)에 응답하여 레지스터회로(REGllm)의 출력을 선택함으로써 어드레스입력(IAj)의 입력으로부터 m클럭만큼 지연시켜 버스트카운터회로(BC1)의 동작을 시작시키거나, 또는, 어드레스제어신호(YALW)에 응답하여 레지스터회로(REG12n)의 출력을 선택함으로써 어드레스입력(IAj)의 입력으로부터 n클럭만큼 지연시켜 버스트카운터회로(BC1)의 어드레스출력(YPj)의 발생동작을 시작시킨다.
도 12c를 참조하면, 버스트카운터회로는, 입력버퍼(BUF), m단(m은 임의의 자연수) 레지스터회로(REGl11,...,REG11m), n단(n은 임의의 자연수) 레지스터회로(REGl21,...,REG12n), p단(p는 임의의 자연수) 레지스터회로(REGl31,...,REG12p), 도시하지 않은 두 단이상의 레지스터회로, 어드레스셀렉터회로(AS1), 그리고 버스트카운터회로(BC1)로 구성된다.
이 실시예에서, 레지스터회로(REG111,...,REGllm)는 입력버퍼(BUF)의 출력을 m클럭만큼 지연시키는 데 사용되고, 레지스터회로(REG121,..,REG12n)는 입력버퍼(BUF)의 출력을 n클럭만큼 지연시키는 데 사용되며, 레지스터회로(REG131,...,REG13p)는 입력버퍼(BUF)의 출력을 p클럭만큼 지연시키는 데 사용되고, 그리고 도시되지 않은 두 개이상 단의 레지스터회로는 각 입력버퍼(BUF)의 출력을 두 개 이상의 클럭만큼 지연시키도록 제공된다. 어드레스셀렉터회로(AS1)는, 어드레스제어신호(YAL)에 응답하여 레지스터회로열중 하나의 출력, 예컨대 레지스터회로(REGllm)의 선택함으로써 어드레스입력(IAj)의 입력으로부터 m클럭 지연되게, 또는, 어드레스제어신호(YALW)에 응답하여 레지스터회로열중 하나의 출력, 예컨대 레지스터회로(REG13p)의 출력을 선택함으로써 어드레스입력(IAj)의 입력으로부터 p클럭 지연되게, 버스트카운터회로(BC1)이 어드레스출력(YPj)를 발생하는 동작을 개시시킨다.
다음에, 도 13a 내지 도 18b를 참조하여 버스트카운터의 동작을 설명한다.
또, 이하의 각 실시예에서 설명되는 버스트카운터의 타이밍챠트에 있어서는, 하나의 명령으로부터 다른 명령까지의 클럭수를 'n'으로 표시하고, 제 1 명령에 응답하여 어드레스(IA1)가 입력되며, 제 2 명령에 응답하여 어드레스(IA2)가 입력되는 것으로 가정한다.
도 13a 내지 도 13c는 이 실시예에서의 버스트카운터의 동작을 나타내는 타이밍챠트이다.
도 13a에서의 타이밍챠트는, n = 3에서, 제 1 및 제 2 명령(CMD)에 응답하여 어드레스(IA1,IA2)가 입력되고, 제 1 명령입력으로부터 2클럭 후에, 어드레스제어신호(YALW)가 출력되며, 제 2 명령입력후 즉시, 어드레스제어신호(YAL)이 출력되어, 어드레스버스상에 어드레스(IAL,IA2)가 출력된 것을 나타내고 있다.
도 13b는, n = 2에서, 제 1 명령에 응답한 어드레스제어신호(YALW)와 제 2 명령이 수신된 때의 어드레스제어신호(YAL)의 사이에 타이밍충돌이 발행하기 때문에, 제 2 명령에 응답한 어드레스제어신호(YAL)가 우선적으로 출력되어, 어드레스버스상에 어드레스(IA2)가 출력된 것을 나타내고 있다.
도 13c는, n = 2에서, 제 1 명령에 응답한 어드레스제어신호(YAL)와, 제 2 명령에 응답한 어드레스제어신호(YAL)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 14a 내지 도 14c는 이 실시예에서의 버스트카운터의 동작을 나타내는 타이밍챠트이다.
도 14a는, n = 2에서, 제 1 명령에 응답한 어드레스제어신호(YALW)와, 제 2 명령에 응답한 어드레스제어신호(YALW)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 14b는, n = 1에서, 제 1 명령에 응답한 어드레스제어신호(YAL)와, 제 2 명령에 응답한 어드레스제어신호(YAL)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 14c는, n = 1에서, 제 2 명령에 응답한 어드레스제어신호(YAL)와, 제 1 명령에 응답한 어드레스제어신호(YALW)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 15a 내지 도 15c는 이 실시예에서의 버스트카운터의 동작을 나타내는 타이밍챠트이다.
도 15a는, n = 2에서, 제 1 명령에 응답한 어드레스제어신호(YALW)와, 제 2 명령에 응답한 어드레스제어신호(YAL)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 15b는, n = 1에서, 제 1 명령에 응답한 어드레스제어신호(YALW)와 제 2 명령이 수신된 때의 어드레스제어신호(YAL)의 사이에 타이밍충돌이 발행하기 때문에, 제 2 명령에 응답한 어드레스제어신호(YAL)가 우선적으로 출력되어, 어드레스버스상에 어드레스(IA2)가 출력된 것을 나타내고 있다.
도 15c는, n = 2에서, 제 1 명령에 응답한 어드레스제어신호(YAL)와, 제 2 명령에 응답한 어드레스제어신호(YAL)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 16a 내지 도 16c는 이 실시예에서의 버스트카운터의 동작을 나타내는 타이밍챠트이다.
도 16a는, n = 1에서, 제 1 명령에 응답한 어드레스제어신호(YALW)와, 제 2 명령에 응답한 어드레스제어신호(YALW)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 16b는, n = 1에서, 제 1 명령에 응답한 어드레스제어신호(YALW)와 제 2 명령이 수신된 때의 어드레스제어신호(YAL)의 사이에 타이밍충돌이 발행하기 때문에, 제 2 명령에 응답한 어드레스제어신호(YALW)가 우선적으로 출력되어, 어드레스버스상에 어드레스(IA1)가 출력된 것을 나타내고 있다.
도 16c는, n = 1에서, 제 1 명령에 응답한 어드레스제어신호(YAL)와, 제 2 명령에 응답한 어드레스제어신호(YALW)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 17a 내지 도 17c는 이 실시예에서의 버스트카운터의 동작을 나타내는 타이밍챠트이다.
도 17a는, n = 1에서, 제 1 명령에 응답한 어드레스제어신호(YALW)와 제 2 명령이 수신된 때의 어드레스제어신호(YAL)의 사이에 타이밍충돌이 발행하기 때문에, 제 2 명령에 응답한 어드레스제어신호(YAL)가 우선적으로 출력되어, 어드레스버스상에 어드레스(IA2)가 출력된 것을 나타내고 있다.
도 17b는, n = 1에서, 제 1 명령에 응답한 어드레스제어신호(YALW)와 제 2 명령이 수신된 때의 어드레스제어신호(YAL)의 사이에 타이밍충돌이 발행하기 때문에, 제 2 명령에 응답한 어드레스제어신호(YALW)가 우선적으로 출력되어, 어드레스버스상에 어드레스(IA1)가 출력된 것을 나타내고 있다.
도 17c는, n = 1에서, 제 1 명령에 응답한 어드레스제어신호(YAL)와, 제 2 명령에 응답한 어드레스제어신호(YAL)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 18a 내지 도 18b는 이 실시예에서의 버스트카운터의 동작을 나타내는 타이밍챠트이다.
도 18a는, n = 2에서, 제 1 명령에 응답한 어드레스제어신호(YALW)와, 제 2 명령에 응답한 어드레스제어신호(YALW)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
도 18b는, n = 1에서, 제 1 명령에 응답한 어드레스제어신호(YAL)와, 제 2 명령에 응답한 어드레스제어신호(YAL)가 순차적으로 출력되어, 어드레스버스상에 어드레스(IA1,IA2)가 순차적으로 출력된 것을 나타내고 있다.
따라서, 이 실시예의 반도체메모리장치에 따르면, 충분한 동작마진을 가지면서 두 개이상의 어드레스를 보지하여 명령의 종류에 대응하여 선택된 어드레스를 출력하는 것을 수행할 수 있다. 더욱이, 이 실시예에 따르면, 다양한 어드레스입력을 갖는 반도체메모리장치에 있어서, 플렉서블한 어드레스선택과 어드레스출력타이밍의 설정을 가능하게 한다.
제 2 실시예
도 19는 본 발명의 제 2 실시예에 따른 반도체메모리장치의 전체적인 구성을 나타내는 블록도이다.
도 19에 도시된 바와 같이, 이 실시예의 반도체메모리장치는 대략적으로 메모리셀어레이(1,2)와 워드드라이버(3,4), DIN/DOUT회로(5A,6A), 기록앰프(7,8), 센스앰프(9,10,11,12), 컬럼디코더(13,14), 코맨드디코더(15B), 버스트카운터(16B)와 컬럼제어회로(17A)를 구비한다.
이 실시예의 구성은, 코맨드디코더(15B)가 어드레스제어신호(YALW)를 출력하지 않고 어드레스셀렉트신호(IASW)를 출력하는 점과, 버스트카운터(16B)가, 어드레스제어신호(YAL,YALW)를 사용해서 출력타이밍을 제어하는 대신에, 어드레스제어신호(YAL)를 이용한 어드레스출력과, 어드레스셀렉트신호(IASW)를 이용해서 어드레스의 종류선택을 제어하는 점에서, 도 1의 제 1 실시예와는 크게 다르다. 이러한 구성요소들을 제외하고는, 제 2 실시예는 제 1 실시예와 유사하다. 도 19에서는 도 1의 참조부호와 대응하는 부분에는 동일한 참조부호를 부여하였다. 간략화를 위해서, 동일한 부분에 대한 설명은 생략한다.
DDR-SDRAM경우, DDR모드신호(MDDDR)가 논리적으로 하이레벨일 때, 코맨드디코더(15B)는 다음 신호들 즉, 외부명령신호(CSB,RASB,CASB,WEB)와 클럭신호(CLK), 판독/기록내부명령신호(RWCMD), 어드레스제어신호(YAL,NYAL)와 동시에 어드레스의 종류를 나타내주는 어드레스셀렉트신호(IASW)에 따라서 작동된다.
버스트카운터(16B)는, 어드레스신호(IA0∼IAj)를 받아서 어드레스제어신호(YAL)에 의해 정의되는 타이밍으로 어드레스를 출력한 후에 특정한 버스트길이에 대응하는 기간도안, 어드레스제어신호(NYAL)가 발생할 때마다, 순차적으로 2가 부가된 어드레스출력값을 출력하는 반복과정을 수행하는 데 사용된다.
다음에, 코맨드디코더(15B)의 구성과 동작을 설명한다. 도 20A는 코맨드디코더(20B)의 제 1 구성예이며, 도 20B는 코맨드디코더(20B)의 동작을 설명하는 타이밍챠트이다.
이 실시예에서, 코맨드디코더는 도 20A에 도시된 바와 같이, 명령래치회로(CML), AND회로(AL11,AL12,AL13,AL14,AL15,AL16), OR회로회로(OL11,OL12) 및 플립플롭(FF11), 지연소자(DL11,DL12), 게이트회로(GL11)와 래치회로(LC11)를 구비하고 있다.
명령래치회로(CML)는 반도체메모리장치의 외부명령신호(CSB,RASB,CASB, WEB)를 입력받아, 클럭신호에 동기하여 그들을 디코드한후, 내부명령신호(CS,RAS,CAS, WE)를 출력한다. 외부명령신호(MDDDR)가 논리적 하이레벨이면, AND회로(AL11)의 출력은 명령신호(WE)가 하이이면(즉, 데이터기록시), 하이이고, 명령신호(WE)가 로우이면(데이터판독시), 로우로 된다. AND회로(AL12)의 출력은 명령선택이 명령신호(CS)에 의해 지시되고, 로우어드레스선택이 명령신호(RAS)에 의해서 지시되지 않고, 컬럼어드레스선택이 명령신호(CAS)에 의해 지시될 때만 하이가 되기 때문에, AND회로(AL14)의 출력(B)은 데이터기록시 하이가 되고, AND회로(AL13)의 출력은 데이터판독시 하이가 된다. 이에 의해, 판독/기록명령(RWCMD)은 AND회로(AL13)과 OR회로(OL11)를 통해 실현됨과 동시에, AND회로(AL14)와 플립플롭(FF11)을 이용한 1클럭 지연된 출력(D)를 통해 실현된다. 더욱이, OR회로(OL11)의 출력타이밍이 클럭신호(CLK)와 매치되면, 어드레스제어신호(YAL)는 AND회로(AL16)을 통해 출력된다. 이 때, 어드레스제어신호(YAL)는 지연소자(DL11)를 사용하여 클럭이 지연되게 함으로써, 판독/기록명령(RWCMD)이 0에서 1로 변하는 것에 응답하는 원샷펄스로 사용된다.
AND회로(AL13)의 출력(A)과, 출력(A)을 지연소자(DL11)를 이용하여 지연한 신호를 입력신호로 받는 AND회로(AL15)의 출력(C)를 플립플롭(FF11)의 리셋입력(R)에 연결함로써, 플립플롭(FF11)은, 두 개의 입력이 OR회로(OL11)에 입력될 때, 판독/기록명령(RWCMD)이 출력(B)에 의해 발생되지 않고, 판독/기록명령(RWCMD)이 출력(A)에 의해서 우선적으로 발생하도록 리셋된다.
한편, 출력(A,B)은 OR회로(OL12)를 통해서, 게이트회로(GL11)에 입력되므로, 게이트회로(GL11)의 온/오프는 출력(B)의 온/오프에 따라 제어되며, 어드레스셀렉트신호(IASW)는 게이트회로(GL11)의 출력을 래치회로(LC11)로 래치함으로써 출력되며, 어드레스셀렉트신호(IASW)는 데이터를 기록할 때 하이레벨을 가지며, 데이터를판독할 때 로우레벨을 가진다.
도 20B는 이 실시예의 코맨드디코더의 동작예를 나타낸다. 명령(W)가 입력되면, 출력(B)가 출력되고, 출력(D)는 1클럭 지연되어 출력되며, 판독/기록명령(RWCMD)은 OR회로(OL11)을 통해 출력되고, 어드레스제어신호(YAL)가 출력된다. 이 타이밍동안에, 어드레스셀렉트신호(IASW)는 하이이며, 어드레스제어신호(YAL)는 기록명령에 의해 야기되었다는 것을 나타낸다. 더욱이, 판독명령(R)이 입력되면, 출력(A)이 출력되고, 판독/기록명령(RWCMD)와 어드레스제어신호(YAL)도 출력된다. 이 타이밍동안, 어드레스셀렉트신호(IASW)는 로우이며, 어드레스제어신호(YAL)의 출력이 판독명령에 의해 유도되어짐을 나타낸다. 기록명령(W)이 입력된 후 1클럭 지연되어 판독명령(R)이 입력되는 경우, 출력(B) 이후에 출력(A)가 출력되지만, 출력(C)의 발생에 의해 플립플롭(FF11)이 리셋되기 때문에, 출력(D)는 발생되지 않고, 판독/기록명령(RWCMD)은 출력(A)에 응답하여 출력되며, 어드레스제어신호(YAL)도 출력된다. 이 타이밍동안에, 어드레스셀렉트신호(IASW)는 로우이며, 어드레스제어신호(YAL)의 출력은 판독명령(R)에 의해 유도됨을 나타낸다.
도 21A는 코맨드디코더의 제 2 구성예를 나타내는 블록도이다. 도 21B는 동작을 설명하기 위한 타이밍챠트이다.
이 실시예에 따른 코맨드디코더는, 도 21A에 도시된 바와 같이, 명령래치회로(CML), AND회로(AL11,AL12,AL13,AL14,AL15,AL16), OR회로(OL11,OL12), 플립플롭(FF11), 지연소자(DL11,Dl12), 게이트회로(GL11), 래치회로(LC11)를 구비한다.
이 실시예에 따른 코맨드디코더에서, 도 20에 도시된 것보다 한 단이 많은 플립플롭을 가지기 때문에, DDR-SDRAM의 동작에 응답할 때, 판독명령(R)과 어드레스제어신호(YAL)에 의해 유도되는 판독/기록명령(RWCMD)은 2클럭만큼 지연되어 출력된다.
이 경우에, 기록명령(W)의 입력후 2클럭 지연되어 판독명령(R)이 입력될 때와, 기록명령(W)의 입력후에 1클럭 지연되어 판독명령(R)가 입력될 때, 플립플롭(FF11)은 출력(C)의 발생에 의해 리셋되기 때문에, 출력(D)는 출력되지 않으며, 출력(A)에 반응하여 판독/기록명령(RWCMD)과, 어드레스제어신호(YAL)가 출력된다. 이 타이밍동안에, 어드레스셀렉트신호(IASW)는 로우이며, 어드레스제어신호(YAL)의 출력이 판독명령에 의해서 유도되었음을 나타낸다.
도 22A는 코맨드디코더의 제 3 구성예를 나타내는 도면이다. 도 22B는 동작을 설명하는 타이밍챠트이다.
이 구성예에 따른 코맨드디코더는, 도 22A에 도시된 바와 같이, 코맨드래치회로(CML), AND회로(AL11,AL12,AL13,AL14,AL15,AL16), OR회로(OL11,OL12), n단 플립플롭(FF11,...,FF1n)(n은 임의의 자연수), 지연소자(DL11,Dl12), 게이트회로(GL11), 래치회로(LC11)를 구비한다.
이 구성예의 코맨드디코더에 있어서, 도 20에 도시된 코맨드디코더의 경우와는 달리 다르게 임의의 n단 플립플롭들을 가지고 있기 때문에, DDR-SDRAM동작에 응답할 때, 기록명령(W))에 의해 유도된 판독/기록명령(RWCMD)과 어드레스제어신호(YAL)는 n클럭만큼 지연되어 출력된다(도면에서, n = 3).
이런 경우에, 기록명령(W)의 입력 후 2클럭 지연되어 판독명령(R)이 입력될 때와 기록명령(W) 입력 후 1클럭 지연되어 판독명령(R)이 입력될 때, 플립플롭(FF11)은 출력(C)의 발생에 의해 리셋되기 때문에, 출력(D)는 출력되지 않으며, 판독/기록명령(RWCMD)이 출력(A)에 응답하여 출력되고, 어드레스제어신호(YAL)가 출력된다. 이 타이밍동안에, 어드레스셀렉트신호(IASW)는 로우이며, 어드레스제어신호(YAL)의 출력이 판독명령(R)에 의해서 유도되었음을 나타낸다.
도 22a에 도시된 바와 같이, 어드레스셀렉트신호(IASW)는 노드(A,B)의 출력값에 의해서 발생되며, 플립플롭(FF11,...,FF1n)을 통해 발생되는 판독/기록명령에 포함되어 있는 것과 같은 지연된 정보는 포함하지 않는다. 이 경우에서도, 명령에 대한 어드레스출력의 순서변화가 요구되면, 어드레스셀렉트신호(IASW)는 노드(A,B)출력값 대신에, OR회로(OL11)의 두 개의 입력신호를 사용할 수 있다. 더욱이, 먼저 입력되어진 기록명령(W)이 나중에 입력된 판독명령(R)에 의해서 완전히 인터럽트되어야 한다는 사양의 경우에도, 리셋신호는 모든 플립플롭(FF11,...,FF1n)에 입력된다.
판독명령(R)과 기록명령(W)을 제외한 명령이 입력되면(미도시), 먼저 입력된 판독명령(R)과 기록명령(W)이 인터럽트되는 사양의 경우에, 노드(C)로부터의 출력과 전술한 명령으로부터 발생된 리셋신호를 논리곱하여 얻어진 출력을 모든 플립플롭(FF11,...,FF1n)으로 입력한다.
도 23a는 코맨드디코더의 제 4 구성예를 나타내는 도면이다. 도 23b는 동작을 설명하기 위한 타이밍챠트이다.
이 구성예에 따른 코맨드디코더는, 도 23a에 도시된 바와 같이, 명령래치회로(CML), AND회로(AL11,AL12,AL13,AL14,AL15,AL16,AL17), OR회로(OL11,OL12), n단 플립플롭(FF11,FF12,FF13), 지연소자(DL11,DL12), 게이트회로(GL11), 그리고 래치회로(LC11)를 포함한다.
이 구성예에 따른 코맨드디코더는 AND회로(AL13)의 출력A와 OR회로(OL11)와의 사이에 있는 플립플롭(FF13)을 가진 다는 점과 AND회로(AL14)의 출력B가 지연소자(DL13)와 AND회로(AL17)를 통해 플립플롭(FF13)의 리셋트입력R로 입력된다는 점에서 도 21과 다르다. 이것은 기록명령(W) 입력시 판독/기록명령신호(RWCMD)와, 어드레스제어신호(YAL)가 2클럭 지연되어 출력되게 하며, 판독명령(R)입력시 판독/기록명령신호(RWCMD)와 어드레스제어신호(YAL)가 1클럭 지연되어 출력되게 한다.
더욱이, 기록명령(W)의 입력후 2클럭 지연되어 판독명령(R)이 입력될 때와, 기록명령(W)의 입력 후에 1클럭의 지연되어 판독명령(R)이 입력될 때, 플립플롭(FF12)은 출력(C)에 의해서 리셋되기 때문에, 기록명령(W)에 응답하는 판독/기록명령신호(RWCMD)와 어드레스제어신호(YAL)는 출력되지 않는다. 기록명령(W)이 판독명령(R)의 입력 1클럭 후에 입력되면, 플립플롭(FF13)은 AND회로(AL17)의 출력에 의해서 리셋되기 때문에, 판독명령(R)에 응답하는 판독/기록명령신호(RWCMD)와 어드레스제어신호(YAL)는 출력되지 않는다.
다음으로, 이 실시예의 버스트카운터를 구성예와 동작예를 상세히 설명한다.
도 24a 내지 도 24e는 본 발명의 반도체메모리장치의 버스트카운터를 구성하고 있는 레지스터회로 및 셀렉터회로의 구성예를 나타낸 도면이다. 도 25a 내지도 25d 와 도 26a 내지 도 26c는 버스트카운터의 구성예들을 나타낸 것이다. 도 27a 내지 도 27c, 도 28a 내지 도 28c, 도 29a 내지 도 29c, 및 도 30a 내지 도 30c는 버스트카운터의 동작을 설명하기 위한 타이밍챠트이다.
도 24a는 스위치(SW1,SW2), 래치회로(LC21,LC22), 및 인버터(INV21)를 포함하고 있는 레지스터회로의 동작원리들을 나타낸다.
이 구성예에 따른 레지스터회로에 있어서, 클럭(Ø)이 하이이면, 스위치(SW21)은 턴온되고, 스위치(SW22)는 턴오프되며, 입력(IN)의 상태가 포획되어, 래치(LC21)로 래치된다. 클럭(Ø)이 로우이면, 스위치(SW21)는 턴오프되고, 스위치(SW22)는 턴온되며, 래치(LC21)의 상태는 래치(LC22)에 저장된다. 따라서, 출력(OUT)이 발생되고, 입력(IN)의 상태는 1클럭동안 유지된다.
도 24b는 레지스터회로의 구체적인 구성예에 관한 것으로서, 게이트회로(G21,G22), 래치회로(LC23,LC24), 그리고 인버터(INV21)를 포함한다.
이 구성예의 레지스터회로에 있어서, 클럭(Ø)이 하이이면, 게이트회로(G21)는 턴온되고, 게이트회로(G22)는 턴오프되며, 입력(IN)의 상태는 포획되어, 래치(LC23)에 래치된다. 클럭(Ø)이 로우이면, 게이트회로(G21)는 턴오프되고, 게이트회로(G22)는 턴온되며, 래치(LC23)의 상태는 래치(LC24)에 저장된다. 따라서, 출력(OUT)이 발생되고, 입력(IN)의 상태는 1클럭동안 유지된다.
도 24c는 스위치(SW23,SW24)를 포함하는 셀렉터회로의 동작원리들을 나타낸다.
이 구성예의 셀렉터회로에 있어서, 클럭(Ø)이 하이이면, 스위치(SW23)는 턴온되고, 스위치(SW24)는 턴오프되며, 입력(I1)이 출력된다. 클럭(Ø)이 로우이면, 스위치(SW23)는 턴오프되고, 스위치(SW24)는 턴온되며, 입력(I2)이 출력되고, 입력(I1)과 입력(I2)은 절환되어 출력된다.
도 24d는 셀렉터회로와 버스트카운터회로의 구체적인 구성예를 보여주며, 게이트회로(G23, G24)를 구비하고 있는 셀렉터회로(SEL)와, 게이트회로(G25), 인버터(INV25), 및 버스트카운터논리회로(BCL)를 구비하고 있는 버스트카운터회로(BC)를 포함한다.
이 구성예에 따르면, 셀렉터회로(SEL)에 있어서, 어드레스셀렉트신호(IASW)가 하이이면, 게이트회로(G23)는 턴온이 되고, 게이트회로(G24)는 턴오프되어, 입력(11)이 선택되고, 반면, 어드레스셀렉트신호(IASW)가 로우이면, 게이트회로(G23)는 턴오프가 되고, 게이트회로(G24)는 턴온이 되어, 입력(12)이 선택된다. 어드레스카운터회로(BC)에서, 어드레스제어신호(YAL)가 하이이면, 선택된 입력(12)은 버스트카운트논리회로(BCL)에 입력되며, 버스트카운트논리회로(BCL)는 어드레스출력의 발생동작을 시작한다.
도 24e는 셀렉터회로의 구체적 구성예를 보여주며, NAND회로(NA21,NA22, NA23)와 인버터(INV26)를 구비하고 있다. 이 구성예에 따른 셀렉터회로(SEL)에 있어서, 어드레스셀렉트신호(IASW)가 하이이면, 입력(11)은 NAND회로(NA21,NA23)를 통해 출력된다. 반면에, 어드레스셀렉트신호(IASW)가 로우이면, 입력(12)은 NAND 회로(NA22,NA23)를 통해서 출력된다.
도 25a 내지 25d는 버스트카운터의 구성예를 나타낸다.
도 25a에 도시된 구성은, 입력버퍼(BUF), 레지스터회로(RG21,RG22), 어드레스셀렉터회로(AS2), 버스트카운터회로(BC2)를 포함한다. 이 구성예에 있어서, 레지스터회로(RG21,RG22)는 입력버퍼(BUF)로부터 공급된 어드레스입력신호(IAj)를 클럭신호(Ø)에 응답하여 1클럭 지연시키는 데 사용된다. 어드레스셀렉터회로(AS2)는, 어드레스셀렉트신호(IASW)에 응답하여, 입력버퍼(BUF)의 출력이나 레지스터회로(RG22)의 출력을 선택하여 이를 버스트카운터회로(BC2)로 입력시키는 데 사용된다. 이는 어드레스출력이 어드레스셀렉트신호(IASW)에 응답하여 즉시 출력되게 하거나, 또는 어드레스제어신호(YAL)의 타이밍으로 어드레스입력(IAj)의 입력후 2클럭 지연되어 출력되게 하고, 다음에, 어드레스제어신호(YAL)가 발생할 때마다, 이는 또한 2가 부가된 순차적 어드레스출력(YPj) 발생과정이, 매 1클럭마다, 소정의 버스트길이에 대응하는 기간동안. 반복하여 수행되게 한다.
도 25b에 도시된 구성은, 입력버퍼(BUF), 레지스터회로(RG21), 어드레스셀렉터회로(AS2), 그리고 버스트카운터회로(BC2)를 포함한다. 이 구성예는 레지스터의 단의 수가 1단 적다는 점에서 도 25a와 다르다. 이 때문에, 어드레스셀렉터회로(AS2)는, 버스트카운트회로(BC2)가 어드레스셀렉트신호(IASW)에 응답하여, 즉시 또는 어드레스입력(IAj)의 입력 후 1클럭 지연되게 동작을 시작하게 하는 데 사용된다.
도 25c에 도시된 구성은, 입력버퍼(BUF), 레지스터회로(RG21,RG22,RG23), 어드레스셀렉터회로(AS2), 그리고 버스터카운터회로(BC2)를 포함한다.
이 실시예의 구성은, 레지스터회로(RG23)를 가지고 있기 때문에, 어드레스셀렉터회로(AS2)가 어드레스셀렉트신호(IASW)에 응답하여, 어드레스입력(IAj)의 입력후, 1클럭 또는 2클럭 지연되게 그의 동작을 시작하는 버스트카운트회로(BC2)를 가지는 데 사용된다는 점에서, 도 25a와 상이하다.
도 25d에 도시된 구성은, 입력버퍼(BUF), 레지스터회로(RG21,RG22), 어드레스셀렉터회로(AS2), 그리고 버스터카운터회로(BC2)를 포함한다. 이 실시예에서, 레지스터회로(RG21)와 레지스터회로(RG22)의 출력신호들이 어드레스셀렉터회로(AS2)의 입력으로 사용되기 때문에, 어드레스셀렉터회로(AS2)가 어드레스셀렉트신호(IASW)에 응답하여, 어드레스입력(IAj)의 입력 후, 1클럭 또는 2클럭 지연되게 그의 동작을 시작하는 버스트카운트회로(BC2)를 가지는 데 사용된다.
도 26a 내지 도 26d는 버스트카운터의 구성예들을 나타낸다.
도 26a에 도시된 구성은 입력버퍼(BUF), m단 레지스터회로(RG211,..., RG21m)(m은 임의의 자연수), n단 레지스터회로(RG221,..., RG22n)(n은 임의의 자연수), 어드레스셀렉터회로(AS2), 그리고버스터카운터회로(BC2)를 포함한다.
이 실시예에서, 레지스터회로(RG211,..., RG21m)는 입력버퍼로부터의 어드레스입력(IAj)이 m클럭만큼 지연되게 하는데 사용되며, 레지스터회로(RG221,..., RG22n)는 입력버퍼로부터의 어드레스입력(IAj)이 n클럭만큼 지연되게 하는데 사용된다. 어드레스셀렉터회로(AS2)는, 어드레스셀렉트신호(IASW)에 응답하여, 레지스터회로(RG21m), 또는 레지스터회로(RG22n)를 선택함으로써 버스트카운터회로(BC2)가 m클럭 또는 n클럭 지연되게 그의 동작을 개시하게 하기 위해 제공된다.
도 26b에 도시된 구성은, 입력버퍼(BUF), m단 레지스터회로(RG211,..., RG21m)(m은 임의의 자연수), 어드레스셀렉터회로(AS2), 그리고 버스터카운터회로(BC2)를 포함한다.
이 실시예에서, 레지스터회로(RG211)와 레지스터회로(RG21m)의 출력이 어드레스셀렉터회로(AS2)의 입력으로 사용되기 때문에, 버스트카운터회로(BC2)는 어드레스셀렉트신호(IASW)에 응답하여, 어드레스입력(IAj)의 입력 후 2클럭 또는 m클럭후에 그의 동작을 시작하게 한다.
도 26c에 도시된 구성은 입력버퍼(BUF), m단 레지스터회로(RG211,..., RG21m)(m은 임의의 자연수), n단 레지스터회로(RG221,...,RG22n)(n은 임의의 자연수), p단 레지스터회로(RG231,...,RG21p)(p는 임의D의 자연수), 두 개 이상의 라인을 가지는 임의의 두 개 이상의 단의 레지스터회로(미도시), 어드레스셀렉터회로(AS2), 그리고 버스터카운터회로(BC2)를 포함한다.
이 실시예에서, 레지스터회로(RG211,...,RG21m)는 입력버퍼로부터의 출력이 m클럭만큼 지연되게 하는데 사용되며, 레지스터회로(RG221,...,RG22n)는 입력버퍼로부터의 출력이 n클럭만큼 지연되게 하는데 사용된다. 레지스트회로(REG231,..., REG23p)는 입력버퍼로부터의 출력이 p클럭만큼 지연되게 하는데 사용되며, 두 개 이상의 라인을 가지고 있는 레지스터회로들은 입력버퍼(BUF)의 출력보다 2이상의 클럭만큼 지연시키는 데 사용된다.
이 실시예에서, 어드레스셀렉트신호(IASWb)는 임의의 두 개 이상의 로우의레지스터에 대응하여 출력된다. 어드레스셀렉트회로(AS2)는 어드레스셀렉트신호(IASWb)에 응답하여, 버스트카운터회로(BC2)가 어드레스입력(IAj)이 입력된 후 m클럭 또는 n클럭지연시킨 신호중 한 개를 선택해서 동작할 수 있게 하며, 예컨대, 레지스터회로(REG21m), 또는 레지스터회로(REG22n)중 한개를 선택 동작하게 하는 데 사용된다.
다음에, 이 실시예의 버스트카운터의 동작를 도 27a 내지 30c를 통해 설명한다.
도 27a, 27b, 및 27c는 이 실시예의 버스트카운터의 동작예를 보여주는 타이밍챠트이다.
도 27a는, n = 3에서, 어드레스입력(IA1,IA2)이 제 1 및 제 2 명령(CMD)에 응답하여 입력되면, 어드레스셀렉트신호(IASW)는 제 1 명령의 입력에 의해 하이로되어, 어드레스(IA1)는, 2클럭 후에, 어드레스제어신호(YAL)의 타이밍으로, 어드레스버스로 출력되고, 어드레스셀렉트신호(IASW)는 제 2 명령의 입력에 의해 로우로되어, 어드레스(IA2)는 어드레스제어신호(YAL)의 타이밍으로, 즉시 출력되는 것을 나타낸다.
도 27b는 n = 2에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(IASW)가 하이로 되어, 어드레스제어신호(YAL)가 2클럭 후에 출력되고, 동시에 어드레스셀렉트신호(IASW)는 제 2 명령의 입력에 의해 로우가 되어, 즉시 어드레스제어신호(YAL)를 출력하여, 이 것은 두 신호들간의 발생타이밍의 충돌을 야기하지만, 어드레스 제어신호(YAL)가 제 2 명령에 의해서 우선적으로 출력되기 때문에,어드레스입력(IA2)이 어드레스버스상으로 출력되는 것을 나타낸다.
도 27c는, n = 2에서, 어드레스셀렉트신호(IASW)가 제 1 명령의 입력에 의해 로우이 되면, 어드레스입력(IA1)은 어드레스제어신호(YAL)의 타이밍으로 어드레스버스로 즉시 출력되고, 제 2 명령이 입력되면, 어드레스셀렉트신호(IASW)는 계속해서 로우가 되어, 어드레스(IA2)는 어드레스제어신호(YAL)의 타이밍으로 어드레스버스로 즉시 출력되는 것을 나타낸다.
도 28a, 28b, 그리고 28c는 버스트카운터의 동작예를 나타내는 타이밍챠드이다.
도 28a는, n = 2에서, 어드레스셀렉트신호(IASW)가 제 1 명령의 입력에 의해 하이가 되면, 어드레스(IA1)는 어드레스제어신호(YAL)의 타이밍으로 2클럭 후에 어드레스버스로 출력되며, 제 2 명령이 입력되면 , 어드레스셀렉트신호(IASW)는 계속해서 하이가 되어, 어드레스(IA2)가 2클럭 후에 어드레스제어신호(YAL)의 타이밍으로 어드레스버스로 출력되는 것을 나타낸다.
도 28b는, n = 2에서, 어드레스셀렉트신호(IASW)가 제 1 명령의 입력에 의해 하이가 되어, 어드레스(IA1)는 어드레스제어신호(YAL)의 타이밍으로 1클럭 후에 어드레스버스로 출력되고, 제 2 명령이 입력되면, 어드레스셀렉트신호(IASW)는 로우가 되어, 어드레스입력(IA2)이 즉시 어드레스버스로 출력되는 것을 나타낸다.
도 28c는, n = 1에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(IASW)는 하이가 되고, 1클럭 후에, 어드레스제어신호(YAL)가 출력됨과 동시에 어드레스셀렉트신호(IASW)가 로우가 되어, 즉시 어드레스제어신호가 출력되어, 두 신호간에 충돌이 발생지만만, 어드레스제어신호(YAL)는 제 2 명령에 의해 우선적으로 선택되어, 어드레스(IA2)가 버스로 출력는 것을 나타낸다.
도 29a, 29b, 및 29c는 버스트카운터의 동작을 설명하기 위한 타이밍챠트이다.
도 29a는, n = 2에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(IASW)가 하이가 되러, 어드레스(IA1)는 제 1 명령의 입력에 의해, 2클럭 후에, 어드레스제어신호(YAL)의 타이밍으로 출력되고, 제 2 명령이 입력되면, 어드레스셀렉트신호(IASW)가 계속해서 하이가 되어, 어드레스(IA2)는 2클럭 후에 어드레스제어신호(YAL)의 타이밍으로 출력되는 것을 나타낸다.
도 29b는, n = 1에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(IASW)는 로우가 되어, 어드레스입력(IA1)은 제 1 명령의 입력에 의해서, 1클럭 후에, 어드레스제어신호(YAL)의 타이밍으로 출력되고, 제 2 명령이 입력되면, 어드레스셀렉트신호(IASW)는 계속해서 로우가 되어, 어드레스(IA2)가, 1클럭 후에, 어드레스제어신호(YAL)의 타이밍으로, 어드레스버스에 출력되는 것을 나타낸다.
도 29c는, n = 3에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(IASW)는 하이가 하이가 되고, 3클럭 후에, 어드레스(IA1)가 어드레스제어신호(YAL)의 타이밍으로 출력되고, 제 2 명령이 입력되면, 어드레스셀렉트신호(IASW)는 로우가 되어, 어드레스(IA2)는 1클럭 후에, 어드레스제어신호(YAL)의 타이밍으로 어드레스버스에 출력되는 것을 나타낸다.
도 30a, 30b, 및 30c는 버스트카운터의 동작을 설명하기 위한 타이밍챠트이다.
도 30A는, n= 2에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(IASW)가 하이가 되고, 제 1 명령의 입력에 의해, 2클럭 후에, 어드레스입력(IA1)은 어드레스제어신호(YAL)의 타이밍으로 어드레스버스에 출력되고, 제 2 명령이 입력되면, 어드레스셀렉트신호(IASW)는 계속해서 하이가 되어, 어드레스(IA2)는 1클럭 후에, 어드레스제어신호(YAL)의 타이밍으로 어드레스버스에 출력되는 것을 나타낸다.
도 30b는, n = 1에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(IASW)가 로우가 되어, 제 1 명령의 입력에 의해, 어드레스(IA1)는, 1 클럭 후에, 어드레스제어신호(YAL)의 타이밍으로 어드레스버스에 출력되고, 제 2 명령이 입력되면, 어드레스셀렉트신호(IASW)는 계속해서 로우가 되어, 어드레스(IA2)는 1클럭 후, 어드레스제어신호(YAL)의 타이밍으로 어드레스버스로 출력되는 것을 나타낸다.
도 30C는, n = 2에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(IASW)가 하이가 되어, 제 1 명령의 입력에 의해, 어드레스(IA1)는 2클럭 후에, 어드레스제어신호(YAL)의 타이밍으로 어드레스버스에 출력되고, 제 2 명령이 입력되면, 어드레스셀렉트신호(IASW)는 계속해서 하이가 되어, 어드레스(IA2)는 2클럭 후에, 어드레스제어신호(YAL)의 타이밍으로 어드레스버스에 출력되는 것을 나타낸다.
따라서, 이 실시예에 따른 반도체메모리장치에 따르면, 충분한 동작마진을 가지면서 두 개이상의 어드레스를 보지하여 명령의 종류에 대응하여 선택된 어드레스를 출력하는 것을 수행할 수 있다.
더욱이, 이 실시예에 따르면, 다양한 어드레스입력을 갖는 반도체메모리장치에 있어서, 플렉서블한 어드레스선택과 어드레스출력타이밍의 설정을 가능하게 한다.
제 3 실시예
도 31은 본 발명의 제 3 실시예에 따른 반도체메모리장치의 전체 구성을 나타내는 블록도이다.
도 31에 표현된 것처럼, 본 실시예의 반도체메모리장치는 메모리셀어레이(1, 2), 워드드라이버(3,4), DIN/DOUT회로(5A,6A), 기록앰프(7,8), 센스앰프(9,10,11,12), 컬럼디코더(13,14), 코맨드디코더(15C), 버스트카운터(16C)와 컬럼제어회로(17C)로 구성되어 있다.
도 31에 도시된 제 3 실시예의 구성은 코맨드디코더(15C)가 어드레스제어신호(YAL,YALW) 대신에 어드레스제어신호(1j,2j)를 출력한다는 것과 버스트카운터(16)가 어드레스제어신호(YAL,YALW) 대신에 어드레스 제어신호(1j,2j)를 사용하는 출력타이밍을 제어한다는 점에서, 도 1에 도시된 구성과 크게 다른다. 이러한 구성요소들을 제외한 구성은 제 1 실시예의 구성들과 거의 유사하다. 도 31에서의 참조부호는 도 1에 도시된 것과 동일한 구성요소의 참조부호와 같다. 설명을 간략화 하기위해, 동일부분의 설명은 이하 생략한다.
코맨트디코더(15C)는, DDR-SDRAM의 경우, DDR모드신호(MDDR)가 하이로 될때, 외부명령신호(CSB,RASB,CASB,WEB)와 클럭신호(CLK)에 따라 내부명령신호인 기록/판독명령(RWCMD) 및 어드레스명령신호(1j,2j)를 발생한다. 버스트카운터(16C)는 어드레스제어신호(11)에 의해 정의되는 타이밍으로 래치회로에어드레스입력(IA0∼IAj)을 래치하고 어드레스제어신호(2j)에 의해 정의되는 타이밍으로 래치회로에서 래치된 데이타를 판독하여 신호보지회로에 이 데이타를 보지하고 버스트카운터에서 어드레스출력을 발생한다. 또한, 버스트카운터는 어드레스입력(IA0∼IAj)을 그 발생시마다 래치하여, 어드레스제어신호(2j)에 의해서 정해지는 타이밍으로 래치된 데이타를 판독하여, 이 데이타를 신호보지회로에 보지한 후 어드레스출력을 발생한다. 더욱이, 버스트카운터회로는, 어드레스제어신호(NAAL)의 발생마다, 미리 정해진 버스트 길이에 대응하는 시간동안, 2가 부가된 어드레스출력을 순차적으로 발생하는 과정을 반복하여 수행한다.
다음으로, 이 실시예의 코맨드디코더(15C)의 구성과 동작의 예를 설명한다.
도 32는 본 발명의 제 3 실시예에 따른 반도체메모리장치의 회로구성의 예를 나타내는 블록도이다.
도 33은 본 실시예의 코맨드디코더의 동작을 나타내는 타이밍챠트이다.
도 32에 도시된 바와 같이, 코맨드디코더는 코맨드래치회로(CML), AND회로(AL21∼AL29), OR회로(OL21), 플립플롭(FE21,FE22), 지연장치(DL21∼DL24)로 구성되어 있다.
코맨드래치회로(CML)는 반도체메모리장치의 외부신호(CSB,RASAB,CASB,WEB)를 수신하며 이 신호들을 클럭(CLK)에 동기화하여 디코드하고 이들을 내부신호(CS,RAS,CAS,WE)로서 출력한다. 만약, 외부명령신호(MDDDR)가 하이이면, AND회로(AL21)의 출력은 명령신호(WE)가 하이일 때(디코더에 의해 기록되는 시간에) 하이로 되며, 명령신호(WE)가 로우일 때(디코더에 의해 판독되는 시간에) 로우로 된다.
AND회로(AL22)의 출력은 명령의 선택이 명령신호(CS)에 의해 지시되어, 로우어드레스의 선택이 명령신호(RAS)에 의해 지시되지 않고 컬럼어드레스의 선택이 명령신호(CAS)에 의해 지시될 때 하이로 되기 때문에, 데이타를 기록하는 때에, AND회로의 출력(B)은 하이로 되고 데이타를 판독하는 때에 AND회로의 출력(A)이 하이로 된다.
이것에 의해서, AND회로(AL28)는 출력(A)과 출력(A)을 반전시키고 이 반전된 신호를 지연장치(DL23)에 의해 지연시켜 얻어진 출력과의 일치를 검출함으로써 원샷펄스로 이루어지는 어드레스제어신호(10)를 발생시킨다. 또한, AND회로(AL29)는 출력(B)와 출력(B)를 반전시키고 이 반전된 신호를 지연장치(DL24)에 의해 지연시켜 얻어진 출력과의 일치를 검출함으로써 원샷펄스로 이루어지는 어드레스제어신호(11)를 발생시킨다. 더욱이, 기록/판독명령(RWCMD)은 AND회로(AL23)로부터 OR회로(OL21)를 통해 즉시 출력되며, 또한 기록/판독명령(RWCMD)은 AND회로(AL24)로부터 플립플롭(FE21, FE22)을 통해 2 클럭 지연되어 발생되는 출력(D)에 의해서도 출력된다. 또한, 어드레스제어신호(20)는 AND회로(AL23)의 출력이 클럭신호(CLK)에 일치될 때 AND회로(AL25)로부터 출력되며, 어드레스제어신호(21)는 플리플롭(FE22)의 출력(D)이 클럭신호(CLK)에 일치될 때 AND회로(AL26)로부터 출력된다. 이 때, 각 어드레스제어신호(20,21)는 클럭신호를 지연장치(DL22)를 통과하여 지연시키는 것에 의해 기록/판독명령(RWCMD)의 입상에 대응하는 원샷펄스로 출력된다.
이 때, AND회로(AL23)의 출력(A)과 출력(A)를 지연회로(DL21)를 통과시켜 지연시킨 지연된 출력의 사용으로 얻어진 AND회로(AL27)의 출력(C)을 플리플롭(FE22)의 리셋입력(R)에 연결시킴으로써, OR회로(OL21)의 두 입력이 동시에 발생하더라도, 플리플롭(FE22)을 리셋하여 출력(B)에 의한 기록/판독명령이 발생하지 않도록 하고, 출력(A)에 의한 기록/판독명령(RWCMD)이 우선적으로 발생된다.
DDR-SDRAM등의 사양에서, '연속하는 명령이 입력될 때, 먼저 입력된 기록명령 또는 판독명령이 나중에 입력된 명령에 의해 인터럽트되는' 경우에, 모든 플리플롭에 리셋신호를 입력함으로써, 상술의 사양을 만족시킬 수 있다.
만약, 기록/판독명령이외의 명령(미도시)이 입력되어, 먼저 입력된 기록/판독명령을 인터럽트하는 경우에는, 모든 플립플롭에 상술한 다른 명령으로부터 생성되는 리셋신호와 노드 C로부터의 출력의 논리합에 의해 얻어진 출력을 입력함으로써 상기 사양을 만족할 수 있다.
코맨드디코더의 동작예들을 도 33을 참조하여 설명한다. 기록명령(W)이 입력되면, 출력(B)이 발생하여 어드레스제어신호(11)가 출력된다. 2 클럭 후에, 출력(D)이 발생하여, OR회로(OL21)를 통해 기록/판독명령(RWCMD)이 출력되고, 어드레스제어신호(21)가 출력된다.
더욱이, 판독명령(R)이 입력되면, 출력(A)이 발생되어 어드레스제어신호(10)가 출력된다. OR회로(OL21)를 통해 기록/판독명령(RWCMD)이 출력된 후, 즉시 어드레스제어신호(20)가 출력된다. 기록명령(W)의 입력으로부터 2 클럭 후에 판독명령(R)이 입력되는 경우에, 기록명령(W)의 입력에 의해서 출력(B)가 발생하고, 이에 의해, 어드레스신호(11)가 출력되지만, 판독명령(R)의 입력에 의해서 출력(A)가 발생하고, 이에 의해, 출력(C)이 발생하기 때문에, 플립플롭(FE22)이 리셋되어 출력(D)는 발생하지 않는다. 한편, 출력(A)의 발생에 의해, 어드레스제어신호(10)가 출력되어 OR회로(OL21)를 통해 기록/판독명령(RWCMD)이 출력됨과 동시에 어드레스제어신호(20)가 출력된다.
기록명령(W)의 입력으로부터 1 클럭 후에 판독명령(R)이 입력되어 어드레스제어신호(11)가 발생되는 경우에도, 판독명령(R)의 입력에 의해 출력(A)가 발생하고, 이에 의해, 출력(C)가 발생하기 때문에, 출력(D)은 발생하지 않고, 출력(A)의 발생에 의해, 어드레스제어신호(10)가 출력되어, 기록/판독명령(RWCMD)이 출력되고, 어드레스제어신호(20)가 출력된다.
더욱이, DDR-SDRAM의 사양의 경우에, 이 실시예에 따르면, 연속적인 방식으로, 판독명령에 이어 기록명령이 입력되면, 기록명령이 판독명령에 의해 인터럽트되어, 기록/판독명령(RWCMD) 및 어드레스는 출력되지 않으며, 모든 플립플롭에 리셋신호를 입력함으로써 상기 사양을 만족시킬 수 있다.
판독명령에 이어 기록명령이 연속적으로 입력되는 경우와 같이, 기록명령에 이어 판독명령이 연속적으로 입력되고 미도시된 다른 명령이 요구되는 경우에도, 모든 플리플롭에 리셋신호를 입력함으로써 상기 사양을 만족시킬 수 있다.
다음에, 이 실시예의 버스트카운터(16C)의 구성과 동작의 예를 설명한다.
도 34A 내지 도 34D는 본 발명의 반도체메모리장치의 버스트카운터를 구성하는 래치회로 및 신호보지회로의 구성예를 나타낸다. 도 35A 내지 도 35C는 버스트카운터의 제 1 구성예를 설명하는 블록도이다. 도 36A 내지 도 36C는 버스트카운터의 제 2 구성예를 설명하는 블록도이다. 도 37A 내지 도 37C는 버스트카운터의 제 1 구성예의 타이밍챠트이다. 도 38A 내지 도 38B는 버스트카운터의 제 2 구성예의 타이밍챠트이다.
도 34A는 래치회로의 동작원리를 보여주는 블록도로서 스위치(SW31,SW32)와 래치회로(LC31)로 구성된다. 본 실시예의 래치회로에서, 스위치(SW31)은 어드레스제어신호(1j)에 의해 턴온되고 입력(IN)의 상태는 래치회로(LC31)에서 포획되어 래치되며, 다음에, 스위치(SW32)는 어드레스제어신호(2j)에 의해 턴온되어 래치회로(LC31)의 상태에 따른 출력(OUT)을 발생한다.
도 34B는 래치회로의 특정한 예를 보여주는 블록도로서 게이트회로(G31, G32)와 래치회로(LC32)로 이루어져 있다. 이 실시예의 래치회로에서, 게이트회로(G31)는 어드레스제어신호(1j)에 의해 턴온되고 입력(IN)의 상태는 래치회로(LC32)에서 포획되어 래치되며, 다음에, 게이트회로(G32)는 어드레스제어신호(2j)에 의해 턴온되어 래치회로(LC32)의 상태에 따른 출력(OUT)을 발생한다.
도 34C는 래치회로의 특정한 예를 보여주는 블록도로서 래치회로(LC33)와 게이트회로(G33)로 이루어져 있다. 이 실시예의 래치회로에서, 입력(IN)의 상태는 래치회로(LC33)에서 래치되고 게이트회로(G33)는 어드레스제어신호(2j)에 의해 턴온되어 래치회로(LC33)의 상태에 따른 출력(OUT)을 발생한다.
도 34D는 래치회로의 특정한 예를 보여주는 블록도로 래치회로(LC34)로 이루어져 있다. 이 실시예의 래치회로에서, 입력(IN)은 각 입력이 발생되는 때마다 래치회로(LC34)에서 래치되어 출력(OUT)이 발생된다.
도 35A 내지 도 35C는 버스트카운터의 구성예를 보여준다. 도 35에 도시된 구성은 입력버퍼(BUF), 래치회로(LCC10,LCC11), 신호보지회로(SH) 및 버스트카운터회로(BC3)를 포함한다. 이 실시예에서, 각 래치회로(LCC10,LCC11)는 입력버퍼(BUF)로부터 입력되는 어드레스입력(IAj)을 각 대응하는 어드레스제어신호(10,11)에 부합되게 래치하고 래치된 신호를 각각 대응하는 어드레스제어신호(20, 21)에 따라 출력한다. 신호보지회로(SH)는 래치회로(LCC10 또는 LCC11)의 출력을 보지 한다. 버스트카운터회로(BC3)는 신호보지회로(SH)로부터 신호가 입력된 후 즉시 또는 소정의 시간경과 후 어드레스출력을 발생하여, 그 후 어드레스제어신호(NYAL)가 발생할 때마다, 순차적으로 2가 부가된 어드레스출력(YPj)을 발생하는 과정을, 1 클럭마다 소정의 버스트 길이에 해당하는 시간동안 반복하여 실행한다.
도 35B에 도시된 구성은 입력버퍼(BUF), 래치회로(LCC10,LCC11,LCC12), 신호보지회로(SH), 그리고 버스트카운터(BC3)를 포함한다.
이 실시예에서, 각 래치회로(LCC10,LCC11,LCC12)는 입력버퍼(BUF)로부터 입력되는 어드레스입력(IAj)을 각각 대응하는 어드레스제어신호(10,11,12)에 부합되게 래치하고 래치된 신호를 각각 대응하는 어드레스제어신호(20, 21, 22)로 출력한다. 신호보지회로(SH)는 래치회로(LCC10,LCC11,또는 LCC12)의 출력을 보지한다. 버스트카운터회로(BC3)는 신호보지회로(SH)로부터의 입력에 의해 동작을 시작한다.도 35C에 도시된 구성은 입력버퍼(BUF), 두 개 이상의 래치회로(LCC10,LCC11,...,LCC1j), 신호보지회로(SH), 그리고 버스트카운터회로(BC3)를 포함한다. 이 실시예에서, 각 래치회로(LCC10,LCC11,...,LCC1j)는 입력버퍼(BUF)로부터 입력되는 어드레스입력(IAj)을 각각 대응하는 어드레스제어신호(10,11,...,1j)에 부합되게 래치하고 래치된 신호를 각각 대응하는 어드레스제어신호(20,21,...,2j)로 출력한다. 신호보지회로(SH)는 래치회로(LCC10,LCC11,...,LCC1j)중 어느하나의 출력을 보지한다. 버스트카운터회로(BC3)는 신호보지회로(SH)로부터의 입력에 의해 동작을 시작한다.
도 36A 내지 도 36C는 버스트카운터의 구성예를 보여준다. 도 36A에 도시된 구성은 입력버퍼(BUF), 래치회로(LCC10,LCB11), 신호보지회로(SH), 그리고 버스트카운터회로(BC3)를 포함한다. 래치회로(LCC10)는 입력버퍼(BUF)로부터 입력되는 어드레스입력(IAj)을 각각 대응하는 어드레스제어신호(10)에 부합되게 래치하고 래치된 신호를 어드레스제어신호(20)에 따라 출력한다. 래치회로(LCB11)는 입력버퍼(BUF)로부터 입력되는 어드레스입력(IAj)을 입력을 받는 매 시간마다 래치하고 래치된 신호를 어드레스제어신호(21)에 따라 출력한다. 신호보지회로(SH)는 래치회로(LCC10 또는 LCB11)의 출력을 보지한다. 버스터카운터(BC3)는 신호보지회로(SH)로부터 신호가 입력된 후 즉시, 또는 소정의 시간경과 후에 어드레스출력을 발생하고, 다음에, 어드레스제어신호(NYAL)의 발생마다, 순차적으로, 2가 부가된 어드레스출력(YPj)을 발생하는 과정을, 1클럭 마다 소정의 버스트 길이에 해당하는시간동안 반복하여 실행한다.
도 36B에 도시된 구성은 입력버퍼(BUF), 래치회로(LCC10,LCC11,LCB12), 신호보지회로(SH), 그리고 버스트카운터회로(BC3)를 포함한다. 각 래치회로(LCC10, LCC11)는 입력버퍼(BUF)로부터 입력되는 어드레스입력(IAj)을 각각 대응하는 어드레스제어신호(10, 11)에 부합되게 래치하고 래치된 신호를 각각 대응하는 어드레스제어신호(20, 21)로 출력한다. 래치회로(LCB12)는 입력버퍼(BUF)로부터 입력되는 어드레스입력(IAj)을 각각 대응하는 어드레스제어신호(22)에 부합되게 래치하고 래치된 신호를 각각 대응하는 어드레스제어신호(21)로 출력한다. 신호보지회로(SH)는 래치회로(LCC10,LCC11,LCB12)중 어느하나로부터의 출력을 보지한다. 버스트카운터회로(BC3)는 신호보지회로(SH)로부터의 입력에 의해 동작을 시작하도록 제공된다.
도 36C에 도시된 구성은 입력버퍼(BUF), 두 개 이상의 래치회로(LCC10, LCC11등), 래치회로(LCB1j), 신호보지회로(SH), 그리고 버스트카운터회로(BC3)을 포함한다. 각 래치회로(LCC10,LCC11등)는 입력버퍼(BUF)로부터 입력되는 어드레스 입력(IAj)을 각각 대응하는 어드레스제어신호(10,11등)에 부합되게 래치하고 래치된 신호를 각각 대응하는 어드레스제어신호(20,21등)로 출력한다. 래치회로(LCB1j)는 입력버퍼(BUF)로부터 입력되는 어드레스입력(IAj)을 입력마다 래치하고 래치된 신호를 어드레스제어신호(2j)에 따라 출력한다. 신호보지회로(SH)는 래치회로(LCC10,LCC11,...,LCB1j)중 어느하나로부터의 출력을 보지한다 버스트카운터회로(BC3)는 신호보지회로(SH)로부터의 입력에 의해 동작을시작하도록 제공된다.
이 실시예에서 버스트카운터의 동작을 도 37A 내지 도 40B를 참조하여 설명한다. 도 37A 내지 도 37C는 도 35A 내지 도 35C에 도시된 버스트카운터의 구성예의 타이밍챠트를 나타낸다. 도 37A는, n = 2에서, 어드레스(IA1,IA2)가 제 1 및 제 2 명령(CMD)에 응답하여 입력될 때, 제 1 명령의 입력에 의해서 어드레스셀렉트신호(11)가 턴온되고 어드레스제어신호(21)가 온될 때, 즉시 어드레스(IA1)가 어드레스버스에 출력되며, 제 2 명령에 의해서 어드레스셀렉트신호(11)가 턴온되고 어드레스제어신호(21)가 온될 때, 즉시 어드레스(IA2)가 어드레스버스에 출력되는 것을 나타낸다.
도 37B는, n = 2에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(10)가 턴온되고, 2클럭 후에, 어드레스제어신호(20)가 턴온되어, 어드레스(IA1)가 어드레스버스에 출력되며, 제 2 명령이 입력되면, 어드레스선택신호(10)가 온(ON)되고, 2클럭 후에, 어드레스제어신호(20)가 턴온되어, 어드레스(IA2)가 어드레스버스에 출력되는 것을 나타낸다.
도 37C는, n = 2에서, 제 1 명령이 입력되면, 어드레스선택신호(10)가 턴온되고, 2클럭 후에 어드레스제어신호(20)가 턴온되어, 어드레스(IA1)가 어드레스버스에 출력되고, 제 2 명령이 입력되면, 어드레스선택신호(11)가 턴온되어, 2클럭 후에 어드레스제어신호(21)가 턴온되어, 어드레스(IA2)가 어드레스버스에 출력되는 것을 나타낸다.
도 38A 내지 도 38B는 도 35A 내지 도 35C에 도시된 버스트카운터의 구성예의 타이밍챠트를 나타낸다.
도 38A는, n = 3에서, 제 1 명령이 입력되면, 어드레스선택신호(10)가 턴온되고, 2클럭 후에 어드레스제어신호(20)가 턴온되어, 어드레스(IA1)가 어드레스버스에 출력되며, 제 2 명령이 입력되면, 어드레스선택신호(11)가 턴온되고 즉시 어드레스제어신호(21)가 턴온되어, 어드레스(IA2)가 어드레스버스에 출력되는 것을 나타낸다.
도 38B는, n = 2에서, 제 1 명령이 입력되면, 어드레스선택신호(11)가 턴온되고, 제 2 명령이 입력되면, 어드레스제어신호(11)가 턴온되어, 제 1 명령입력에 의한 2클럭 후의 어드레스제어신호(21)와, 제 2 명령의 입력 즉시 발생한 어드레스제어신호(21)의 충돌을 발생하지만, 제 2 명령명령이 우선적으로 입력되여, 어드레스제어신호(21)가 출력되고, 어드레스(IA2)가 어드레스버스에 출력되는 것을 나타낸다.
도 38A 내지 도 39C는 도 36A 내지 도 36C에 도시된 버스트카운터의 구성예의 타이밍챠트를 나타낸다.
도 39A는, n = 2에서, 제 1 명령이 입력되면, 어드레스셀렉트신호(21)가 출력되어, 어드레스(IA1)가 래치회로(B)로부터 어드레스버스로 출력되며, 제 2 명령이 입력되면, 어드레스선택신호(21)가 출력되어, 어드레스(IA2)가 래치회로(B)로부터 어드레스버스로 출력되는 것을 나타낸다.
도 39B는, n = 2에서, 제 1 명령이 입력되면, 어드레스선택신호(10)가 출력되고, 2클럭 후에, 어드레스제어신호(20)가 출력되어, 래치회로로부터어드레스(IA1)가 어드레스버스로 출력되며, 제 2 명령이 입력되면, 어드레스선택신호(10)가 출력되고, 2클럭 후에 어드레스제어신호(20)가 출력되어, 어드레스(IA2)가 래치회로로부터 어드레스버스로 출력되는 것을 나타낸다. 이 경우에서, 어드레스제어신호(21)가 출력되지 않기 때문에, 래치회로(B)로부터의 어드레스출력은 발생하지 않는다.
도 39C는, n = 2에서, 제 1 명령이 입력되면, 어드레스선택신호(10)가 턴온되고, 2클럭 후에 어드레스제어신호(20)가 턴온되어, 어드레스(IA1)가 래치회로로부터 어드레스버스로 출력되며, 또한, 제 2 명령입력으로부터 2 클럭 후에 어드레스제어신호(21)가 턴온되어, 어드레스(IA2)가 래치회로(B)로부터 어드레스버스로 출력되는 것을 나타낸다.
도 40A 내지 도 40B는 도 36A 내지 도 36C에 도시된 버스트카운터의 구성예의 타이밍챠트이다. 도 40A는, n = 3에서, 제 1 명령이 입력되면, 어드레스선택신호(10)가 출력되고, 2클럭 후에 어드레스제어신호(20)가 출력되어, 어드레스(IA1)가 래치회로로부터 어드레스버스로 출력되며, 제 2 명령입력에 의해서 어드레스선택신호(21)가 출력되어, 어드레스(IA2)가 래치회로(B)로부터 어드레스버스로 출력되는 것을 나타낸다.
도 40B는, n = 2에서, 제 1 명령입력 후의 2클럭 후에 발생되는 어드레스제어신호(21)와, 제 2 명령입력에 의해 발생되는 어드레스셀렉트신호(21)간에 충돌이 발생하지만, 제 2 명령이 우선적으로 입력되어 어드레스제어신호(21)가 출력되고, 어드레스(IA2)가 어드레스버스로 출력되는 것을 나타낸다.
따라서, 이 실시예의 반도체메모리장치에 따르면, 충분한 동작마진을 가지면서 두 개 이상의 어드레스를 보지하고 명령의 종류에 대응하는 어드레스의 선택출력을 수행하는 것이 가능하다.
더욱이, 이 실시예에 따르면, 다양한 어드레스입력을 가지는 반도체메모리장치에 있어서, 플렉서블한 어드레스의 선택과 어드레스출력의 타이밍설정을 가능하게 한다. 부가적으로, 임의의 순서로 포획된 어드레스입력을 재배열하는 것이 가능하다.
제 4 실시예
도 41은 제 4 실시예에 의한 반도체메모리장치의 전체구성을 나타내는 블록도이다.
도 41에서 도시된 바와 같이, 이 실시예에 의한 반도체메모리장치는, 메모리셀어레이(1,2), 워드드라이버(3,4), DIN/DOUT회로(5A,6A), 기록앰플(7,8), 센스앰플(9,10,11), 칼럼디코더(13,14), 코맨드디코더(15A), 버스트카운터(16D)와 컬럼제어회로(17A)로 구성되어 있다.
제 4 실시예의 구성은, 명령 디코더가 어드레스제어신호(1j,2j) 외에 어드레스제어신호(YAL)을 출력하도록 채택되었다는 것과, 버스트카운터(16D)가 어드레스제어신호(1j,2j) 외에 어드레서제어 신호(YAL)를 사용하여 어드레스출력타이밍에 대한 제어를 수행하도록 채택되었다는 점에서, 제 3 실시예(도 31)의 구성과 크게 상이하다. 이러한 구성요소를 제외하고, 이 실시예의 구성은 제 3 실시예의 구성과 동일하다. 도 41에서 동일한 참조부호는 도 31에서 대응하는 구성요소를 나타낸다. 간략화하기 위해, 이하에서는 동일한 부분에 대한 설명을 생략한다.
DDR-SDRAM의 경우, 코맨드디코더(15D)는, DDR모드신호(MDDR)가 하이인 경우에, 외부명령신호(CSB,RASB,CASB,WEB)와 클럭신호(CLK)에 따라 내부명령신호인 기록/판독명령(RWCMD)과 어드스제어신호(1j, 2j, YAL)를 출력하기 위해 채택된다.
버스트카운트(16D)는, 어드레스제어신호(1j)에 의해 정의된 타이밍으로 래치회로에 어드레스입력(IAO∼IAj)으로서 입력된 신호를 보지하고, 어드레스제어신호(2j)에 의해 정의된 타이밍으로 래치회로에 의해 보지된 데이터를 판독하여, 신호보지회로에 이들을 저장하고, 어드레스제어신호(YAL)에 의해 이들을 판독하여, 버스트카운터회로로부터의 어드레스출력으로서 이들을 출력하기 위해 사용된다. 또한, 버스트카운터는, 발생시마다 어드레스입력(IAO∼IAj)을 래치하고, 어드레스제어신호(2j)에 의해 정의된 타이밍으로 래치된 데이터를 판독하여, 어드레스출력으로서 출력하는 기능을 한다. 더욱이, 버스트카운터회로는, 소정 버스트길이에 대응하는 기간동안 어드레스제어신호(NYAL)의 발생시 마다 2가 부가된 어드레스출력을 연속적으로 발생시키는 반복적 과정을 수행하기 위해 사용된다.
다음에, 이 실시예에 의한 코맨드디코더(15D)의 구성예와 동작에 관해서 설명한다. 도 42는 반도체메모리장치에서 코맨드디코더의 회로구성의 일예를 나타내는 블록도이다. 도 43은 코맨드디코더의 동작을 나타내는 타이밍차트이다.
도 42에 도시된 바와 같이, 이 실시예에서 코맨드디코더는, 코맨드래치회로(CML), AND회로(AL31,AL33,AL34,AL35,AL36,AL37,AL38,AL39), OR회로(OL31,OL32), 플립플롭(FF31,FF32)과 지연소자(DL31,DL32,DL33,DL34,DL35)로구성되어 있다.
코맨드래치회로(CML)은, 반도체메모리장치의 외부명령신호(CSB,RASB,CASB,WEB)를 클럭신호(CLK)에 동기하여 디코더하여, 내부명령신호(CS,RAS,CAS,WE)를 출력하기 위해 사용된다. 외부명령신호(MDDDR)가 하이이면, AND회로(AL31)의 출력은, 명령신호(WE)가 하이이면(즉, 데이터기록시에) 하이가 되고, 명령신호(WE)가 로우이면(데이터판독시에) 로우가 된다. AND회로(AL32)의 출력은, 명령의 선택이 명령신호(CS)에 의해 지시되고, 로우어드레스의 선택은 명령신호(RAS)에 의해 지시되지 않으며, 컬럼어드레스의 선택은 코맨드신호(CAS)에 의해 지시될 때 하이가 되고, AND회로(AL34)의 출력(B)은, 데이터기록 시간에 하이가 되며, AND회로(AL33)의 출력(A)은 데이터판독시에 하이가 된다. 이 때문에, AND회로(AL38)는, 출력(A)을 반전시키고 지연소자(DL33)를 통과하여 얻어진 출력과 출력(A)의 일치를 검출할 때 원샷펄스로 구성된 어드레스제어신호(10)를 발생시키기 위해 채택된다. 또한, AND회로(AL39)는, 출력(B)를 반전시키고 지연소자(DL34)를 통과시켜 얻어진 출력과 출력(B)의 일치를 검출할 때, 원샷펄스로 구성된 어드레스제어신호(11)를 발생시키기 위해 채택된다.
기록/판독명령(RWCMD)은 AND회로(AL33)과 OR회로(OL31)를 통해서 직접 출력되고, AND회로(AL34)와 플립플롭(FF31,FF33)을 통해서 2클럭 후, 출력(D)이 생성된다. AND회로(AL35)은, AND회로(AL33) 출력과 클럭신호(CLK)에 의해 어드레스제어신호를 출력하기 위해서 사용된다. 반면에 AND회로(AL36)은, 플립플롭(FF32)로부터의 출력(D)와 클럭신호(CLK)에 의해 어드레스제어신호(21)를 출력하기 위해 사용된다. 이때, 각각의 어드레스제어신호(20,21)는, 지연소자(DL32)를 통해 지연된 클럭신호(CLK)에 의해 기록/판독명령의 발생에 대응하는 원샷펼스로서 출력된다. 어드레스제어신호(YAL)는, 지연소자(DL35)를 사용하여 지연된 OR회로(OL32)에서 어드레스제어회로(20,21)을 논리합하여 얻어진 신호를 만들어서 발생된다.
이때, AND회로(AL33)의 출력(A)을 이용하여 얻어진 AND회로(AL37)의 출력(C)과 플립플롭(FF32)의 리셋입력(R)에 지연소자(31)을 통해 출력(A)을 통과시켜 얻은 지연신호를 연결시켜, OR회로(OL31)에서 두 개의 입력이 동시에 발생될 때, 플립플롭(FF32)은 리셋되어, 출력(B)에 의해 유도된 기록/판독명령(RWCMD)이 발생되지 않고, 출력(A)에 의해 유도된 기록/판독명령(RWCMD)이 우선적으로 출력된다.
'연속하는 명령들이 입력되는 경우에 먼저 입력된 기록명령 또는 판독명령이 나중에 입력된 명령에 의해 인터럽트된다.'에서의 DDR-SDRAM로서의 사양의 경우, 상기 사양은 모든 모든 플립플롭에 대하여 리셋신호를 입력함으로써 만족시킬 수 있다.
판독명령과 기록명령이외의 명령(미도시)이 입력될 때, 미리 입력된 판독명령과 기록명령은 인터럽트된다는 사양이 요구되면, 그 사양은, 모든 플립플롭에 대한 노드(C)로부터 출력과 다른 코맨드로부터 생성된 리셋신호를 논리합하여 만족될 수 있다.
다음에, 이 실시예에 의한 코맨드디코더의 동작예를 도 43을 참조하여 설명한다. 기록명령(W)의 입력에 의해, 출력(B)이 발생되어 어드레스제어신호(11)가 출력되도록 한다. 2클럭 후, 출력(D)가 발생되어, 기록/판독명령(RWCMD)은OR회로(OL31)를 통해서 출력되고, 어드레스제어신호(21)가 출력된다. 더욱이, 판독명령의 입력에 의해, 출력(A)이 발생되어 어드레스제어신호(10)가 출력되도록 하고, 기록/판독명령(RWCMD)은 OR회로(OL31)를 통해 출력되고, 어드레스제어신호(20)가 발생된다.
판독명령(R)이, 기록명령(W)의 입력 후 2클럭 후에 입력되되면, 출력(B)는 기록명령(W)의 입력에 의해 발생되어, 어드레스제어신호(11)가 출력되도록 한다. 그러나, 출력(A)이 판독명령(R)의 입력에 의해 발생기 때문에, 출력(C)이 발생되고 플립플롭(FF32)이 리셋되어, 출력(D)은 발생되지 않는다. 한편, 출력(A)의 발생에 의해, 어드레스제어신호(10)가 출력되고, 판독/기록명령(RWCMD)은 OR회로(OL31)를 통해 출력되어, 어드레스제어신호(20)가 출력되도록 한다.
더욱이, 어드레스제어신호(11)가, 기록명령(W)의 입력 후 1클럭 후의 판독명령(R)의 입력에 의해 발생될 때, 출력(A)는 상기 경우와 유사한 방식으로 판독명령(R)의 입력에 의해 발생된다. 그러나, 출력(C)가 발생되기 때문에, 출력(D)는 발생되지 않고, 출력(A)의 발생에 의해, 어드레스제어신호(10)는 출력되고 판독/기록명령(RWCMD)은 출력되며 어드레스제어신호(20)가 발생된다.
부가적으로, 어드레스제어신호(20,21)의 발생에 의해, 어드레스제어신호(YAL)는 OR회로(OL32)를 통해 출력된다.
DDR-SDRAM의 사양에 따라서, 기록명령에 이어서 판독명령이 입력되면, 기록명령은 판독명령에 의해 인터럽트되어 판독/기록명령(RWCMD)과 어드레스는 출력되지 않는다. 상기 사양은 모든 플립플롭에 리셋신호를 입력함으로써 만족될 수 있다.
기록명령에 이어서 판독명령이 연속적으로 입력되는 경우와 같이, 판독명령이 입력되고, 연속적으로, 기록명령이 입력되어, 도시하지 않은 다른 명령에 의한 인터럽트가 요구되는 경우에, 상기 사양은 모든 플립플롭에 리셋신호를 입력입력함으로써 만족시킬 수 있다.
다음에, 이 실시예의 버스트카운터(16D)의 구성예와 동작에 관해서 설명한다. 도 44a 내지 도45c는 반도체메모리장치의 버스트카운터의 구성의 일예를 나타내는 블록도이다.
도 46a 내지 도 49c는 반도체메모리장치의 버스트카운터의 동작의 예를 나타내는 타이밍챠트이다.
도 44a에 도시된 구성은 입력버퍼(BUF), 래치회로(LCC20,LCC21), 신호보지 회로(SH)와 버스트카운터(BC4)를 포함한다.
이 실시예에서, 래치회로(LCC20,LCC21)는, 어드레스제어신호(10,11)에 응답하여 어드레스입력(IAj)를 래치하고, 어드레스제어신호(20,21)에 응답하여 래치된 신호를 출력하기 위해 사용된다. 신호보지회로(SH)는 래치회로(LCC20,LCC21)의 출력을 보지하기 위해서 사용된다. 버스트카운터회로(BC4)는 어드레스출력을 발생시키기 위해 사용되고, 신호가 신호보지신호(SH)로부터 입력된 후, 어드레스제어신호(YAL)가 발생될 때, 또는 소정클럭기간후, 어드레스제어신호(NYAL)의 발생 때마다, 소정의 버스트길이에 대응하는 기간동안, 1클럭마다 2가 부가된 어드레스출력(YPj)을 연속적으로 발생시키는 반복적 과정을수행한다.
도 44b에 도시된 구성은, 입력버퍼(BUF), 래치회로(LCC20,LCC21,LCC22), 신호보지회로(SH), 버스트카운터회로(BC4)를 포함한다. 이 실시예에서, 래치회로(LCC20, LCC21,LCC22)의 각각은 어드레스제어신호(10,11,12)에 응답하여 입력버퍼(BUF)로부터 어드레스입력(IAj)을 래치하고, 어드레스제어회로(20,21,22)에 응답하여 래치된 신호를 출력하기 위해 사용된다. 신호보지회로(SH)는 래치회로(LCC20,LCC21,LCC22)로부터 출력을 보지하기 위해 사용된다. 버스트카운터회로(BC4)는 어드레스제어신호(YAL)의 발생시 신호보지회로(SH)로부터의 신호를 입력함으로써 동작을 시작하도록 한다.
도 44c에 도시된 구성은, 입력버퍼(BUF), 2개 이상의 래치회로(LCC20,LCC21,...,LCC2j), 신호보지회로(SH), 버스트카운터회로(BC4)를 포함한다.
이 실시예에서, 래치회로(LCC20,LCC21,...,LCC2j)는 어드레스제어신호(10,11,...,1j)에 따라 입력버퍼(BUF)로부터 어드레스입력(IAj)을 래치하고, 어드레스제어신호(20,21,22)에 응답하여 래치된 신호를 출력하기 위해 사용된다. 신호보지회로(SH)는 래치회로(LCC20,LCC21,...,LCC2j)중의 어느 하나의 출력을 보지하기 위해 사용된다. 버스트카운터회로(BC4)는 어드레스제어신호(YAL)의 발생시 신호보지회로(SH)로부터의 신호를 입력함으로써 동작을 시작하도록 한다.
도 44a 내지 도 45c는 반도체메모리장치의 버스트카운터의 구성예를 나타내는 블록도이다.
도 45a에 도시된 구성은, 입력버퍼(BUF), 래치회로(LCC20,LCC21), 신호보지회로(SH)와 버스트카운터회로(BC4)를 포함한다.
래치회로(LCC20)는 어드레스제어신호(10)에 응답하여 입력버퍼(BUF)로부터 어드레스입력(IAj)을 래치하고, 어드레스제어신호(20)에 응답하여 래치된 신호를 출력하기 위해 사용된다. 래치회로(LCB21)는, 신호수신시마다 입력버퍼(BUF)로부터 어드레스입력(IAj)을 래치하고, 어드레스제어신호(21)에 응답하여 이를 출력하기 위해 사용된다. 신호보지회로(SH)는 래치회로(LCC20,LCB21)로부터 출력을 보지하기 위해 사용된다. 버스트카운터회로(BC4)는, 신호보지회로(SH)로부터의 신호의 입력에 의해 어드레스제어신호(YAL)의 발생 후 직후 또는 소정의 클럭기간 후에 어드레스출력을 발생시켜, 소정의 버스트길이에 대응하는 기간동안, 1클럭마다 2가 부가된 어드레스출력(YPj)을 연속적으로 발생시키는 반복되는 과정을 수행하기 위해서 사용된다.
도 45b에 도시된 구성은, 입력버퍼(BUF), 래치회로(LCC20,LCC21,LCB22), 신호보지회로(SH)와 버스트카운터회로(BC4)를 포함한다. 래치회로(LCC20,LCC21) 각각은, 어드레스제어신호(10,11)에 응답하여 입력버퍼(BUF)로부터 어드레스입력(IAj)을 래치하고, 어드레스제어신호(20,21)에 응답하여 래치된 신호를 출력하기 위해 사용된다. 래치회로(LCB22)는, 이를 수신할 때마다 입력버퍼(BUF)로부터 어드레스입력(IAj)을 래치하고, 어드레스제어신호(22)에 응답하여 래치된 신호를 출력하기 위해 사용된다. 신호보지회로(SH)는래치회로(LCC20,LCC21,LCB22)중의 어느 하나로부터의 출력을 보지하기 위해 사용된다. 버스트카운터회로(BC4)는, 어드레스제어신호(YAL)의 발생시 신호보지회로(SH)로부터의 신호를 입력함으로써 동작을 시작하도록 한다.
도 45c에 도시된 구성은, 입력버퍼(BUF), 두 개 이상의 래치회로(LCC20,LCC21,...)와 래치회로(LCB2j), 신호보지회로(SH)와 버스트카운터회로(BC4)로 구성된다. 각각의 래치회로(LCC20,LCC21등)는, 어드레스제어신호(10,11 등)에 따라 입력버퍼(BUF)로부터 어드레스입력(IAj)을 래치하고, 어드레스제어신호(20,21 등)에 따라 래치된 신호를 출력하기 위해 사용된다. 래치회로(LCBj)는, 신호를 수신할 때마다 입력버퍼(BUF)로부터의 어드레스입력(IAj)을 래치하고, 어드레스제어신호(2j)에 응답하여 이를 출력하기 위해 사용된다. 신호보지회로(SH)는, 래치회로(LCC20,LCC21,기타,LCB2j)중의 어느 하나로부터의 출력을 보지하기 위해서 사용된다. 버스트카운터(BC4)는, 어드레스제어신호(YAL)의 발생시 신호보지회로(SH)로부터의 신호를 입력함으로써 동작을 시작하도록 한다.
이 실시예의 버스트카운터의 동작을 도46a 내지 49b를 참조하여 설명한다. 도 46a 내지 도 46c는 도 44a 내지 도 44c에 도시된 버스트카운터의 동작의 예를 나타내는 타이밍차트이다.
도 46a는, n = 2에서, 제 1 및 제 2 명령(CMD)에 응답하여 어드레스(IA1,IA2)가 입력되면, 어드레스제어신호(11)는 제 1 명령에 의해 입력되고, 어드레스제어신호(21)의 즉시 입력에 의해, 어드레스(IA1)는 신호보지회로(SH)에 의해 보지되며, 어드레스제어신호(YAL)에 응답하여, 어드레스(IA1)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력되고, 제 2 명령에 의해 어드레스제어신호(11)가 입력되면, 어드레스제어신호(21)의 즉시 입력에 의해, 어드레스(IA2)는 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여 어드레스(IA2)는 버스트카운트회로(BC4)로부터 어드레스버스로 출력되는 것을 나타낸다.
도 46b는, n = 2에서, 어드레서제어신호(10)가 제 1 명령의 입력에 의해 입력되고, 어드레서제어신호(20)가 2클럭 후에 입력되면, 어드레스(IA1)는 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여, 어드레스(IA1)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력되고, 제 2 명령에 의해, 어드레스제어신호(10)가 입력되고, 2클럭 후에 어드레스제어신호(20)의 입력에 의해, 어드레스(IA2)는 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여, 어드레스(IA2)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력되는 것을 나타낸다.
도 46c는, n = 2에서, 제 1 명령에 의해 유도된 어드레스제어신호(10)의 입력과 2클럭 후의 어드레스제어신호(20)의 입력에 의해, 어드레스(IA1)는 신호보지회로에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여 어드레스(IA1)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력되고, 제 2 명령에 의해 유도된 어드레스제어신호의 입력과 2 클럭 후의 어드레스제어신호(21)의 입력에 의해, 어드레스(IA2)가 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여, 어드레스(IA2)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력되는 것을 나타낸다.
도 47a와 47b는 도 44a 내지 44c에 도시된 버스트카운터의 동작의 예를 나타내는 타이밍차트이다. 도 47a는, n = 2에서, 제 1 명령에 의해 유도된 어드레스제어신호(10)기 입력되고 2 클럭후 어드레스제어신호(20)의 입력에 의해, 어드레스(IA1)는 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여, 어드레스(IA1)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력되고, 제 2 명령에 의해 유도된 어드레스제어신호(11)의 입력과 어드레스제어신호(21)의 즉시 입력에 의해, 어드레스(IA2)는 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여, 어드레스(IA2)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력되는 것을 나타낸다.
도 47b는, n = 2에서, 어드레스제어신호(11)가 제 1 명령입력에 의해 턴온되고, 또한 어드레스제어신호(11)가 제 2 명령입력에 의해 턴온되면, 2클럭 후에 제 1 명령에 의해 발생된 어드레스제어신호(21)와 제 1 명령의 입력후 즉시 발생된 어드레스제어신호(21)간에 충돌이 발생하지만, 제 2 명령이 우선적으로 입력되고, 어드레스제어신호(21)가 입력되기 때문에, 어드레스(IA2)는 신호보지회로(SH)에 의해 보지되고, 어드레스(IA2)는 어드레스제어신호(YAL)에 응답하여 버스트카운터회로(BC4)에 의해 어드레스버스로 출력되는 것을 나타낸다.
도 48a 내지 48c는, 도 45a 내지 45c에 도시된 버스트카운터의 동작예를 나타내는 타이밍차트이다.
도 48a는, n = 2에서, 래치회로(B)로 어드레스(IA1,IA2)를 연속적으로 입력하고, 제 1 명령의 입력에 의해 유도된 어드레스제어신호(21)의 입력함으로써, 어드레스(IA1)는 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여, 어드레스(IA1)는 버스트카운터신호(BC4)로부터 어드레스버스로 출력되고, 제 2 명령의 입력에 의해 유도된 어드레스제어신호(21)의 입력에 의해 어드레스(IA2)는 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여, 어드레스(IA2)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력되는 것을 나타낸다.
도 48b는, n = 2에서, 제 1 명령의 입력에 의해 유도된 어드레스제어신호(10)의 입력과, 2 클럭 후 어드레스제어신호(20)의 입력에 의해, 어드레스(IA1)는 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 따라 어드레스(IA1)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력되고, 제 2 명령의 입력에 의해 유도된 어드레스제어신호(10)의 입력과, 2 클럭 후 어드레스제어신호(20)의 입력에 의해, 어드레스(IA2)가 신호보지회로(SH)에 의해 보지되고, 어드레스제어신호(YAL)에 응답하여 어드레스(IA2)가 버스트카운터회로(BC4)로부터 어드레스버스로 출력되는 것을 나타낸다. 이 경우에, 어드레스제어신호(21)는 입력되지 않기 때문에, 어드레스출력은 래치회로(B)로부터 발생되지 않는다.
도 48c는, n = 2에서, 제 1 명령에 응답한 어드레스선택신호(10)와 2 클럭 후 어드레스제어신호(20)의 입력에 의해, 래치회로에 저장된 어드레스(IA2)는 신호보지회로(SH)에 의해 보지되고, 어드레스(IA1)는 어드레스제어신호(YAL)에 응답하여 버스트보지회로로부터 출력되고, 제 2 명령의 입력후 2 클럭 지연되는 어드레스제어신호(21)의 입력에 의해, 래치회로에 저장된 어드레스(IA2)가 신호보지회로(SH)에서 보지되고, 어드레스(IA2)는 버스트카운터회로(BC4)로부터 어드레스버스로 출력된다.
도 49a 내지 49c는 도 45a 내지 45c에 도시된 버스트카운터의 동작의 예를 나타내는 타이밍차트이다.
도 49a는, n = 3에서, 제 1 명령에 응답한 어드레스선택신호(10)와 2 클럭 후 어드레스제어신호(20)의 입력에 의해, 래치회로에 저장된 어드레스(IA1)는 신호보지회로(SH)에 의해 보지되고, 어드레스(IA1)는 어드레스버스상 어드레스제어신호(YAL)에 응답하여 버스트카운터회로(BC4)로부터 출력되고, 어드레스선택신호(21)는 제 2 명령에 응답하여 출력되며, 래치회로(B)에 저장된 어드레스(IA2)는 신호보지회로(SH)에 의해 보지되고, 어드레스(IA2)는 버스트카운터회로(BC4)에 의해 어드레스버스로 출력되는 것을 나타낸다.
도 49b는, n = 2에서, 제 1 명령의 입력후 2 클럭 후에 발생된 어드레스제어신호(21)사이와 제 2 명령의 입력직후 발생된 어드레스제어신호(21)사이에 충돌이 발생하지만, 제 2 명령이 우선적으로 입력되어 어드레스제어신호가 출력되도록 하고, 결과적으로 어드레스(IA2)는 신호보지회로(SH)에서 보지되고, 어드레스(IA2)는, 어드레스제어신호(YAL)에 응답하여 버스트카운터회로(BC4)로부터 어드레스버스로 출력된다.
따라서, 이 실시예의 반도체메모리장치에 따르면, 충분한 동작마진을 가지면서 두 개 이상의 어드레스를 보지하고 명령의 종류에 대응하는 어드레스의 선택출력을 수행하는 것이 가능하다.
더욱이, 이 실시예에 따르면, 다양한 어드레스입력을 가지는 반도체메모리장치에 있어서, 플렉서블한 어드레스의 선택과 어드레스출력의 타이밍설정을 가능하게 한다. 부가적으로, 임의의 순서로 포획된 어드레스입력을 재배열하는 것이 가능하다.
최종적으로, 본 출원은, 1998년 10월 28일에 출원된 일본특허출원 번호 평10-307645호를 기초로 한 우선권을 주장한다.
상술한 바와 같이, 본 발명에 의한 반도체메모리장치의 구성에 따르면, 메모리부의 타이밍 제어를 위해 사용된 제어수단과 외부명령에 따라 메모리부에 어드레스를 부여하는 것은, 기록명령의 입력으로부터 제 1 기간 후의 제 1 제어신호와, 판독명령을 입력으로부터 제 2 기간후의 제 2 명령제어신호와, 제 1 및 제 2 제어신호에 응답하여 컬럼제어수단에 공급되는 동작지시신호를 발생하기 위해 채용된다. 제어수단으로부터 공급된 제어신호에 따라 메모리부에 출력되는 외부어드레스입력을 이용하는 어드레스출력을 발생시키기 위해 사용되는 어드레스출력수단은, 제 1 기간 및 제 2 기간에 의해 지연된 입력어드레스를 만들고, 제 1 제어신호에 따라 기록어드레스로서 제 1 기간에 의해 지연된 어드레스를 출력하고, 제 2 제어신호에 따라 판독어드레스로서 제 2 기간에 의해 지연된 어드레스를 출력하기 위해 채택된다. 컬럼제어수단은, 제어수단에 의해 공급된 동작지시신호에 따라 메모리부에 제공되도록 기록동작제어신호와 판독동작제어신호의 출력을 시작하여, 2이상의 어드레스를 보지할 수 있고, 충분한 동작마진을 가지고 명령의 종류에 따라 어드레스출력을 선택할 수 있도록 채택되며, 다양한 입력을 가지는 반도체메모리장치에 있어서, 어드레스의 플렉서블한 선택과 어드레스 출력 타이밍의 설정이 가능해진다.
또한, 본 발명의 반도체메모리장치의 다른 구성에 따르면, 메모리부의 동작타이밍을 제어하기 위해 사용된 제어수단과, 외부명령에 따라 메모리부에 어드레스의 공급은, 기록명령의 입력 후의 제 1 기간 후, 및 판독명령의 입력 후의 제 2 기간 후의 제어신호를 발생시키고, 판독명령의 입력시간과 기록명령의 입력시간 사이의 신호를 반전하는 선택신호를 발생시키기 위해 채택된다. 제어신호에 따라 컬럼제어수단에 출력되는 동작지시신호를 발생시키기 위해 사용된 어드레스출력수단과, 제어수단으로부터 공급된 제어신호에 따라 메모리부에 외부어드레스입력에 의한 어드레스출력은, 제 1 기간과 제 2 기간에 의해 지연된 입력어드레스를 만들고, 제 1 기간에 의해 지연된 어드레스 또는 선택신호에 따라 지연된 어드레스를 선택하고, 제어신호에 의해 정의된 타이밍에 의해 기록 또는 판독 어드레스를 출력하기 위해 채택된다. 컬럼제어수단은, 제어수단에 의해 주어진 동작지시에 따라 기록동작제어신호와 판독동작제어신호의 출력을 시작하여, 2이상의 어드레스를 보지하고, 충분한 동작마진을 가지고 명령의 종류에 따라 어드레스출력을 선택하도록 하고, 다양한 입력을 가지는 반도체메모리장치에서, 어드레스의 플렉서블한 선택과 어드레스출력타이밍의 설정이 가능하도록 채택된다.
더욱이, 본 발명의 반도체메모리장치의 다른 구성에 따르면, 메모리부의 동작타이밍을 제어하기 위해 사용된 제어수단과, 외부명령에 따라 메모리부에 어드레스를 부여하는 것은, 기록명령의 발생시 제 1 제어신호와, 기록명령의 입력 후의 제 1 기간 후의 제 2 제어신호와, 판독명령의 발생시의 제 3 제어신호와, 판독명령의 발생 후의 제 2 기간 후의 제 4 제어신호와, 제 2 및 제 4 제어신호에 따라 컬럼제어수단에 공급되는 동작지시신호를 발생하기 위해 채택된다. 제어수단으로부터 공급된 제어신호에 따라 메모리부에 출력되는 외부어드레스입력을 이용하여 어드레스출력을 발생하기 위해 사용되는 어드레스출력수단은, 제 1 제어신호에 따라 입력어드레스를 래치하고, 제 2 제어신호에 따라 기록어드레스로서 래치된 신호를 출력하며, 제 3 제어신호에 따라 입력어드레스를 래치하고, 제 4 제어신호에 따라 판독어드레스로서 래치된 신호를 출력하기 위해 채택된다. 컬럼제어수단은, 제어수단에 의해 주어진 동작지시신호에 따라 기록동작제어신호와 판독동작제어신호의 출력을 시작하여, 2이상의 어드레스를 보지하고, 충분한 동작마진을 가지고 명령의 종류에 따라 어드레스 출력의 선택하도록 하고, 다양한 입력을 가지는 반도체메모리장치에서 어드레스의 블렉서블한 선택과 어드레스출력타이밍의 설정이 가능하고, 이미 수신된 어드레스 입력이 임의의 순서로 재배열될 수 있다.
더욱이, 본 발명에 의한 반도체메모리장치의 또 다른 구성에 따르면, 메모리부의 동작타이밍을 제어하기 위해 사용된 제어수단과, 외부명령에 따라 메모리부에 어드레스 공급하는 것은, 기록명령의 발생시의 제 1 제어신호와, 기록명령의 입력후의 제 1 기간 후의 제 2 제어신호와, 판독명령의 발생시의 제 3 제어신호와, 판독명령의 발생 후의 제 2 기간 후의 제 4 제어신호와, 제 2 및 제 4 제어신호의 발생시의 제 5 제어신호와, 제 2 및 제 4 제어신호에 따라 컬럼제어수단에 공급된 동작지시신호를 발생시키기 위해 채택된다. 제어수단으로부터 공급된 제어신호에 따라 메모리부에 출력되도록 외부어드레스입력을 이용하는 어드레스출력을 발생시키기 위해 사용된 어드레스출력수단은, 제 1 제어신호에 따라 입력어드레스를 래치하고, 제 2 제어신호에 따라 신호보지수단에 이를 보지하며, 제 3 제어신호에 따라 입력어드레스를 래치하고, 제 4 제어신호에 따라 신호보지수단에 이를 보지하며, 기록어드레스 또는 판독어드레스로서 제 5 제어신호에 따라 신호보지수단에 의해 보지된 어드레스를 출력하기 위해 채택된다. 컬럼제어수단은, 제어수단에 의해 주어진 동작지시신호에 따라 기록동작제어신호와 판독동작제어신호의 출력을 시작하여, 2이상의 어드레스를 보지하고, 충분한 동작마진을 가지고 명령의 종류에 따라 어드레스출력 선택하도록 하고, 다양한 입력을 가지는 반도체메모리장치에서 어드레스의 플렉서블한 선택과 어드레스출력타이밍의 설정이 가능하도록 채택되고, 또한 이미 수신된 어드레스 입력을 임의의 순서로 재배열할 수 있다.
본 발명은, 상술한 실시예들에 한정되지 않고, 본 발명의 사상과 범위내에서 변경 및 수정이 가능하다는 사실은 명백하다. 예를 들면, 도 45a 내지 도 46c에 도시된 제 4 실시예의 버스트카운터에서, 화살표로 지시된 래치회로그룹으로부터 분기된 출력에 의해 어드레스제어신호(2j)에 의해 정의된 타이밍은 다른 미도시된 회로에 의해 동작될 수 있다. 이것은, 제 4 실시예의 경우, 타이밍이 버스트카운터에 의해 공급된 어드레스출력을 제어하기 위해 어드레스제어신호(YAL)을 이용하여 제공되기 때문이다. 더욱이, 각 실시예에서, 기록명령에 의한 데이터기록은 판독명령에 의한 데이터판독보다 우선적으로 수행되는 것이 요구된다면, 각 실시예의 코맨드디코더회로에서, 노드(A)를 노드(B)로 대체하거나 또는 반대로 대체하여 후단부분에 노드가 연결될 수 있다.
상술한 바와 같이, 이 실시예의 반도체메모리장치에 따르면, DDR-SDRAM의 표준화에서 요구되는, 2이상의 어드레스 보지와, 충분한 동작마진을 가지고 명령의 종류에 따라 선택된 어드레스의 출력을 수행하며, 다양한 어드레스 입력을 가지는 반도체메모리장치에서 어드레스의 플렉서블한 선택과 어드레스출력타이밍의 설정을 할 수 있는 것이 가능하다.
부가적으로, 이미 수신된 어드레스입력을 임의의 순서로 재배열할 수 있다.

Claims (38)

  1. 반도체메모리장치에 있어서:
    외부명령에 응답하여 메모리부의 동작과 상기 메모리부에 대한 어드레스공급의 타이밍을 제어하는 제어수단과;
    상기 제어수단으로부터 공급된 제어신호에 따라, 상기 메모리부로 출력되는 외부어드레스입력을 이용하여 어드레스출력을 발생하는 어드레스출력수단과; 그리고
    상기 제어수단으로부터 공급된 동작지시신호에 응답하여 상기 메모리부로 공급되는 기록동작제어신호 및 판독동작제어신호의 출력을 개시하는 컬럼제어수단을 구비하고,
    상기 제어수단은, 판독명령의 입력으로부터 제 1 기간후의 제 1 제어신호, 기록명령의 입력으로부터 제 2 기간후의 제 2 제어신호, 그리고 상기 제 1 및 제 2 제어신호에 응답하여 상기 컬럼제어수단으로 공급되는 동작지시신호를 발생하며,
    상기 어드레스출력수단은, 입력어드레스를 상기 제 1 및 제 2 기간동안 지연시켜, 상기 제 1 제어신호에 따라 판독어드레스로서 상기 제 1 기간동안 지연된 어드레스를 출력하고, 상기 제 2 제어신호에 따라 기록어드레스로서 상기 제 2 기간동안 지연된 상기 어드레스를 출력하는 반도체메모리장치.
  2. 제 1 항에 있어서, 상기 제어수단은, 외부명령에 따라 판독명령의 입력으로부터 상기 제 1 기간후에 상기 제 1 제어신호를 발생하는 제 1 신호발생수단과, 외부명령에 따라 기록명령의 입력으로부터 상기 제 2 기간후에 상기 제 2 제어신호를 발생하는 제 2 신호발생수단을 구비하는 것을 특징으로 하는 반도체메모리장치.
  3. 제 1 항에 있어서, 상기 제어수단은, 상기 제 1 및 제 2 제어신호간에 충돌이 발생하는 경우에, 상기 제 1 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  4. 제 1 항에 있어서, 상기 어드레스출력수단은, 입력어드레스를 지연시키는 하나이상의 지연수단을 구비하여 입력어드레스를 상기 제 1 또는 제 2 기간동안 지연시키며, 상기 제 1 제어신호에 따라 입력어드레스를 상기 제 1 기간동안 지연시키는 데 사용된 상기 지연수단의 출력을 선택하여 판독어드레스로서 출력하고, 상기 제 2 제어신호에 따라 입력어드레스를 상기 제 2 기간동안 지연시키는 데 사용된 상기 지연수단의 출력을 선택하여 기록어드레스로서 출력하도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  5. 제 1 항에 있어서, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 또는 제 2 기간동안 지연시키는 지연수단을 구비하여, 입력어드레스를 제 1 기간동안 지연시키고 제 1 제어신호에 따라 선택하여 판독어드레스로서 출력하고, 입력어드레스를 제 2 기간동안 지연시키고 제 2 제어신호에 따라 선택하여 기록어드레스로서 출력하도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  6. 제 1 항에 있어서, 상기 제 1 기간은 0을 포함하는 임의의 클럭기간이고, 상기 제 2 기간은 상기 제 1 기간보다 소정클럭기간만큼 긴 임의의 클럭기간인 것을 특징으로 하는 반도체메모리장치.
  7. 제 4 항에 있어서, 상기 지연수단은, 0을 포함하는 상기 제 1 또는 제 2 기간에 대응하는 수의 회로가 직렬로 접속된, 1클럭기간신호를 보지하는 레지스터회로로 구성되는 것을 특징으로 반도체메모리장치.
  8. 제 1 항에 있어서, 상기 제어수단은, 상기 제 1 및 제 2 제어신호간에 충돌이 발생하는 경우에, 상기 제 2 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  9. 제 1 항에 있어서, 상기 제어수단은, 상기 판독명령 및 기록명령이외의 명령에 응답하여 발생된 다른 제어신호와 상기 제 1 또는 제 2 제어신호간에 충돌이 발생하는 경우에, 상기 다른 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  10. 반도체메모리장치에 있어서:
    외부명령에 응답하여 메모리부의 동작과 상기 메모리부에 대한 어드레스공급의 타이밍을 제어하는 제어수단과;
    상기 제어수단으로부터 공급된 제어신호에 따라, 상기 메모리부로 출력되는 외부어드레스입력을 이용하여 어드레스출력을 발생하는 어드레스출력수단과; 그리고
    상기 제어수단으로부터 공급된 동작지시신호에 응답하여 상기 메모리부로 공급되는 기록동작제어신호 및 판독동작제어신호의 출력을 개시하는 컬럼제어수단을 구비하고,
    상기 제어수단은, 판독명령의 입력으로부터 제 1 기간후와 기록명령의 입력으로부터 제 2 기간후의 제어신호, 판독명령의 입력시와 기록명령의 입력시 사이의 부호를 반전시키는 선택신호와, 그리고 상기 제어신호에 따라 상기 컬럼제어수단으로 공급되는 동작지시신호를 발생하며;
    상기 어드레스출력수단은, 입력어드레스를 상기 제 1 및 제 2 기간동안 지연시켜, 상기 선택신호에 따라 제 1 기간 또는 제 2 기간동안 지연된 어드레스를 선택하여, 상기 제어신호에 의해 정의된 타이밍으로 판독어드레스 또는 기록어드레스로서 출력하는 반도체메모리장치.
  11. 제 10 항에 있어서, 상기 제어수단은, 외부명령에 따른 판독명령의 입력으로부터 상기 제 1 기간후와, 외부명령에 따른 기록명령의 입력으로부터 상기 제 2 기간후에 상기 제어신호를 발생하는 제어신호발생수단과, 판독명령의 입력시와 기록명령의 입력시 사이의 부호를 반전시키는 선택신호를 발생하는 선택신호발생수단을 구비하는 것을 특징으로 반도체메모리장치.
  12. 제 10 항에 있어서, 상기 제어수단은, 상기 판독명령에 따라 발생된 제어신호와 상기 기록명령에 따라 발생된 제어신호간에 충돌이 발생하는 경우에, 상기 판독명령에 따라 상기 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로하는 반도체메모리장치.
  13. 제 10 항에 있어서, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 기간 또는 제 2 기간만큼 지연시키는 하나이상의 지연수단을 구비하여, 상기 입력어드레스를 상기 제 1 기간동안 지연시키는 데 사용된 상기 지연수단의 출력과 상기입력어드레스를 상기 제 2 기간동안 지연시키는 데 사용된 상기 지연수단의 출력을 포함하는 출력에서 상기 선택신호에 따라 선택된 신호를 상기 제어신호의 타이밍으로 판독어드레스 또는 기록어드레스로서 출력하는 것을 특징으로 하는 반도체메모리장치.
  14. 제 10 항에 있어서, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 기간 또는 제 2 기간동한 지연시키는 지연수단을 구비하여, 입력어드레스를 상기 제 1 기간동안 지연시켜 얻어진 신호 또는 입력어드레스를 상기 제 2 기간동안 지연시켜 얻어진 신호를 포함하는 신호중에서 상기 제어신호에 따라서 선택된 출력을, 상기 제어신호의 타이밍으로 판독어드레스 또는 기록어드레스로서 출력하는 것을 특징으로 하는 반도체메모리장치.
  15. 제 10 항에 있어서, 상기 제 1 기간은 0을 포함하는 임의의 클럭기간이고, 상기 제 2 기간은 상기 제 1 기간보다 소정클럭기간만큼 긴 임의의 클럭기간인 것을 특징으로 하는 반도체메모리장치.
  16. 제 13 항에 있어서, 각각의 상기 지연수단은, 0을 포함하는 상기 제 1 또는 제 2 기간에 대응하는 수의 회로가 직렬로 접속된, 1클럭기간신호를 보지하는 레지스터회로로 구성되는 것을 특징으로 반도체메모리장치.
  17. 제 10 항에 있어서, 상기 제어수단은, 상기 제 1 및 제 2 제어신호간에 충돌이 발생하는 경우에, 상기 제 2 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  18. 제 10 항에 있어서, 상기 제어수단은, 상기 판독명령 및 상기 기록명령이외의 명령에 응답하여 발생된 다른 제어신호와 상기 제 1 및 제 2 제어신호간에 충돌이 발생하는 경우에, 상기 다른 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  19. 반도체메모리장치에 있어서:
    외부명령에 응답하여 메모리부의 동작과 상기 메모리부에 대한 어드레스공급의 타이밍을 제어하는 제어수단과;
    상기 제어수단으로부터 공급된 제어신호에 따라, 상기 메모리부로 출력되는 외부어드레스입력을 이용하여 어드레스출력을 발생하는 어드레스출력수단과; 그리고
    상기 제어수단으로부터 공급된 동작지시신호에 응답하여 상기 메모리부로 공급되는 기록동작제어신호 및 판독동작제어신호의 출력을 개시하는 컬럼제어수단을 구비하고,
    상기 제어수단은, 판독명령 발생시에서의 제 1 제어신호, 상기 판독명령의 발생으로부터 제 1 기간후의 제 2 제어신호, 기록명령 발생시에서의 제 3 제어신호, 상기 기록명령의 발생으로부터 제 2 기간후의 제 4 제어신호, 그리고 상기 제 2 제어신호 및 상기 제 4 제어신호에 따라 상기 컬럼제어수단으로 공급되는 동작지시신호를 발생하며;
    상기 어드레스출력수단은, 상기 제 1 제어신호에 따라 입력어드레스를 래치하여 상기 제 2 제어신호에 따라 판독어드레스로서 래치된 신호를 출력하고, 상기 제 3 제어신호에 따라 입력어드레스를 래치하여 상기 제 4 제어신호에 따라 기록어드레스로서 래치된 신호를 출력하는 반도체메모리장치.
  20. 제 19 항에 있어서, 상기 제어수단은, 외부명령에 응답하여 판독명령 입력시에 상기 제 1 제어신호를 발생하는 제 1 신호발생수단, 외부명령에 응답하여 상기 판독명령 발생으로부터 상기 제 1 기간후에 상기 제 2 제어신호를 발생하는 제 2 신호발생수단, 외부명령에 응답하여 기록명령 입력시에 상기 제 3 제어신호를 발생하는 제 3 신호발생수단, 외부명령에 응답하여 상기 기록명령 발생으로부터 상기 제 2 기간후에 상기 제 4 제어신호를 발생하는 제 4 신호발생수단을 구비하는 것을 특징으로 하는 반도체메모리장치.
  21. 제 19 항에 있어서, 상기 제어수단은, 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 제 2 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  22. 제 19 항에 있어서, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 제어신호에 따라 래치하여 상기 제 2 제어신호에 따라 판독어드레스로서 래치된 신호를 출력하는 데 사용되는 제 1 지연수단과, 입력어드레스를 상기 제 3 제어신호에 따라 래치하여 상기 제 4 제어신호에 따라 기록어드레스로서 래치된 신호를 출력하는 데 사용되는 제 2 지연수단을 구비하는 것을 특징으로 하는 반도체메모리장치.
  23. 제 22 항에 있어서, 상기 어드레스출력수단은, 상기 제 1 지연수단과 제 2 지연수단을 각각 하나이상 구비하여, 임의의 지연수단의 출력을 사용하여 판독어드레스 및/또는 기록어드레스를 출력하도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  24. 제 22 항에 있어서, 상기 어드레스출력수단은, 각 입력어드레스 발생시에 입력어드레스를 래치하는 데 사용되는 상기 제 1 지연수단 및 상기 제 2 지연수단을 구비하여, 상기 제 2 제어신호 또는 상기 제 4 제어신호에 따라서 판독어드레스 또는 기록어드레스를 출력하는 것을 특징으로 하는 반도체메모리장치.
  25. 제 19 항에 있어서, 상기 제 1 기간은 0을 포함하는 임의의 클럭기간이고, 상기 제 2 기간은 상기 제 1 기간보다 소정클럭기간만큼 긴 임의의 클럭기간인 것을 특징으로 하는 반도체메모리장치.
  26. 제 22 항에 있어서, 상기 각 지연수단은, 상기 제 1 제어신호 또는 상기 제 2 제어신호에 따라 입력신호를 래치하거나 또는 각 입력신호의 발생시마다 입력신호를 래치하여, 상기 제 3 또는 제 4 제어신호에 따라 래치된 신호를 출력하는 데 사용되는 래치회로로 구성되는 것을 특징으로 하는 반도체메모리장치.
  27. 제 19 항에 있어서, 상기 제어수단은, 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 제 4 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  28. 제 19 항에 있어서, 상기 제어수단은, 상기 판독명령 및 상기 기록명령이외의 명령에 응답하여 발생된 다른 제어신호와 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 다른 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  29. 반도체메모리장치에 있어서:
    외부명령에 응답하여 메모리부의 동작과 상기 메모리부에 대한 어드레스공급의 타이밍을 제어하는 제어수단과;
    상기 제어수단으로부터 공급된 제어신호에 따라, 상기 메모리부로 출력되는 외부어드레스입력을 이용하여 어드레스출력을 발생하는 어드레스출력수단과; 그리고
    상기 제어수단으로부터 공급된 동작지시신호에 응답하여 상기 메모리부로 공급되는 기록동작제어신호 및 판독동작제어신호의 출력을 개시하는 컬럼제어수단을 구비하고,
    상기 제어수단은, 판독명령 발생시에서의 제 1 제어신호, 상기 판독명령의 발생으로부터 제 1 기간후의 제 2 제어신호, 기록명령 발생시에서의 제 3 제어신호, 상기 기록명령의 발생으로부터 제 2 기간후의 제 4 제어신호, 또한, 상기 제 2 및 제 4 제어신호 발생시에서의 제 제어신호, 그리고 상기 제 2 및 제 4 제어신호에 응답하여 상기 컬럼제어수단으로 공급되는 동작지시신호를 발생하며;
    상기 어드레스출력수단은, 상기 제 1 제어신호에 따라 입력어드레스를 래치하여 상기 제 2 제어신호에 따라 래치된 신호를 신호보지수단에 보지하고, 또한, 상기 제 3 제어신호에 따라 입력어드레스를 래치하여 상기 제 4 제어신호에 따라 래치된 신호를 상기 신호보지수단에 보지하며, 상기 제 5 제어신호에 따라 판독어드레스 또는 기록어드레스로서 상기 신호보지수단에 보지된 어드레스를 출력하는 반도체메모리장치.
  30. 제 29 항에 있어서, 상기 제어수단은, 외부명령에 응답하여 상기 제 1 제어신호를 발생하는 제 1 신호발생수단, 외부명령에 응답하여 상기 판독명령 발생으로부터 상기 제 1 기간후에 상기 제 2 제어신호를 발생하는 제 2 신호발생수단, 외부명령에 응답하여 기록명령 입력시에 상기 제 3 제어신호를 발생하는 제 3 신호발생수단, 외부명령에 응답하여 상기 기록명령 발생으로부터 상기 제 2 기간후에 상기 제 4 제어신호를 발생하는 제 4 신호발생수단, 그리고 상기 제 2 및 제 4 제어신호의 발생시에 제 5 제어신호를 발생하는 제 5 신호발생수단을 구비하는 것을 특징으로 하는 반도체메모리장치.
  31. 제 29 항에 있어서, 상기 제어수단은, 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 제 2 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  32. 제 29 항에 있어서, 상기 어드레스출력수단은, 입력어드레스를 상기 제 1 제어신호에 따라 래치하여 상기 제 2 제어신호에 따라 래치된 신호를 출력하는 데 사용되는 제 1 지연수단과, 입력어드레스를 상기 제 3 제어신호에 따라 래치하여 상기 제 4 제어신호에 따라 래치된 신호를 출력하는 데 사용되는 제 2 지연수단을 구비하여, 상기 제 1 또는 제 2 지연수단으로부터의 출력을 사용하여, 상기 제 5 제어신호의 타이밍으로 판독어드레스 또는 기록어드레스를 출력하는 것을 특징으로 하는 반도체메모리장치.
  33. 제 32 항에 있어서, 상기 어드레스출력수단은, 상기 제 1 지연수단과 제 2 지연수단을 각각 하나이상 구비하여, 임의의 지연수단의 출력을 사용하여 판독어드레스 및/또는 기록어드레스를 출력하도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  34. 제 32 항에 있어서, 상기 어드레스출력수단은, 각 입력어드레스 발생시에 입력어드레스를 래치하는 데 사용되는 상기 제 1 및 제 2 지연수단을 구비하여, 상기 제 2 제어신호 또는 상기 제 4 제어신호에 따라서 판독어드레스 또는 기록어드레스를 출력하는 것을 특징으로 하는 반도체메모리장치.
  35. 제 29 항에 있어서, 상기 제 1 기간은 0을 포함하는 임의의 클럭기간이고, 상기 제 2 기간은 상기 제 1 기간보다 소정클럭기간만큼 긴 임의의 클럭기간인 것을 특징으로 하는 반도체메모리장치.
  36. 제 32 항에 있어서, 상기 각 지연수단은, 상기 제 1 제어신호 또는 상기 제 2 제어신호에 따라 입력신호를 래치하거나 또는 각 입력신호의 발생시마다 입력신호를 래치하여, 상기 제 3 또는 제 4 제어신호에 따라 래치된 신호를 출력하는 데 사용되는 래치회로로 구성되는 것을 특징으로 하는 반도체메모리장치.
  37. 제 29 항에 있어서, 상기 제어수단은, 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 제 4 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
  38. 제 29 항에 있어서, 상기 제어수단은, 상기 판독명령 및 상기 기록명령이외의 명령에 응답하여 발생된 다른 제어신호와 상기 제 2 및 제 4 제어신호간에 충돌이 발생하는 경우에, 상기 다른 제어신호만이 우선적으로 출력되도록 구성되는 것을 특징으로 하는 반도체메모리장치.
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