JP2002008398A - シリアルアクセスメモリおよびデータライト／リード方法 - Google Patents

Abstract

(57)【要約】 【課題】 テスト時間を短縮することが可能なシリアル
アクセスメモリおよびデータライト／リード方法を提供
する 【解決手段】 ワード線ＷＬ１に接続されているメモリ
セルＭＣ１１〜ＭＣｍ１の格納データがリードレジスタ
Ｒｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送された後，ワ
ード線ＷＬ２に接続されているメモリセルＭＣ１２〜Ｍ
Ｃｍ２の格納データがライトレジスタＷｒｅｇ−１〜Ｗ
ｒｅｇ−ｍに一斉に転送される。リードレジスタに格納
されているデータはリードデータバスＲＤ，／ＲＤを経
由して出力手段１２３に伝達される。ライトレジスタに
格納されているデータはライトデータバスＷＤ，／Ｗ
Ｄ，入出力手段１２２，第２リードデータバスＲＤ２，
／ＲＤ２を経由して出力手段１２３に伝達される。出力
手段１２３は，リードデータバスＲＤ，／ＲＤから伝達
されたデータと，第２リードデータバスＲＤ２，／ＲＤ
２から伝達されたデータとを比較する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，シリアルアクセス
メモリおよびシリアルアクセスメモリのデータライト／
リード方法に関するものである。

【０００２】

【従来の技術】ラインアクセスタイプのシリアルアクセ
スメモリによれば，外部からラインアドレス（Ｘアドレ
ス）が与えられることによって，そのラインアドレスで
特定されるワード線へのアクセス（ライト／リード動
作）が行われる。従来のラインアクセスタイプのシリア
ルアクセスメモリ１の構成を図１１に示す。

【０００３】従来のシリアルアクセスメモリ１は，メモ
リセルアレイ１１，メモリ制御部１２，Ｘアドレス手段
１３，ライトＹアドレス手段１４，リードＹアドレス手
段１５，ライト側第１転送手段グループ１６，ライトレ
ジスタグループ１７，ライト側第２転送手段グループ１
８，リード側第１転送手段グループ１９，リードレジス
タグループ２０，リード側第２転送手段グループ２１，
入力手段２２，および出力手段２３を備える。

【０００４】Ｘアドレス手段１３は，メモリ制御部１２
に制御され，複数のワード線ＷＬ１〜ＷＬｎ（ｎは，正
の整数）の中から一のワード線を選択し論理的高レベル
（Ｈレベル）とする。

【０００５】メモリセルアレイ１１は，複数のワード線
ＷＬ１〜ＷＬｎと複数のビット線対ＢＬ１，／ＢＬ１〜
ＢＬｍ，／ＢＬｍ（ｍは正の整数）との交差位置に配さ
れた複数のメモリセルＭＣ１１〜ＭＣｍｎから構成され
ている。各メモリセルＭＣ１１〜ＭＣｍｎは，トランジ
スタ（図示せず）とキャパシタ（図示せず）を１個ずつ
備えている。

【０００６】ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／
ＢＬｍには，センスアンプＳＡ１〜ＳＡｍが接続されて
おり，これらのセンスアンプＳＡ１〜ＳＡｍによってビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに現れる
電位変化が増幅される。

【０００７】次に，メモリセルアレイ１１からみてライ
ト側の回路構成について説明する。

【０００８】ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／
ＢＬｍは，ライト側第１転送手段グループ１６を介し
て，ライトレジスタグループ１７に接続されている。ラ
イト側第１転送手段グループ１６は，各ビット線対ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライト側第
１転送手段１６−１〜１６−ｍから構成されている。ラ
イトレジスタグループ１７は，各ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライトレジスタＷ
ｒｅｇ−１〜Ｗｒｅｇ−ｍから構成されている。

【０００９】各ライト側第１転送手段１６−１〜１６−
ｍは，２つのトランジスタから構成されている。例え
ば，ビット線ＢＬ１は，ライト側第１転送手段１６−１
を構成する一方のトランジスタのドレイン・ソースを介
して，また，ビット線／ＢＬ１は他方のトランジスタの
ドレイン・ソースを介して，ライトレジスタＷｒｅｇ−
１に接続されている。そして，ライト側第１転送手段１
６−１〜１６−ｍを構成する２×ｍ個のトランジスタ
は，制御信号ＷＴによってオン／オフ制御される。

【００１０】ライトレジスタグループ１７は，ライト側
第２転送手段グループ１８を介して，ライトデータバス
ＷＤ，／ＷＤに接続されている。ライト側第２転送手段
グループ１８は，ライトレジスタグループ１７を構成す
るライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍそれぞれ
に対応するライト側第２転送手段１８−１〜１８−ｍか
ら構成されている。

【００１１】各ライト側第２転送手段１８−１〜１８−
ｍは，２つのトランジスタから構成されている。例え
ば，ライトレジスタＷｒｅｇ−１は，ライト側第２転送
手段１８−１を構成する２個のトランジスタのドレイン
・ソースを介して，ライトデータバスＷＤ，／ＷＤに接
続されている。各ライト側第２転送手段１８−１〜１８
−ｍには，ライトＹアドレス手段１４から出力されるラ
イトＹアドレス信号ＹＷ１〜ＹＷｍが入力されており，
各ライト側第２転送手段１８−１〜１８−ｍを構成する
２個のトランジスタは，ライトＹアドレス信号ＹＷ１〜
ＹＷｍによってオン／オフ制御される。

【００１２】ライトデータバスＷＤ，／ＷＤは，入力手
段２２を介して，入力端子ＤＩＮに接続されている。

【００１３】次に，メモリセルアレイ１１からみてリー
ド側の回路構成について説明する。

【００１４】ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／
ＢＬｍは，リード側第１転送手段グループ１９を介し
て，リードレジスタグループ２０に接続されている。リ
ード側第１転送手段グループ１９は，各ビット線対ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリード側第
１転送手段１９−１〜１９−ｍから構成されている。リ
ードレジスタグループ２０は，各ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリードレジスタＲ
ｒｅｇ−１〜Ｒｒｅｇ−ｍから構成されている。

【００１５】各リード側第１転送手段１９−１〜１９−
ｍは，２つのトランジスタから構成されている。例え
ば，ビット線ＢＬ１は，リード側第１転送手段１９−１
を構成する一方のトランジスタのドレイン・ソースを介
して，また，ビット線／ＢＬ１は他方のトランジスタの
ドレイン・ソースを介して，リードレジスタＲｒｅｇ−
１に接続されている。リード側第１転送手段１９−１〜
１９−ｍを構成する２×ｍ個のトランジスタは，制御信
号ＲＴによってオン／オフ制御される。

【００１６】リードレジスタグループ２０は，リード側
第２転送手段グループ２１を介して，リードデータバス
ＲＤ，／ＲＤに接続されている。リード側第２転送手段
グループ２１は，リードレジスタグループ２０を構成す
るリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍそれぞれ
に対応するリード側第２転送手段２１−１〜２１−ｍか
ら構成されている。

【００１７】各リード側第２転送手段２１−１〜２１−
ｍは，２つのトランジスタから構成されている。例え
ば，リードレジスタＲｒｅｇ−１は，リード側第２転送
手段２１−１を構成する２個のトランジスタのドレイン
・ソースを介して，リードデータバスＲＤ，／ＲＤに接
続されている。各リード側第２転送手段２１−１〜２１
−ｍには，リードＹアドレス手段１５から出力されるリ
ードＹアドレス信号ＹＲ１〜ＹＲｍが入力されており，
各リード側第２転送手段２１−１〜２１−ｍを構成する
２個のトランジスタは，リードＹアドレス信号ＹＲ１〜
ＹＲｍによってオン／オフ制御される。

【００１８】リードデータバスＲＤ，／ＲＤは，出力手
段２３を介して，出力端子ＤＯＵＴに接続されている。

【００１９】以上のように構成された従来のシリアルア
クセスメモリ１の動作について図１２，図１３を用いて
説明する。

【００２０】図１２は，シリアルアクセスメモリ１のラ
イト動作を示すタイミングチャートである。以下，図中
の時刻ごとにライト動作を説明する。

【００２１】＜時刻ｔ１＞ライト動作は，メモリ制御部
１２に対して，ライトＸアドレスＷＸＡＤがシリアルに
入力されることによって開始される。なお，ライトＸア
ドレスＷＸＡＤをメモリ制御部１２に取り込むため，予
めメモリ制御部１２に対して，Ｈレベルのライトアドレ
スイネーブル信号ＷＡＤＥが入力される。まず，時刻ｔ
１において，ライトＸアドレスＷＸＡＤの最上位ビット
（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込ま
れる。以後，クロック信号ＣＬＫに同期して，順次ライ
トＸアドレスＷＸＡＤの各ビットデータがメモリ制御部
１２に取り込まれる。

【００２２】＜時刻ｔ２＞ライトＸアドレスＷＸＡＤの
最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１
２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込み
が完了する。ここで，メモリ制御部１２に対して入力さ
れるライトアドレスイネーブル信号ＷＡＤＥが論理的低
レベル（Ｌレベル）とされる。以下，ライトＸアドレス
ＷＸＡＤによってワード線ＷＬ１が選択された場合に即
して説明する。

【００２３】＜時刻ｔ３＞時刻ｔ２で選択されたワード
線ＷＬ１がＸアドレス手段１３によってＨレベルとさ
れ，さらに制御信号ＷＴがメモリ制御部１２によってＨ
レベルとされる。この結果，ワード線ＷＬ１に接続され
ているメモリセルＭＣ１１〜ＭＣｍ１に格納されている
各データが，ライト側第１転送手段グループ１６を介し
て，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに対し
て一斉に転送される。そして，メモリセルＭＣ１１〜Ｍ
Ｃｍ１に書き込まれる入力データＤＩ１〜ＤＩｍの内容
に応じて，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍ
に転送されたデータのいくつかのビットがマスクにされ
る（ライトマスク動作）。これによって，メモリセルＭ
Ｃ１１〜ＭＣｍ１への入力データＤＩ１〜ＤＩｍの書き
込み動作の効率化が図られる。

【００２４】＜時刻ｔ４＞クロック信号ＣＬＫの立ち上
がりのタイミングで，メモリ制御部１２は，Ｈレベルの
ライトイネーブル信号ＷＥを検出する。これによって，
実質的なライト動作が開始される。ライトＹアドレス手
段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中か
らライトＹアドレス信号ＹＷ１を選択しＨレベルとす
る。このとき，入力端子ＤＩＮから入力された入力デー
タＤＩ１は，入力手段２２を経由して，ライトデータバ
スＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹ
アドレス信号ＹＷ１によって，ライト側第２転送手段１
８−１がオン状態となるため，入力データＤＩ１がライ
トレジスタＷｒｅｇ−１に格納される。

【００２５】＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ
５までに，ライトＹアドレス手段１４は，クロック信号
ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍ
の中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選
択しＨレベルとする。一方，入力端子ＤＩＮに入力デー
タＤＩ２〜ＤＩｍが順次入力されており，各入力データ
ＤＩ２〜ＤＩｍは，ライトレジスタＷｒｅｇ−２〜Ｗｒ
ｅｇ−ｍに格納される。

【００２６】＜時刻ｔ６＞メモリ制御部１２に対して，
Ｈレベルのライトリセット信号ＷＲが入力され，ライト
レジスタグループ１７に格納されている入力データＤＩ
１〜ＤＩｍの，メモリセルアレイ１１への転送が開始さ
れる。

【００２７】＜時刻ｔ７＞時刻ｔ１〜ｔ２において選択
されたワード線ＷＬ１がＸアドレス手段１３によってＨ
レベルとされ，さらに制御信号ＷＴがメモリ制御部１２
によってＨレベルとされる。この結果，ライトレジスタ
グループ１７に格納されている入力データＤＩ１〜ＤＩ
ｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ
１１〜ＭＣｍ１に対して一斉に転送される。

【００２８】以上のように，ラインアクセスタイプの従
来のシリアルアクセスメモリ１によれば，Ｘアドレスご
と（ここでは，ワード線ＷＬ１について）のライト動作
が可能となる。

【００２９】図１３は，シリアルアクセスメモリ１のリ
ード動作を示すタイミングチャートである。以下，図中
の時刻ごとにリード動作を説明する。

【００３０】＜時刻ｔ１＞リード動作は，メモリ制御部
１２に対して，リードＸアドレスＲＸＡＤがシリアルに
入力されることによって開始される。なお，リードＸア
ドレスＲＸＡＤをメモリ制御部１２に取り込むため，予
めメモリ制御部１２に対して，Ｈレベルのリードアドレ
スイネーブル信号ＲＡＤＥが入力される。まず，時刻ｔ
１において，リードＸアドレスＲＸＡＤの最上位ビット
（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込ま
れる。以後，クロック信号ＣＬＫに同期して，順次リー
ドＸアドレスＲＸＡＤの各ビットデータがメモリ制御部
１２に取り込まれる。

【００３１】＜時刻ｔ２＞リードＸアドレスＲＸＡＤの
最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１
２に取り込まれ，リードＸアドレスＲＸＡＤの取り込み
が完了する。ここで，メモリ制御部１２に対して入力さ
れるリードアドレスイネーブル信号ＲＡＤＥがＬレベル
とされる。以下，リードＸアドレスＲＸＡＤによってワ
ード線ＷＬ１が選択された場合に即して説明する。

【００３２】＜時刻ｔ３＞時刻ｔ２で選択されたワード
線ＷＬ１がＸアドレス手段１３によってＨレベルとさ
れ，さらに制御信号ＲＴがメモリ制御部１２によってＨ
レベルとされる。この結果，ワード線ＷＬ１に接続され
ているメモリセルＭＣ１１〜ＭＣｍ１に格納されている
各データが，リード側第１転送手段グループ１９を介し
て，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対し
て一斉に転送される。

【００３３】＜時刻ｔ４＞クロック信号ＣＬＫの立ち上
がりのタイミングで，メモリ制御部１２は，Ｈレベルの
リードイネーブル信号ＲＥを検出する。これによって，
実質的なリード動作が開始される。リードＹアドレス手
段１５は，リードＹアドレス信号ＹＲ１〜ＹＲｍの中か
らリードＹアドレス信号ＹＲ１を選択しＨレベルとす
る。ＨレベルのリードＹアドレス信号ＹＲ１によってリ
ード側第２転送手段２１−１がオン状態となるため，リ
ードレジスタＲｒｅｇ−１に格納されているデータがリ
ードデータバスＲＤ，／ＲＤに伝達される。リードデー
タバスＲＤ，／ＲＤに伝達されたデータは，出力データ
ＤＯ１として，出力手段２３を介して出力端子ＤＯＵＴ
に出力される。

【００３４】＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ
５までに，リードＹアドレス手段１５は，クロック信号
ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍ
の中から順次リードＹアドレス信号ＹＲ２〜ＹＲｍを選
択しＨレベルとする。これにともない，リードレジスタ
Ｒｒｅｇ−２〜Ｒｒｅｇ−ｍに格納されている各データ
は，順次リードデータバスＲＤ，／ＲＤに伝達される。
リードデータバスＲＤ，／ＲＤに順次伝達された各デー
タは，出力データＤＯ２〜ＤＯｍとして，出力手段２３
を介して出力端子ＤＯＵＴに出力される。

【００３５】以上のように，ラインアクセスタイプの従
来のシリアルアクセスメモリ１によれば，Ｘアドレスご
と（ここでは，ワード線ＷＬ１について）のリード動作
が可能となる。

【００３６】ところで，図１２に示すシリアルアクセス
メモリ１のライト動作の時刻ｔ３においてワード線ＷＬ
１をＨレベルに遷移させてメモリセルＭＣ１１〜ＭＣｍ
１に格納されている各データをライトレジスタＷｒｅｇ
−１〜Ｗｒｅｇ−ｍに転送するためには２００〜３００
ｎｓの時間（ライトデータ転送時間）を要する。また，
図１３に示すシリアルアクセスメモリ１のリード動作の
時刻ｔ３において，ワード線ＷＬ１をＨレベルに遷移さ
せてメモリセルＭＣ１１〜ＭＣｍ１に格納されている各
データをリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに
転送するためには２００〜３００ｎｓの時間（リードデ
ータ転送時間）を要する。

【００３７】ラインタイプのシリアルアクセスメモリ１
では，リード動作とライト動作が相互に非同期に実行さ
れるため，ライト動作における時刻ｔ３からのライトデ
ータ転送動作と，リード動作における時刻ｔ３からのリ
ードデータ転送動作が時期的に重なる場合を考慮する必
要がある。これに加えてセルフリフレッシュ動作が重な
る場合もある。このため，図１２，図１３に示すよう
に，シリアルアクセスメモリ１のライト動作およびリー
ド動作には，ライトデータ転送時間，リードデータ転送
時間，およびセルフリフレッシュ時間にマージンを加え
たウェイト時間（時刻ｔ３〜ｔ４：約１．５μｓ）が機
能仕様として設定されている。

【００３８】

【発明が解決しようとする課題】このように，従来のシ
リアルアクセスメモリ１において，外部からメモリ制御
部１２に対して１つのＸアドレスが取り込まれた後，実
質的なライト／リード動作を開始するためには，ウェイ
ト時間の経過を待つ必要があった。

【００３９】開発工程あるいは製造工程では，シリアル
アクセスメモリ１の各メモリセルに対して，所定のデー
タを書き込んだ後，データを読み出して，正しくデータ
が格納されたか否かのテストが行われる。ラインアクセ
スタイプのシリアルアクセスメモリ１の場合，上述のウ
ェイト時間は，各Ｘアドレスに対するアクセスごとに発
生する。したがって，全てのＸアドレスに対してライト
／リード動作が行われるシリアルアクセスメモリ１のテ
ストでは，このウェイト時間がテスト時間の短縮を阻害
する要因となっていた。

【００４０】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，テスト時間を短縮する
ことが可能なシリアルアクセスメモリおよびデータライ
ト／リード方法を提供することにある。

【００４１】

【課題を解決するための手段】上記課題を解決するため
に，複数のワード線と複数のビット線の各交差部に配置
された複数のメモリセルと，各ワード線に接続されてい
る複数のメモリセルによって記憶される１ワードのデー
タを格納することが可能な容量を有する第１レジスタ
と，各ワード線に接続されている複数のメモリセルによ
って記憶される１ワードのデータを格納することが可能
な容量を有する第２レジスタとを備えるシリアルアクセ
スメモリのライト／リード方法が提供される。そして，
この方法は，請求項１に記載のように，１ワードの第１
入力シリアルデータを第１レジスタに格納する，第１ラ
イト工程と，第１ライト工程において，第１レジスタに
格納された１ワードのデータを，複数のワード線の中か
ら選択された複数の第１選択ワード線それぞれに接続さ
れている複数のメモリセルに対して転送する，第２ライ
ト工程とを含むことを特徴としている。この方法によれ
ば，第１レジスタに対して第１シリアルデータを一度格
納するだけで，複数のワード線に接続されているメモリ
セルに対してデータが書き込まれることになる。したが
って，データ書き込みにかかる時間の短縮が実現する。

【００４２】請求項２によれば，請求項１に記載のシリ
アルアクセスメモリのライト／リード方法に対して，第
１入力シリアルデータの各ビットの論理レベルを反転さ
せて得られる１ワードの第２入力シリアルデータを第１
レジスタに格納する第３ライト工程と，第３ライト工程
において，第１レジスタに格納された１ワードのデータ
を，複数のワード線の中から選択された複数の第２選択
ワード線それぞれに接続されている複数のメモリセルに
対して転送する第４ライト工程が追加される。また，請
求項３によれば，請求項１に記載のシリアルアクセスメ
モリのライト／リード方法に対して，第１ライト工程に
おいて第１レジスタに格納された１ワードのデータを，
ビット毎に論理レベルを反転させる論理反転転送手段を
介して，複数のワード線の中から選択された複数の第２
選択ワード線それぞれに接続されている複数のメモリセ
ルに対して転送する第３ライト工程が追加される。これ
らの方法によれば，第１選択ワード線に接続されている
複数のメモリセルに格納される１ワードのデータと，第
２選択ワード線に接続されている複数のメモリセルに格
納される１ワードのデータは，各ビットごとに論理レベ
ルが反転した関係となる。

【００４３】請求項４によれば，請求項１に記載のシリ
アルアクセスメモリのライト／リード方法に対して，複
数の第１選択ワード線から２本のワード線を選択し，一
方のワード線に接続されている複数のメモリセルの格納
データを第２レジスタに転送し，他方のワード線に接続
されている複数のメモリセルの格納データを第１レジス
タに転送する第１リード工程と，第１リード工程におい
て，第１レジスタに転送されたデータをシリアルに読み
出し，第２レジスタに転送されたデータをシリアルに読
み出す第２リード工程が追加される。また，請求項５に
よれば，請求項２または３に記載のシリアルアクセスメ
モリのライト／リード方法に対して，複数の第１選択ワ
ード線から一の第１選択ワード線を選択し，選択された
一の第１選択ワード線に接続されている複数のメモリセ
ルの格納データを第２レジスタに転送する第１リード工
程と，複数の第２選択ワード線から一の第２選択ワード
線を選択し，選択された一の第２選択ワード線に接続さ
れている複数のメモリセルの格納データを第１レジスタ
に転送する第２リード工程と，第１リード工程におい
て，第２レジスタに転送されたデータをシリアルに読み
出し，第２リード工程において，第１レジスタに転送さ
れたデータをシリアルに読み出す第３リード工程が追加
される。このようにデータリードにおいて，第１レジス
タおよび第２レジスタが用いられるため，２本のワード
線に接続されているメモリセルから格納データを同時に
読み出すことが可能となる。したがって，データリード
にかかる時間が短縮することになる。

【００４４】請求項６に記載のように，請求項４または
５に記載のシリアルアクセスメモリのライト／リード方
法に対して，第１レジスタからシリアルに読み出された
データと，第２レジスタからシリアルに読み出されたデ
ータとをビット毎に比較する，データ比較工程を追加す
ることによって，各メモリセルに対して正しくデータが
格納されたか否か，および，各メモリセルから正しくデ
ータが読み出されたか否かの判断が容易化される。

【００４５】さらに，請求項７によれば，請求項６に記
載のシリアルアクセスメモリのライト／リード方法に対
して，データ比較工程前に第１レジスタからシリアルに
読み出されたデータの各ビットの論理レベルを反転させ
る論理レベル反転工程が追加される。第１レジスタから
読み出されたシリアルデータと，第２レジスタから読み
出されたシリアルデータが，各ビットごとに論理レベル
が反転した関係にある場合，第１レジスタから読み出さ
れたシリアルデータをデータ比較工程前に予め論理レベ
ルを反転させることによって，第２レジスタから読み出
されたシリアルデータとの比較が容易となる。

【００４６】請求項８によれば，複数のワード線と複数
のビット線の各交差部に配置された複数のメモリセル
と，各ワード線に接続されている複数のメモリセルによ
って記憶される１ワードのデータを格納することが可能
な容量を有し，１ワードの入力シリアルデータを格納す
るレジスタと，レジスタに格納されている１ワードのデ
ータを，そのまま，または，各ビットの論理レベルを反
転させて，複数のワード線の中から選択された一のワー
ド線に接続されている複数のメモリセルに対して転送す
るレジスタデータ転送手段とを備えることを特徴とする
シリアルアクセスメモリが提供される。かかる構成によ
れば，第１レジスタに対して入力シリアルデータを一度
格納するだけで，複数のワード線に接続されているメモ
リセルに対してデータを書き込むことが可能となる。し
かも，ワード線ごとに，レジスタに格納されているデー
タ，または，レジスタに格納されているデータの論理レ
ベル反転データのいずれかを選択して格納することが可
能となる。

【００４７】請求項９によれば，複数のワード線と複数
のビット線の各交差部に配置された複数のメモリセル
と，ｍ個のデータ格納領域を有し，複数のワード線の中
から選択された一のワード線に接続されているｍ個の各
メモリセルに対して，ｍ個のデータ格納領域に格納され
ているデータを転送するレジスタと，ｍ個の各データ格
納領域毎に割り当てられ，各データ格納領域に対して，
データバスに伝送されているデータを転送するｍ個のバ
スデータ転送手段と，ｍ個のバスデータ転送手段を１個
ずつまたは複数個ずつ順次選択して，選択したバスデー
タ転送手段に対して，データバスに伝送されているデー
タを順次ｍ個のデータ格納領域に転送するよう指示する
バスデータ転送指示手段とを備えることを特徴とするシ
リアルアクセスメモリが提供される。かかる構成によれ
ば，複数のデータ格納領域に対して同じデータを同時に
格納することが可能となる。したがって，レジスタのす
べてのデータ格納領域に対してデータを格納するために
必要な時間が短縮する。また，データバスに伝送すべき
データのデータ長も，レジスタ長に対して短くすること
が可能となる。

【００４８】請求項１０によれば，複数のワード線と複
数のビット線の各交差部に配置された複数のメモリセル
と，ｍ個のデータ格納領域を有し，複数のワード線の中
から選択された一のワード線に接続されているｍ個の各
メモリセルに対して，ｍ個のデータ格納領域に格納され
ているデータを転送するレジスタと，ｍ個のアドレス信
号を順次アサートして出力するアドレス手段と，ｍ個の
各データ格納領域毎に割り当てられ，ｍ個のアドレス信
号をデータとしてｍ個の各データ格納領域に転送する機
能と，ｍ個のアドレス信号に従って，データバスに伝送
されている入力シリアルデータをｍ個のデータ格納領域
に転送する機能を有するｍ個のデータ転送手段とを備え
ることを特徴とするシリアルアクセスメモリが提供され
る。レジスタのデータ格納領域にデータとして格納され
るｍ個のアドレス信号は，アドレス手段によって１つず
つ順次アサートされるため，あるタイミングにおいて，
一のデータ格納領域に格納されているデータの論理レベ
ルは，その他のすべてのデータ格納領域に格納されてい
るデータの論理レベルと異なることになる。そして，論
理レベルが他と異なるデータが格納されるデータ格納領
域のアドレスは，アサートされるアドレス信号が変わる
ごとにシフトする。したがって，アドレス信号を順次ア
サートする度に複数のワード線の中から選択するワード
線のアドレスを一つ進めることによって，異なる論理レ
ベルのデータが格納されるメモリセルの位置がワード線
ごとにシフトすることになる。

【００４９】

【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるシリアルアクセスメモリおよびデータラ
イト／リード方法の好適な実施の形態について詳細に説
明する。なお，以下の説明および添付された図面におい
て，略同一の機能および構成を有する構成要素について
は，同一符号を付することによって重複説明を省略す
る。

【００５０】［第１の実施の形態］本発明の第１の実施
の形態にかかるシリアルアクセスメモリ１０１の構成を
図１に示す。

【００５１】本実施の形態にかかるシリアルアクセスメ
モリ１０１は，メモリセルアレイ１１，メモリ制御部１
１２，Ｘアドレス手段１３，ライトＹアドレス手段１
４，リードＹアドレス手段１５，ライト側第１転送手段
グループ１６，ライトレジスタグループ１７，ライト側
第２転送手段グループ１８，リード側第１転送手段グル
ープ１９，リードレジスタグループ２０，リード側第２
転送手段グループ２１，入出力手段１２２，および出力
手段１２３を備える。すなわち，シリアルアクセスメモ
リ１０１は，従来のシリアルアクセスメモリ１に対し
て，メモリ制御部１２，入力手段２２，および出力手段
２３がそれぞれ，メモリ制御部１１２，入出力手段１２
２，および出力手段１２３に置き換えられて構成されて
いる。

【００５２】Ｘアドレス手段１３は，メモリ制御部１１
２に制御され，複数のワード線ＷＬ１〜ＷＬｎ（ｎは，
正の整数）の中から一のワード線を選択しＨレベルとす
る。

【００５３】メモリセルアレイ１１は，複数のワード線
ＷＬ１〜ＷＬｎと複数のビット線対ＢＬ１，／ＢＬ１〜
ＢＬｍ，／ＢＬｍ（ｍは正の整数）との交差位置に配さ
れた複数のメモリセルＭＣ１１〜ＭＣｍｎから構成され
ている。各メモリセルＭＣ１１〜ＭＣｍｎは，トランジ
スタ（図示せず）とキャパシタ（図示せず）を１個ずつ
備えている。

【００５４】ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／
ＢＬｍには，センスアンプＳＡ１〜ＳＡｍが接続されて
おり，これらのセンスアンプＳＡ１〜ＳＡｍによってビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに現れる
電位変化が増幅される。

【００５５】次に，メモリセルアレイ１１からみてライ
ト側の回路構成について説明する。

【００５６】ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／
ＢＬｍは，ライト側第１転送手段グループ１６を介し
て，ライトレジスタグループ１７に接続されている。ラ
イト側第１転送手段グループ１６は，各ビット線対ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライト側第
１転送手段１６−１〜１６−ｍから構成されている。ラ
イトレジスタグループ１７は，各ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライトレジスタＷ
ｒｅｇ−１〜Ｗｒｅｇ−ｍから構成されている。

【００５７】各ライト側第１転送手段１６−１〜１６−
ｍは，２つのトランジスタから構成されている。例え
ば，ビット線ＢＬ１は，ライト側第１転送手段１６−１
を構成する一方のトランジスタのドレイン・ソースを介
して，また，ビット線／ＢＬ１は他方のトランジスタの
ドレイン・ソースを介して，ライトレジスタＷｒｅｇ−
１に接続されている。そして，ライト側第１転送手段１
６−１〜１６−ｍを構成する２×ｍ個のトランジスタ
は，制御信号ＷＴによってオン／オフ制御される。

【００５８】ライトレジスタグループ１７は，ライト側
第２転送手段グループ１８を介して，ライトデータバス
ＷＤ，／ＷＤに接続されている。ライト側第２転送手段
グループ１８は，ライトレジスタグループ１７を構成す
るライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍそれぞれ
に対応するライト側第２転送手段１８−１〜１８−ｍか
ら構成されている。

【００５９】各ライト側第２転送手段１８−１〜１８−
ｍは，２つのトランジスタから構成されている。例え
ば，ライトレジスタＷｒｅｇ−１は，ライト側第２転送
手段１８−１を構成する２個のトランジスタのドレイン
・ソースを介して，ライトデータバスＷＤ，／ＷＤに接
続されている。各ライト側第２転送手段１８−１〜１８
−ｍには，ライトＹアドレス手段１４から出力されるラ
イトＹアドレス信号ＹＷ１〜ＹＷｍが入力されており，
各ライト側第２転送手段１８−１〜１８−ｍを構成する
２個のトランジスタは，ライトＹアドレス信号ＹＷ１〜
ＹＷｍによってオン／オフ制御される。

【００６０】ライトデータバスＷＤ，／ＷＤは，入出力
手段１２２を介して，入力端子ＤＩＮに接続されてい
る。

【００６１】次に，メモリセルアレイ１１からみてリー
ド側の回路構成について説明する。

【００６２】ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／
ＢＬｍは，リード側第１転送手段グループ１９を介し
て，リードレジスタグループ２０に接続されている。リ
ード側第１転送手段グループ１９は，各ビット線対ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリード側第
１転送手段１９−１〜１９−ｍから構成されている。リ
ードレジスタグループ２０は，各ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリードレジスタＲ
ｒｅｇ−１〜Ｒｒｅｇ−ｍから構成されている。

【００６３】各リード側第１転送手段１９−１〜１９−
ｍは，２つのトランジスタから構成されている。例え
ば，ビット線ＢＬ１は，リード側第１転送手段１９−１
を構成する一方のトランジスタのドレイン・ソースを介
して，また，ビット線／ＢＬ１は他方のトランジスタの
ドレイン・ソースを介して，リードレジスタＲｒｅｇ−
１に接続されている。リード側第１転送手段１９−１〜
１９−ｍを構成する２×ｍ個のトランジスタは，制御信
号ＲＴによってオン／オフ制御される。

【００６４】リードレジスタグループ２０は，リード側
第２転送手段グループ２１を介して，リードデータバス
ＲＤ，／ＲＤに接続されている。リード側第２転送手段
グループ２１は，リードレジスタグループ２０を構成す
るリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍそれぞれ
に対応するリード側第２転送手段２１−１〜２１−ｍか
ら構成されている。

【００６５】各リード側第２転送手段２１−１〜２１−
ｍは，２つのトランジスタから構成されている。例え
ば，リードレジスタＲｒｅｇ−１は，リード側第２転送
手段２１−１を構成する２個のトランジスタのドレイン
・ソースを介して，リードデータバスＲＤ，／ＲＤに接
続されている。各リード側第２転送手段２１−１〜２１
−ｍには，リードＹアドレス手段１５から出力されるリ
ードＹアドレス信号ＹＲ１〜ＹＲｍが入力されており，
各リード側第２転送手段２１−１〜２１−ｍを構成する
２個のトランジスタは，リードＹアドレス信号ＹＲ１〜
ＹＲｍによってオン／オフ制御される。

【００６６】リードデータバスＲＤ，／ＲＤは，出力手
段１２３を介して，出力端子ＤＯＵＴに接続されてい
る。

【００６７】ライト側に位置する入出力手段１２２とリ
ード側に位置する出力手段１２３は，第２リードデータ
バスＲＤ２，／ＲＤ２によって接続されている。

【００６８】以上のように構成された本実施の形態にか
かるシリアルアクセスメモリ１０１の動作について図
２，図３を用いて説明する。シリアルアクセスメモリ１
０１は，テスト時間の短縮を目的として構成されてい
る。したがって，ここではシリアルアクセスメモリ１０
１に対して所定のデータを書き込んだ後，データを読み
出して，正しいデータが読み出されたか否かを判断する
テストにおけるリード動作およびライト動作を説明す
る。

【００６９】図２は，シリアルアクセスメモリ１０１の
テスト中のライト動作（テストライト動作）を示すタイ
ミングチャートである。以下，図中の時刻ごとにテスト
ライト動作を説明する。

【００７０】＜時刻ｔ１＞テストライト動作を開始する
にあたり，メモリ制御部１１２に対してテストモード信
号ＴＭが入力される。そして，テストライト動作は，メ
モリ制御部１１２に対して，ライトＸアドレスＷＸＡＤ
がシリアルに入力されることによって開始される。な
お，ライトＸアドレスＷＸＡＤをメモリ制御部１１２に
取り込むため，予めメモリ制御部１１２に対して，Ｈレ
ベルのライトアドレスイネーブル信号ＷＡＤＥが入力さ
れる。まず，時刻ｔ１において，ライトＸアドレスＷＸ
ＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制
御部１１２に取り込まれる。以後，クロック信号ＣＬＫ
に同期して，順次ライトＸアドレスＷＸＡＤの各ビット
データがメモリ制御部１１２に取り込まれる。

【００７１】＜時刻ｔ２＞ライトＸアドレスＷＸＡＤの
最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１
１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込
みが完了する。ここで，メモリ制御部１１２に対して入
力されるライトアドレスイネーブル信号ＷＡＤＥがＬレ
ベルとされる。なお，このテストライト動作では，ライ
トＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１
が選択される。

【００７２】＜時刻ｔ３＞図１２に示した従来のシリア
ルアクセスメモリ１のライト動作の中ではライトマスク
動作が行われる。しかし，テストライト動作が行われる
シリアルアクセスメモリ１０１の各メモリセルＭＣ１１
〜ＭＣｍｎは，データが格納されていない初期状態であ
るため，ライトマスク動作の実施は必須ではない。した
がって，ここではライトマスク動作は省略される。

【００７３】＜時刻ｔ４＞クロック信号ＣＬＫの立ち上
がりのタイミングで，メモリ制御部１１２は，Ｈレベル
のライトイネーブル信号ＷＥを検出する。これによっ
て，実質的なテストライト動作が開始される。ライトＹ
アドレス手段１４は，ライトＹアドレス信号ＹＷ１〜Ｙ
Ｗｍの中からライトＹアドレス信号ＹＷ１を選択しＨレ
ベルとする。このとき，入力端子ＤＩＮから入力された
入力データＤＩ１は，入出力手段１２２を介して，ライ
トデータバスＷＤ，／ＷＤに伝達されている。Ｈレベル
のライトＹアドレス信号ＹＷ１によってライト側第２転
送手段１８−１がオン状態となるため，入力データＤＩ
１がライトレジスタＷｒｅｇ−１に格納される。

【００７４】＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ
５までに，ライトＹアドレス手段１４は，クロック信号
ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍ
の中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選
択しＨレベルとする。一方，入力端子ＤＩＮに入力デー
タＤＩ２〜ＤＩｍが順次入力されており，各入力データ
ＤＩ２〜ＤＩｍは，ライトレジスタＷｒｅｇ−２〜Ｗｒ
ｅｇ−ｍに格納される。

【００７５】＜時刻ｔ６＞メモリ制御部１１２に対し
て，Ｈレベルのライトリセット信号ＷＲが入力され，ラ
イトレジスタグループ１７に格納されている入力データ
ＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開
始される。

【００７６】＜時刻ｔ７＞時刻ｔ１〜ｔ２において選択
されたワード線ＷＬ１がＸアドレス手段１３によってＨ
レベルとされ，さらに制御信号ＷＴがメモリ制御部１１
２によってＨレベルとされる。この結果，ライトレジス
タグループ１７に格納されている入力データＤＩ１〜Ｄ
Ｉｍが，ワード線ＷＬ１に接続されているメモリセルＭ
Ｃ１１〜ＭＣｍ１に対して一斉に転送される。

【００７７】＜時刻ｔ８＞再び，メモリ制御部１１２に
対して，Ｈレベルのライトリセット信号ＷＲが入力さ
れ，ライトレジスタグループ１７に格納されている入力
データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転
送が開始される。

【００７８】＜時刻ｔ９＞時刻ｔ１〜ｔ２において選択
されたワード線ＷＬ１の次のアドレスのワード線ＷＬ２
がＸアドレス手段１３によってＨレベルとされ，さらに
制御信号ＷＴがメモリ制御部１１２によってＨレベルと
される。この結果，ライトレジスタグループ１７に格納
されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ
２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に対
して一斉に転送される。

【００７９】＜時刻ｔ１０〜ｔ１３＞時刻ｔ１０から時
刻ｔ１３まで，時刻ｔ６から時刻ｔ９までの動作と略同
一の動作をＸアドレスを１つずつインクリメントしなが
ら繰り返す。そして，時刻ｔ１３において，ライトレジ
スタグループ１７に格納されている入力データＤＩ１〜
ＤＩｍが，ワード線ＷＬｎに接続されているメモリセル
ＭＣ１ｎ〜ＭＣｍｎに対して一斉に転送されたところ
で，ライトレジスタグループ１７からメモリセルアレイ
１１への入力データＤＩ１〜ＤＩｍの転送が完了する。
この転送動作によって，全てのメモリセルＭＣ１１〜Ｍ
Ｃｍｎに対して，ワード線ＷＬ１〜ＷＬｎごとに同じ入
力データＤＩ１〜ＤＩｍが格納されることになる。

【００８０】以上，図２に示したシリアルアクセスメモ
リ１０１のテストライト動作によれば，ライトレジスタ
グループ１７に対する入力データＤＩ１〜ＤＩｍの書き
込み動作が１回だけ実行され，その後，ライトレジスタ
グループ１７に書き込まれた入力データＤＩ１〜ＤＩｍ
が全てのメモリセルＭＣ１１〜ＭＣｍｎに対して転送さ
れることになる。したがって，各ワード線ごとの入力デ
ータがライトレジスタグループ１７に書き込まれる従来
のライト動作に比べて，全てのメモリセルＭＣ１１〜Ｍ
Ｃｍｎに対するデータ格納にかかる時間が大幅に短縮す
る。

【００８１】図３は，図２のテストライト動作に引き続
いて行われる本実施の形態にかかるシリアルアクセスメ
モリ１０１のテスト中のリード動作（テストリード動
作）を示すタイミングチャートである。以下，図中の時
刻ごとにテストリード動作を説明する。

【００８２】＜時刻ｔ１＞テストリード動作を開始する
にあたり，メモリ制御部１１２に対してテストモード信
号ＴＭが入力される。そして，テストリード動作は，メ
モリ制御部１１２に対して，リードＸアドレスＲＸＡＤ
がシリアルに入力されることによって開始される。な
お，リードＸアドレスＲＸＡＤをメモリ制御部１１２に
取り込むため，予めメモリ制御部１１２に対して，Ｈレ
ベルのリードアドレスイネーブル信号ＲＡＤＥが入力さ
れる。まず，時刻ｔ１において，リードＸアドレスＲＸ
ＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制
御部１１２に取り込まれる。以後，クロック信号ＣＬＫ
に同期して，順次リードＸアドレスＲＸＡＤの各ビット
データがメモリ制御部１１２に取り込まれる。

【００８３】＜時刻ｔ２＞リードＸアドレスＲＸＡＤの
最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１
１２に取り込まれ，リードＸアドレスＲＸＡＤの取り込
みが完了する。ここで，メモリ制御部１１２に対して入
力されるリードアドレスイネーブル信号ＲＡＤＥがＬレ
ベルとされる。なお，このテストリード動作では，リー
ドＸアドレスによって，最初にワード線ＷＬ１が選択さ
れる。

【００８４】＜時刻ｔ３＞時刻ｔ２で選択されたワード
線ＷＬ１がＸアドレス手段１３によってＨレベルとさ
れ，さらに制御信号ＲＴがメモリ制御部１１２によって
Ｈレベルとされる。この結果，ワード線ＷＬ１に接続さ
れているメモリセルＭＣ１１〜ＭＣｍ１に格納されてい
る各データが，リード側第１転送手段グループ１９を介
して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一
斉に転送される。

【００８５】＜時刻ｔ４＞ワード線ＷＬ１に接続されて
いるメモリセルＭＣ１１〜ＭＣｍ１の格納データが，リ
ードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送
された後，時刻ｔ４において，Ｘアドレス手段１３によ
ってワード線ＷＬ２がＨレベルとされ，さらに制御信号
ＷＴがＨレベルとされる。この結果，ワード線ＷＬ２に
接続されているメモリセルＭＣ１２〜ＭＣｍ２の格納デ
ータが，ライト側第１転送手段グループ１６を介して，
ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに一斉に転
送される。このように，ライトレジスタＷｒｅｇ−１〜
Ｗｒｅｇ−ｍは，メモリセルＭＣ１２〜ＭＣｍ２から読
み出されたデータの一時格納手段として用いられる。

【００８６】＜時刻ｔ５＞クロック信号ＣＬＫの立ち上
がりのタイミングで，メモリ制御部１１２は，Ｈレベル
のリードイネーブル信号ＲＥを検出する。これによっ
て，実質的なテストリード動作が開始される。

【００８７】リードＹアドレス手段１５は，リードＹア
ドレス信号ＹＲ１〜ＹＲｍの中からリードＹアドレス信
号ＹＲ１を選択しＨレベルとする。ＨレベルのリードＹ
アドレス信号ＹＲ１によってリード側第２転送手段２１
−１がオン状態となるため，リードレジスタＲｒｅｇ−
１に格納されているデータがリードデータバスＲＤ，／
ＲＤを経由して出力手段１２３に伝達される。

【００８８】同じタイミングで，ライトＹアドレス手段
１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中から
ライトＹアドレス信号ＹＷ１を選択しＨレベルとする。
ＨレベルのライトＹアドレス信号ＹＷ１によってライト
側第２転送手段１８−１がオン状態となるため，ライト
レジスタＷｒｅｇ−１に格納されているデータがライト
データバスＷＤ，／ＷＤを経由して入出力手段１２２に
伝達され，さらに第２リードデータバスＲＤ２，／ＲＤ
２を経由して出力手段１２３に伝達される。

【００８９】出力手段１２３は，リードデータバスＲ
Ｄ，／ＲＤから伝達されたデータと，第２リードデータ
バスＲＤ２，／ＲＤ２から伝達されたデータとを比較
し，一致／不一致を判断する。その判断結果は，出力デ
ータＤＯ１ｃとして，出力端子ＤＯＵＴに出力される。
なお，出力手段１２３に備えられたデータ比較手段は，
例えばＥｘＯＲ（排他的論理和）ゲートによって構成さ
れている。

【００９０】＜時刻ｔ５〜ｔ６＞時刻ｔ５以降，時刻ｔ
６までに，リードＹアドレス手段１５は，クロック信号
ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍ
の中から順次リードＹアドレス信号ＹＲ２〜ＹＲｍを選
択しＨレベルとする。これにともない，リードレジスタ
Ｒｒｅｇ−２〜Ｒｒｅｇ−ｍに格納されている各データ
は，順次リードデータバスＲＤ，／ＲＤを経由して出力
手段１２３に伝達される。同様に，ライトＹアドレス手
段１４は，クロック信号ＣＬＫに同期してライトＹアド
レス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス
信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。これにと
もない，ライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに
格納されている各データは，順次ライトデータバスＷ
Ｄ，／ＷＤ，入出力手段１２２，および第２リードデー
タバスＲＤ２，／ＲＤ２を経由して出力手段１２３に伝
達される。出力手段１２３は，リードデータバスＲＤ，
／ＲＤから伝達されたデータと，第２リードデータバス
ＲＤ２，／ＲＤ２から伝達されたデータとを順次比較
し，一致／不一致を判断する。その判断結果は，出力デ
ータＤＯ２ｃ，ＤＯ３ｃ，・・・，ＤＯｍｃとして，出
力端子ＤＯＵＴに出力される。

【００９１】＜時刻ｔ７以降＞時刻ｔ２から時刻ｔ６に
おいて，ワード線ＷＬ１に接続されているメモリセルＭ
Ｃ１１〜ＭＣｍ１の格納データと，ワード線ＷＬ２に接
続されているメモリセルＭＣ１２〜ＭＣｍ２の格納デー
タが比較される。同様に，時刻ｔ７，ｔ８以降，ワード
線ＷＬ３からワード線ＷＬｎまでワード線２本が１組と
され，各ワード線に接続されているメモリセルの格納デ
ータが１組ずつ比較される。

【００９２】以上，図３に示したシリアルアクセスメモ
リ１０１のテストリード動作によれば，図２に示したテ
ストライト動作において各メモリセルＭＣ１１〜ＭＣｍ
ｎに格納されたデータが読み出され，正しくデータが格
納されているか否かが判断される。

【００９３】従来のシリアルアクセスメモリ１のリード
動作によれば，各ワード線に接続されているメモリセル
の格納データが，ワード線ごとにリードレジスタグルー
プ２０に転送されるため，すべてのメモリセルＭＣ１１
〜ＭＣｍｎから格納データを読み出す場合，ワード線の
本数に相当するウェイト時間が消費される。この点，本
実施の形態にかかるシリアルアクセスメモリ１０１のテ
ストリード動作によれば，ワード線２本を１組として，
一方のワード線に接続されているメモリセルの格納デー
タがリードレジスタグループ２０に転送され，他方のワ
ード線に接続されているメモリセルの格納データがライ
トレジスタグループ１７に転送される。そして，リード
レジスタグループ２０に格納されたデータとライトレジ
スタグループ１７に格納されたデータが，ビット毎に出
力手段１２３において比較される。したがって，従来の
シリアルアクセスメモリ１のリード動作に比べて，ウェ
イト時間が半減し，テストにおけるリード動作の所要時
間の大幅な短縮が実現する。

【００９４】以上説明したように，本実施の形態にかか
るシリアルアクセスメモリ１０１の構成およびそのテス
トライト／リード動作によれば，従来のシリアルアクセ
スメモリ１において全メモリセルＭＣ１１〜ＭＣｍｎに
所定のデータを書き込み，全メモリセルＭＣ１１〜ＭＣ
ｍｎから格納データを読み出すライト／リード動作に比
べて，大幅な時間短縮が実現する。

【００９５】次に，本実施の形態にかかるシリアルアク
セスメモリ１０１およびテストリード動作の他の形態を
説明する。

【００９６】本実施の形態にかかるシリアルアクセスメ
モリ１０１のテストリード動作では，図３に示したよう
に，時刻ｔ５以降，リードＹアドレス手段１５がリード
Ｙアドレス信号ＹＲ１〜ＹＲｍを順次選択しＨレベルと
する。同じタイミングで，ライトＹアドレス手段１４が
ライトＹアドレス信号ＹＷ１〜ＹＷｍを順次選択しＨレ
ベルとする。これによって，リードレジスタグループ２
０に格納されているデータ列とライトレジスタグループ
１７に格納されているデータ列が，ビット毎に出力手段
１２３に伝送され，出力手段１２３に備えられたデータ
比較手段によってビット毎に比較される。

【００９７】これに対して，リードＹアドレス手段１５
によるリードＹアドレス信号ＹＲ１〜ＹＲｍの順次選択
と，ライトＹアドレス手段１４によるライトＹアドレス
信号ＹＷ１〜ＹＷｍの順次選択を交互に行うようにして
もよい。この方法によれば，リードレジスタＲｒｅｇ−
１〜Ｒｒｅｇ−ｍに格納されている各データと，ライト
レジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納されている
各データが交互に出力手段１２３に伝送されることにな
る。そして，出力手段１２３にスイッチ手段を備え，こ
のスイッチ手段によってリードデータバスＲＤ，／ＲＤ
から伝送されたデータ，および，第２リードデータバス
ＲＤ２，／ＲＤ２から伝送されたデータを交互に選択
し，出力端子ＤＯＵＴに出力する。この構成，方法によ
れば，出力手段１２３にデータ比較回路を備える必要が
なくなり，出力手段１２３をコンパクトに構成すること
が可能となる。

【００９８】また，リードＹアドレス手段１５によるリ
ードＹアドレス信号ＹＲ１〜ＹＲｍの順次選択を終えた
後に，ライトＹアドレス手段１４によるライトＹアドレ
ス信号ＹＷ１〜ＹＷｍの順次選択を行うようにしてもよ
い。この方法によれば，リードレジスタＲｒｅｇ−１〜
Ｒｒｅｇ−ｍに格納されている各データが全て出力手段
１２３に伝送された後に，ライトレジスタＷｒｅｇ−１
〜Ｗｒｅｇ−ｍに格納されている各データが出力手段１
２３に伝送されることになる。リードＹアドレス手段１
５によるリードＹアドレス信号ＹＲ１〜ＹＲｍの順次選
択と，ライトＹアドレス手段１４によるライトＹアドレ
ス信号ＹＷ１〜ＹＷｍの順次選択を交互に行う場合に比
べて，リードＹアドレス手段１５およびライトＹアドレ
ス手段１４の制御が容易化され，この制御を担当するメ
モリ制御部１１２のハードウェアおよびソフトウェアの
両面で規模の縮小が実現する。

【００９９】［第２の実施の形態］本発明の第２の実施
の形態にかかるシリアルアクセスメモリ２０１の構成を
図４に示す。

【０１００】本実施の形態にかかるシリアルアクセスメ
モリ２０１は，第１の実施の形態にかかるシリアルアク
セスメモリ１０１に対して，インバータ２１１，２１２
が追加されたものである。インバータ２１１，２１２
は，第２リードデータバスＲＤ２，／ＲＤ２と出力手段
１２３との間に設けられており，入出力手段１２２から
第２リードデータバスＲＤ２，／ＲＤ２に出力されたデ
ータの論理レベルを反転させて出力手段１２３に供給す
る。なお，インバータ２１１，２１２以外の構成につい
ては，シリアルアクセスメモリ２０１は，シリアルアク
セスメモリ１０１と同様である。

【０１０１】以上のように構成された本実施の形態にか
かるシリアルアクセスメモリ２０１の動作について図５
を用いて説明する。シリアルアクセスメモリ２０１は，
テスト時間の短縮を目的として構成されている。したが
って，ここではシリアルアクセスメモリ２０１に対して
所定のデータを書き込んだ後，データを読み出して，正
しいデータが読み出されたか否かを判断するテストにお
けるリード動作およびライト動作を説明する。

【０１０２】図５は，シリアルアクセスメモリ２０１の
テストライト動作を示すタイミングチャートである。以
下，図中の時刻ごとにテストライト動作を説明する。

【０１０３】＜時刻ｔ１＞テストライト動作を開始する
にあたり，メモリ制御部１１２に対してテストモード信
号ＴＭが入力される。そして，テストライト動作は，メ
モリ制御部１１２に対して，ライトＸアドレスＷＸＡＤ
がシリアルに入力されることによって開始される。な
お，ライトＸアドレスＷＸＡＤをメモリ制御部１１２に
取り込むため，予めメモリ制御部１１２に対して，Ｈレ
ベルのライトアドレスイネーブル信号ＷＡＤＥが入力さ
れる。まず，時刻ｔ１において，ライトＸアドレスＷＸ
ＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制
御部１１２に取り込まれる。以後，クロック信号ＣＬＫ
に同期して，順次ライトＸアドレスＷＸＡＤの各ビット
データがメモリ制御部１１２に取り込まれる。

【０１０４】＜時刻ｔ２＞ライトＸアドレスＷＸＡＤの
最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１
１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込
みが完了する。ここで，メモリ制御部１１２に対して入
力されるライトアドレスイネーブル信号ＷＡＤＥがＬレ
ベルとされる。なお，このテストライト動作では，ライ
トＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１
が選択される。

【０１０５】＜時刻ｔ３＞図１２に示した従来のシリア
ルアクセスメモリ１のライト動作の中ではライトマスク
動作が行われる。しかし，テストライト動作が行われる
シリアルアクセスメモリ１０１の各メモリセルＭＣ１１
〜ＭＣｍｎは，データが格納されていない初期状態であ
るため，ライトマスク動作の実施は必須ではない。した
がって，ここではライトマスク動作は省略される。

【０１０６】＜時刻ｔ４＞クロック信号ＣＬＫの立ち上
がりのタイミングで，メモリ制御部１１２は，Ｈレベル
のライトイネーブル信号ＷＥを検出する。これによっ
て，実質的なテストライト動作が開始される。ライトＹ
アドレス手段１４は，ライトＹアドレス信号ＹＷ１〜Ｙ
Ｗｍの中からライトＹアドレス信号ＹＷ１を選択しＨレ
ベルとする。このとき，入力端子ＤＩＮから入力された
入力データＤＩ１は，入出力手段１２２を介して，ライ
トデータバスＷＤ，／ＷＤに伝達されている。Ｈレベル
のライトＹアドレス信号ＹＷ１によってライト側第２転
送手段１８−１がオン状態となるため，入力データＤＩ
１がライトレジスタＷｒｅｇ−１に格納される。

【０１０７】＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ
５までに，ライトＹアドレス手段１４は，クロック信号
ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍ
の中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選
択しＨレベルとする。一方，入力端子ＤＩＮに入力デー
タＤＩ２〜ＤＩｍが順次入力されており，各入力データ
ＤＩ２〜ＤＩｍは，ライトレジスタＷｒｅｇ−２〜Ｗｒ
ｅｇ−ｍに格納される。

【０１０８】＜時刻ｔ６＞メモリ制御部１１２に対し
て，Ｈレベルのライトリセット信号ＷＲが入力され，ラ
イトレジスタグループ１７に格納されている入力データ
ＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開
始される。

【０１０９】＜時刻ｔ７＞時刻ｔ１〜ｔ２において選択
されたワード線ＷＬ１がＸアドレス手段１３によってＨ
レベルとされ，さらに制御信号ＷＴがメモリ制御部１１
２によってＨレベルとされる。この結果，ライトレジス
タグループ１７に格納されている入力データＤＩ１〜Ｄ
Ｉｍが，ワード線ＷＬ１に接続されているメモリセルＭ
Ｃ１１〜ＭＣｍ１に対して一斉に転送される。

【０１１０】＜時刻ｔ８＞ワード線ＷＬ１に接続されて
いるメモリセルＭＣ１１〜ＭＣｍ１に対して，ライトレ
ジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納されている各
データが転送された後，ワード線ＷＬ３がＸアドレス手
段１３によってＨレベルとされ，さらに制御信号ＷＴが
メモリ制御部１１２によってＨレベルとされる。この結
果，ワード線ＷＬ１に接続されているメモリセルＭＣ１
１〜ＭＣｍ１に対して転送されたデータと同じ入力デー
タＤＩ１〜ＤＩｍが，ワード線ＷＬ３に接続されている
メモリセルＭＣ１３〜ＭＣｍ３に対して一斉に転送され
る。

【０１１１】＜時刻ｔ８以降＞ワード線ＷＬ３に接続さ
れているメモリセルＭＣ１３〜ＭＣｍ３に対して入力デ
ータＤＩ１〜ＤＩｍが転送され格納された後，同様に，
奇数番のワード線ＷＬ５，ＷＬ７，・・・に接続されて
いるメモリセルＭＣ１５〜ＭＣｍ５，ＭＣ１７〜ＭＣｍ
７，・・・に対しても同一の入力データＤＩ１〜ＤＩｍ
が転送される。以上のようにして，奇数番のワード線に
接続されているメモリセルに対して，同一の入力データ
ＤＩ１〜ＤＩｍが書き込まれる。

【０１１２】奇数番のワード線に接続されているメモリ
セルに対して，同一の入力データＤＩ１〜ＤＩｍが書き
込まれた後，シリアルアクセスメモリ２０１は，図５に
示したテストライト動作を繰り返し，今度は，偶数番の
ワード線ＷＬ２，ＷＬ４，ＷＬ６，・・・に接続されて
いるメモリセルＭＣ１２〜ＭＣｍ２，ＭＣ１４〜ＭＣｍ
４，ＭＣ１６〜ＭＣｍ６，・・・に対して，入力データ
／ＤＩ１〜／ＤＩｍを格納する。この入力データ／ＤＩ
１〜／ＤＩｍはそれぞれ，入力データＤＩ１〜ＤＩｍの
論理レベルを反転させたものである。例えば，入力デー
タＤＩ１が”０”の場合は，入力データ／ＤＩ１は”
１”である。

【０１１３】以上のように，本実施の形態にかかるシリ
アルアクセスメモリ２０１のテストライト動作によれ
ば，一のワード線に接続された各メモリセルには，隣接
するワード線に接続された各メモリセルに格納されてい
るデータの論理レベルを反転させたデータが格納される
ことになる。

【０１１４】そして，このテストライト動作では，ライ
トレジスタグループ１７に対する入力データＤＩ１〜Ｄ
Ｉｍおよび入力データ／ＤＩ１〜／ＤＩｍの格納動作が
それぞれ１回ずつ実行された後，全ワード線ＷＬ１〜Ｗ
Ｌｎについてのデータ転送が行われる。したがって，各
ワード線にアクセスする度に，ライトレジスタグループ
１７に入力データを格納する従来のシリアルアクセスメ
モリ１のライト動作に比べて，全てのメモリセルＭＣ１
１〜ＭＣｍｎへのデータ格納にかかる時間が大幅に短縮
する。

【０１１５】本実施の形態にかかるシリアルアクセスメ
モリ２０１は，図５に示したテストライト動作に引き続
いて，テストリード動作を行う。

【０１１６】このシリアルアクセスメモリ２０１のテス
トリード動作は，図３に示した第１の実施の形態にかか
るシリアルアクセスメモリ１０１のテストリード動作と
同様に行われる。すなわち，ワード線２本を１組とし
て，一方のワード線に接続されているメモリセルの格納
データがリードレジスタグループ２０に転送され，他方
のワード線に接続されているメモリセルの格納データが
ライトレジスタグループ１７に転送される。そして，リ
ードレジスタグループ２０に格納されているデータ列と
ライトレジスタグループ１７に格納されているデータ列
が，ビット毎に出力手段１２３において比較される。

【０１１７】ただし，ワード線ごとに同一のデータ列が
格納される第１の実施の形態にかかるシリアルアクセス
メモリ１０１のテストライト動作とは異なり，シリアル
アクセスメモリ２０１のテストライト動作によれば，奇
数番のワード線ＷＬ１，ＷＬ３，・・・に接続されてい
るメモリセルＭＣ１１〜ＭＣｍ１，ＭＣ１３〜ＭＣｍ
３，・・・には，偶数番のワード線ＷＬ２，ＷＬ４，・
・・に接続されているメモリセルＭＣ１２〜ＭＣｍ２，
ＭＣ１４〜ＭＣｍ４，・・・の格納データの論理レベル
を反転させたデータが格納される。例えば，ワード線Ｗ
Ｌ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に
入力データＤＩ１〜ＤＩｍ＝”０１０１０・・・１”が
格納されている場合，ワード線ＷＬ２に接続されている
メモリセルＭＣ１２〜ＭＣｍ２には入力データ／ＤＩ１
〜／ＤＩｍ＝”１０１０１・・・０”が格納される。そ
して，テストリード動作において，メモリセルＭＣ１１
〜ＭＣｍ１の格納データ”０１０１０・・・１”は，リ
ードレジスタグループ２０に転送格納され，メモリセル
ＭＣ１２〜ＭＣｍ２の格納データ”１０１０１・・・
０”は，ライトレジスタグループ１７に転送格納され
る。

【０１１８】リードレジスタグループ２０に格納された
データ列”０１０１０・・・１”は，１ビットずつリー
ドデータバスＲＤ，／ＲＤを経由して出力手段１２３に
伝達される。

【０１１９】一方，ライトレジスタグループ１７に格納
されたデータ列”１０１０１・・・０”は，１ビットず
つライトデータバスＷＤ，／ＷＤを経由して入出力手段
１２２に伝達され，さらに第２リードデータバスＲＤ
２，／ＲＤ２，インバータ２１１，２１２を経由して出
力手段１２３に伝達される。ライトレジスタグループ１
７に格納されたデータ列”１０１０１・・・０”は，途
中，インバータ２１１，２１２を経由するため，ここで
論理レベルが反転し，データ列”０１０１０・・・１”
として出力手段１２３に入力される。

【０１２０】出力手段１２３は，リードデータバスＲ
Ｄ，／ＲＤから伝達されたデータと，第２リードデータ
バスＲＤ２，／ＲＤ２から伝達されたデータとを比較
し，一致／不一致を判断する。このとき，第２リードデ
ータバスＲＤ２，／ＲＤ２から伝達されたデータは，予
めインバータ２１１，２１２によって論理レベルが反転
しているため，出力手段１２３に備えられたデータ比較
手段は，第２リードデータバスＲＤ２，／ＲＤ２から伝
達されたデータをそのまま，リードデータバスＲＤ，／
ＲＤから伝達されたデータと比較することが可能とな
る。その判断結果は，出力データＤＯ１ｃとして，出力
端子ＤＯＵＴに出力される。

【０１２１】ワード線ＷＬ１，ＷＬ２以外のワード線Ｗ
Ｌ３〜ＷＬｎについても，ワード線２本が１組とされ，
各ワード線に接続されているメモリセルの格納データが
１組ずつ出力手段１２３によって比較される。

【０１２２】以上，シリアルアクセスメモリ２０１のテ
ストリード動作によれば，図５に示したテストライト動
作において各メモリセルＭＣ１１〜ＭＣｍｎに格納され
たデータが読み出され，正しくデータが格納されている
か否かが判断される。

【０１２３】しかも，ワード線２本を１組として，一方
のワード線に接続されているメモリセルの格納データが
リードレジスタグループ２０に転送され，他方のワード
線に接続されているメモリセルの格納データがライトレ
ジスタグループ１７に転送される。そして，リードレジ
スタグループ２０に格納されているデータ列とライトレ
ジスタグループ１７に格納されているデータ列が，ビッ
ト毎に出力手段１２３において比較される。したがっ
て，各ワード線にアクセスして格納データをリードレジ
スタグループ２０に転送して外部に読み出す従来のシリ
アルアクセスメモリ１のリード動作に比べて，テストリ
ード動作の所要時間の大幅な短縮が実現する。

【０１２４】以上説明したように，本実施の形態にかか
るシリアルアクセスメモリ２０１の構成およびそのテス
トライト／リード動作によれば，従来のシリアルアクセ
スメモリ１において全メモリセルＭＣ１１〜ＭＣｍｎに
所定のデータを書き込み，全メモリセルＭＣ１１〜ＭＣ
ｍｎから格納データを読み出すライト／リード動作に比
べて，大幅な時間短縮が実現する。

【０１２５】ところで，第１の実施の形態にかかるシリ
アルアクセスメモリ１０１の構成およびそのテストライ
ト／リード動作によれば，各ワード線に接続されたメモ
リセルには，ワード線単位で同一のデータ列が格納され
る。この場合，テストにおいて，例えばワード線ＷＬ１
に接続されたメモリセルＭＣ１１〜ＭＣｍ１の格納デー
タとワード線ＷＬ２に接続されたメモリセルＭＣ１２〜
ＭＣｍ２の格納データが一致しているという結果が得ら
れたとしても，テストライト動作あるいはテストリード
動作においてワード線ＷＬ１，ＷＬ２の選択が誤りなく
行われていたか否かの判断まではできない。この点，本
実施の形態にかかるシリアルアクセスメモリ２０１の構
成およびそのテストライト／リード動作によれば，隣接
するワード線毎に論理レベルが反転したデータ列が格納
され，そのデータ列が読み出されて比較されるため，各
メモリセルへのデータ格納が正常に行われているか否か
の判断はもちろんのこと，ワード線選択についての合否
判断も可能となる。

【０１２６】［第３の実施の形態］本発明の第３の実施
の形態にかかるシリアルアクセスメモリ３０１の構成を
図６に示す。

【０１２７】本実施の形態にかかるシリアルアクセスメ
モリ３０１は，第２の実施の形態にかかるシリアルアク
セスメモリ２０１に対して，ライト側第３転送手段グル
ープ３１１が追加されたものである。このライト側第３
転送手段グループ３１１は，各ビット線対ＢＬ１，／Ｂ
Ｌ１〜ＢＬｍ，／ＢＬｍに対応するライト側第３転送手
段３１１−１〜３１１−ｍから構成されている。

【０１２８】各ライト側第３転送手段３１１−１〜３１
１−ｍは，２つのトランジスタから構成されている。ラ
イト側第３転送手段３１１−１〜３１１−ｍを構成する
２×ｍ個のトランジスタは，制御信号ＷＴ２によってオ
ン／オフ制御される。

【０１２９】シリアルアクセスメモリ３０１は，ビット
線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとライトレジ
スタＷｒｅｇ−１〜Ｗｒｅｇ−ｍを接続するものとし
て，このライト側第３転送手段３１１−１〜３１１−ｍ
の他，制御信号ＷＴによってオン／オフ制御されるライ
ト側第１転送手段１６−１〜１６−ｍを有する。ライト
レジスタグループ１７に格納されているデータをビット
線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを経由してメ
モリセルアレイ１１に転送する場合，制御信号ＷＴまた
は制御信号ＷＴ２のいずれかがＨレベルとされる。

【０１３０】各ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ
−ｍには相補のデータが格納される。この相補のデータ
は，ライト側第１転送手段１６−１〜１６−ｍまたはラ
イト側第３転送手段３１１−１〜３１１−ｍのいずれか
によってビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬ
ｍに転送される。ただし，ライトレジスタＷｒｅｇ−１
〜Ｗｒｅｇ−ｍそれぞれに格納されている相補のデータ
のうち，ライト側第１転送手段１６−１〜１６−ｍによ
って転送された場合にビット線ＢＬ１〜ＢＬｍに出力さ
れるデータは，ライト側第３転送手段３１１−１〜３１
１−ｍによって転送された場合には，ビット線／ＢＬ１
〜／ＢＬｍに出力される。逆に，ライト側第１転送手段
１６−１〜１６−ｍによって転送された場合にビット線
／ＢＬ１〜／ＢＬｍに出力されるデータは，ライト側第
３転送手段３１１−１〜３１１−ｍによって転送された
場合には，ビット線ＢＬ１〜ＢＬｍに出力される。具体
的には，例えば，ライト側第１転送手段１６−１によっ
てビット線対ＢＬ１にデータ”０”が転送され，ビット
線／ＢＬ１にデータ”１”が転送されるようにライトレ
ジスタＷｒｅｇ−１に相補のデータ”０，１”が格納さ
れている場合，この相補のデータをライト側第３転送手
段３１１−１によってビット線対ＢＬ１，／ＢＬ１に転
送すると，ビット線ＢＬにはデータ”１”が出力され，
ビット線／ＢＬにはデータ”０”が出力される。

【０１３１】以上のように構成された本実施の形態にか
かるシリアルアクセスメモリ３０１の動作について説明
する。シリアルアクセスメモリ３０１は，テスト時間の
短縮を目的として構成されている。したがって，ここで
はシリアルアクセスメモリ３０１に対して所定のデータ
を書き込んだ後，データを読み出して，正しいデータが
読み出されたか否かを判断するテストにおけるリード動
作およびライト動作を説明する。

【０１３２】図７は，シリアルアクセスメモリ３０１の
テストライト動作を示すタイミングチャートである。以
下，図中の時刻ごとにテストライト動作を説明する。

【０１３３】＜時刻ｔ１＞テストライト動作を開始する
にあたり，メモリ制御部１１２に対してテストモード信
号ＴＭが入力される。そして，テストライト動作は，メ
モリ制御部１１２に対して，ライトＸアドレスＷＸＡＤ
がシリアルに入力されることによって開始される。な
お，ライトＸアドレスＷＸＡＤをメモリ制御部１１２に
取り込むため，予めメモリ制御部１１２に対して，Ｈレ
ベルのライトアドレスイネーブル信号ＷＡＤＥが入力さ
れる。まず，時刻ｔ１において，ライトＸアドレスＷＸ
ＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制
御部１１２に取り込まれる。以後，クロック信号ＣＬＫ
に同期して，順次ライトＸアドレスＷＸＡＤの各ビット
データがメモリ制御部１１２に取り込まれる。

【０１３４】＜時刻ｔ２＞ライトＸアドレスＷＸＡＤの
最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１
１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込
みが完了する。ここで，メモリ制御部１１２に対して入
力されるライトアドレスイネーブル信号ＷＡＤＥがＬレ
ベルとされる。なお，このテストライト動作では，ライ
トＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１
が選択される。

【０１３５】＜時刻ｔ３＞図１２に示した従来のシリア
ルアクセスメモリ１のライト動作の中ではライトマスク
動作が行われる。しかし，テストライト動作が行われる
シリアルアクセスメモリ１０１の各メモリセルＭＣ１１
〜ＭＣｍｎは，データが格納されていない初期状態であ
るため，ライトマスク動作の実施は必須ではない。した
がって，ここではライトマスク動作は省略される。

【０１３６】＜時刻ｔ４＞クロック信号ＣＬＫの立ち上
がりのタイミングで，メモリ制御部１１２は，Ｈレベル
のライトイネーブル信号ＷＥを検出する。これによっ
て，実質的なテストライト動作が開始される。ライトＹ
アドレス手段１４は，ライトＹアドレス信号ＹＷ１〜Ｙ
Ｗｍの中からライトＹアドレス信号ＹＷ１を選択しＨレ
ベルとする。このとき，入力端子ＤＩＮから入力された
入力データＤＩ１は，入出力手段１２２を介して，ライ
トデータバスＷＤ，／ＷＤに伝達されている。Ｈレベル
のライトＹアドレス信号ＹＷ１によってライト側第２転
送手段１８−１がオン状態となるため，入力データＤＩ
１がライトレジスタＷｒｅｇ−１に格納される。

【０１３７】＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ
５までに，ライトＹアドレス手段１４は，クロック信号
ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍ
の中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選
択しＨレベルとする。一方，入力端子ＤＩＮに入力デー
タＤＩ２〜ＤＩｍが順次入力されており，各入力データ
ＤＩ２〜ＤＩｍは，ライトレジスタＷｒｅｇ−２〜Ｗｒ
ｅｇ−ｍに格納される。

【０１３８】＜時刻ｔ６＞メモリ制御部１１２に対し
て，Ｈレベルのライトリセット信号ＷＲが入力され，ラ
イトレジスタグループ１７に格納されている入力データ
ＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開
始される。

【０１３９】＜時刻ｔ７＞時刻ｔ１〜ｔ２において選択
されたワード線ＷＬ１がＸアドレス手段１３によってＨ
レベルとされ，さらに制御信号ＷＴがメモリ制御部１１
２によってＨレベルとされる。この結果，ライトレジス
タグループ１７に格納されている入力データＤＩ１〜Ｄ
Ｉｍが，ライト側第１転送手段１６−１〜１６−ｍを経
由して，ワード線ＷＬ１に接続されているメモリセルＭ
Ｃ１１〜ＭＣｍ１に対して一斉に転送される。

【０１４０】＜時刻ｔ８＞再び，メモリ制御部１１２に
対して，Ｈレベルのライトリセット信号ＷＲが入力さ
れ，ライトレジスタグループ１７に格納されている入力
データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転
送が開始される。

【０１４１】＜時刻ｔ９＞時刻ｔ１〜ｔ２において選択
されたワード線ＷＬ１の次のアドレスのワード線ＷＬ２
がＸアドレス手段１３によってＨレベルとされ，さらに
制御信号ＷＴ２がメモリ制御部１１２によってＨレベル
とされる。この結果，ライトレジスタグループ１７に格
納されている入力データＤＩ１〜ＤＩｍが，ライト側第
３転送手段３１１−１〜３１１−ｍを経由して，ワード
線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ
２に対して一斉に転送される。このときメモリセルＭＣ
１２〜ＭＣｍ２には，メモリセルＭＣ１１〜ＭＣｍ１に
格納されているデータに対して論理レベルが反転したデ
ータが格納される。

【０１４２】＜時刻ｔ１０〜ｔ１３＞時刻ｔ１０から時
刻ｔ１３まで，時刻ｔ６から時刻ｔ９までの動作と略同
一の動作をＸアドレスを１つずつインクリメントしなが
ら繰り返す。ただし，奇数番のワード線ＷＬ１，ＷＬ
３，・・・に接続されているメモリセルＭＣ１１〜ＭＣ
ｍ１，ＭＣ１３〜ＭＣｍ３，・・・にデータを転送する
ときは，制御信号ＷＴがＨレベルとされ，偶数番のワー
ド線ＷＬ２，ＷＬ４，・・・に接続されているメモリセ
ルＭＣ１２〜ＭＣｍ２，ＭＣ１４〜ＭＣｍ４，・・・に
データを転送するときは，制御信号ＷＴ２がＨレベルと
される。そして，時刻ｔ１３において，ライトレジスタ
グループ１７に格納されている入力データＤＩ１〜ＤＩ
ｍが，ワード線ＷＬｎに接続されているメモリセルＭＣ
１ｎ〜ＭＣｍｎに一斉に転送されたところで，ライトレ
ジスタグループ１７からメモリセルアレイ１１への入力
データＤＩ１〜ＤＩｍの転送が完了する。この転送動作
によって，奇数番のワード線ＷＬ１，ＷＬ３，・・・に
接続されているメモリセルＭＣ１１〜ＭＣｍ１，ＭＣ１
３〜ＭＣｍ３，・・・には入力データＤＩ１〜ＤＩｍが
格納され，偶数番のワード線ＷＬ２，ＷＬ４，・・・に
接続されているメモリセルＭＣ１２〜ＭＣｍ２，ＭＣ１
４〜ＭＣｍ４，・・・には入力データＤＩ１〜ＤＩｍの
論理レベル反転データ／ＤＩ１〜／ＤＩｍが格納される
ことになる。

【０１４３】本実施の形態にかかるシリアルアクセスメ
モリ３０１は，テストライト動作に引き続いて，第２の
実施の形態にかかるシリアルアクセスメモリ２０１と略
同一のテストリード動作を行う。

【０１４４】以上，図７に示したシリアルアクセスメモ
リ３０１の構成およびそのテストライト動作によれば，
第２の実施の形態にかかるシリアルアクセスメモリ２０
１のテストライト動作と同様に，一のワード線に接続さ
れた各メモリセルには，隣接するワード線に接続された
各メモリセルに格納されているデータの論理レベルを反
転させたデータが格納されることになる。しかも，本実
施の形態にかかるシリアルアクセスメモリ３０１の構成
およびそのテストライト／リード動作によれば，ライト
レジスタグループ１７に対する入力データＤＩ１〜ＤＩ
ｍの格納動作を１回だけ実施すれば，隣接するワード線
毎に論理レベルが反転したデータ列を格納し，そのデー
タ列を読み出して比較することが可能となる。したがっ
て，第２の実施の形態にかかるシリアルアクセスメモリ
２０１のテストライト／リード動作よりも短時間にうち
に，各メモリセルへのデータ格納が正常に行われている
か否かの判断，および，ワード線の選択が正常に行われ
ているか否かの判断が可能となる。

【０１４５】［第４の実施の形態］本発明の第４の実施
の形態にかかるシリアルアクセスメモリ４０１の構成を
図８に示す。

【０１４６】本実施の形態にかかるシリアルアクセスメ
モリ４０１は，第２の実施の形態にかかるシリアルアク
セスメモリ２０１に対して，テスト用ライトＹアドレス
手段４１１，インバータ４１３−１〜４１３−ｍ（ｍ
個），ＮＯＲゲート４１５−１〜４１５−ｍ（ｍ個）が
追加された構成を有する。

【０１４７】各ライト側第２転送手段１８−１〜１８−
ｍを構成する２個のトランジスタのゲートは，インバー
タ４１３−１〜４１３−ｍの出力端子に接続されてい
る。

【０１４８】各ＮＯＲゲート４１５−１〜４１５−ｍの
出力端子は，インバータ４１３−１〜４１３−ｍの入力
端子に接続されている。また，各ＮＯＲゲート４１５−
１〜４１５−ｍの第１入力端子は，ライトＹアドレス手
段１４から出力されるライトＹアドレス信号ＹＷ１〜Ｙ
Ｗｍの伝送ラインに接続されている。

【０１４９】ＮＯＲゲート４１５−１〜４１５−ｍは，
４個ずつグループ化されている。第１グループに属する
ＮＯＲゲート４１５−１〜４１５−４の各第２入力端子
は共通化され，テスト用ライトＹアドレス手段４１１か
ら出力されるテストライトＹアドレス信号ＴＹＷ１の伝
送ラインに接続されている。同様に，第２グループから
第ｋグループ（ｋ＝ｍ／４）まで各グループに属するＮ
ＯＲゲート４１５−５〜４１５−ｍは，グループごとに
第２入力端子が共通化され，それぞれテスト用ライトＹ
アドレス手段４１１から出力されるテストライトＹアド
レス信号ＴＹＷ２〜ＴＹＷｋの伝送ラインに接続されて
いる。

【０１５０】以上のように構成された本実施の形態にか
かるシリアルアクセスメモリ４０１の動作について説明
する。シリアルアクセスメモリ４０１は，第２の実施の
形態にかかるシリアルアクセスメモリ２０１に対して，
テストライト動作の所要時間をさらに短縮させることを
目的として構成されている。したがって，ここではシリ
アルアクセスメモリ４０１のテストライト動作を中心に
説明する。

【０１５１】シリアルアクセスメモリ４０１において，
テストライト動作を行う場合，ライトＹアドレス手段１
４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍ
は全てＬレベルに固定される。そして，テスト用ライト
Ｙアドレス手段４１１が，クロック信号ＣＬＫに同期し
てテストライトＹアドレス信号ＴＹＷ１〜ＹＷｋを順次
選択しＨレベルとする。このとき入力端子ＤＩＮには入
力データＤＩ１〜ＤＩｋが順次入力されており，各入力
データＤＩ１〜ＤＩｋは，ライトレジスタＷｒｅｇ−１
〜Ｗｒｅｇ−ｍに格納される。この格納動作によって，
ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍは，４個ず
つ同じ入力データが格納されることになる。例えば，ラ
イトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−４には，入力デ
ータＤＩ１が入力され，ライトレジスタＷｒｅｇ−ｍ−
３〜Ｗｒｅｇ−ｍには入力データＤＩｋが入力される。

【０１５２】ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−
ｍに入力データＤＩ１〜ＤＩｋが転送された後，本実施
の形態にかかるシリアルアクセスメモリ４０１は，第２
の実施の形態にかかるシリアルアクセスメモリ２０１と
略同一のテストライト動作を実行する。すなわち，制御
信号ＷＴがメモリ制御部１１２によってＨレベルとさ
れ，ワード線ＷＬ１〜ＷＬｎがＸアドレス手段１３によ
って順次Ｈレベルとされる。そして，ライトレジスタグ
ループ１７に格納されている入力データＤＩ１〜ＤＩｋ
が，ライト側第１転送手段１６−１〜１６−ｍを経由し
て，ワード線ＷＬ１〜ＷＬｎに接続されているメモリセ
ルＭＣ１１〜ＭＣｍ１，・・・，ＭＣ１ｎ〜ＭＣｍｎに
対してワード線ごとに転送される。

【０１５３】以上，本実施の形態にかかるシリアルアク
セスメモリ４０１によれば，入力される入力データＤＩ
１〜ＤＩｋのデータ長が第２の実施の形態にかかるシリ
アルアクセスメモリ２０１に入力される入力データＤＩ
１〜ＤＩｍのデータ長の１／４となる。そして，入力デ
ータＤＩ１〜ＤＩｋをライトレジスタＷｒｅｇ−１〜Ｗ
ｒｅｇ−ｍに格納するために必要な時間も１／４とな
り，結果的にテスト動作の所要時間が短縮する。なお，
本実施の形態にかかるシリアルアクセスメモリ４０１に
おいて，ＮＯＲゲート４１５−１〜４１５−ｍは，４個
ずつにグループ化されいるが，グループ化する個数はテ
スト内容に応じて増減させることが好ましい。

【０１５４】［第５の実施の形態］本発明の第５の実施
の形態にかかるシリアルアクセスメモリ５０１の構成を
図９に示す。

【０１５５】本実施の形態にかかるシリアルアクセスメ
モリ５０１は，第２の実施の形態にかかるシリアルアク
セスメモリ２０１に対して，ライト側第４転送手段グル
ープ５１１，ライトデータバス切離手段５１３−１〜５
１３−ｍ，インバータ５１５−１〜５１５−ｍ（ｍ
個），およびＮＯＲゲート５１７−１〜５１７−ｍ（ｍ
個）が追加されたものである。

【０１５６】ライト側第４転送手段グループ５１１は，
各ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに対応す
るライト側第４転送手段５１１−１〜５１１−ｍから構
成されている。各ライト側第４転送手段５１１−１〜５
１１−ｍは，２つのトランジスタおよびインバータから
構成されている。例えば，ライト側第４転送手段５１１
−１を構成する一方のトランジスタは，そのドレイン・
ソースを介して，ライトＹアドレス手段１４から出力さ
れるライトＹアドレス信号ＹＷ１をライト側第２転送手
段１８−１に伝送する。ライト側第４転送手段５１１−
１を構成するインバータは，ライトＹアドレス手段１４
から出力されるライトＹアドレス信号ＹＷ１の論理レベ
ルを反転させて，反転ライトＹアドレス信号／ＹＷ１を
生成する。ライト側第４転送手段５１１−１を構成する
他方のトランジスタは，そのドレイン・ソースを介し
て，反転ライトＹアドレス信号／ＹＷ１をライト側第２
転送手段１８−１に伝送する。そして，ライト側第４転
送手段５１１−１〜５１１−ｍを構成する２×ｍ個のト
ランジスタは，制御信号ＴＷＡによってオン／オフ制御
される。

【０１５７】各ライト側第２転送手段１８−１〜１８−
ｍを構成する２つのトランジスタのゲートは，インバー
タ５１５−１〜５１５−ｍの出力端子に接続されてい
る。各インバータ５１５−１〜５１５−ｍの入力端子
は，ＮＯＲゲート５１７−１〜５１７−ｍの出力端子に
接続されている。

【０１５８】各ＮＯＲゲート５１７−１〜５１７−ｍの
第１入力端子は共通化され，制御信号ＴＷＡの伝送ライ
ンに接続されている。各ＮＯＲゲート５１７−１〜５１
７−ｍの第２入力端子は，ライトＹアドレス手段１４か
ら出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍの伝
送ラインに接続されている。

【０１５９】ライトデータバス切離手段５１３−１〜５
１３−ｍはそれぞれ，２つのトランスファゲートとイン
バータから構成されている。２つのトランスファゲート
の各第１制御端子には制御信号ＷＤＣが共通入力され，
各第２制御端子にはインバータを介して制御信号ＷＤＣ
の論理レベル反転信号が共通入力される。ライトデータ
バス切離手段５１３−１〜５１３−ｍに対してＨレベル
の制御信号ＷＤＣが入力されると，ライトデータバスＷ
Ｄ，／ＷＤは入出力手段１２２から切離される。

【０１６０】以上のように構成された本実施の形態にか
かるシリアルアクセスメモリ５０１のテストライト動作
を説明する。

【０１６１】図１０は，シリアルアクセスメモリ５０１
のテストライト動作を示すタイミングチャートである。
以下，図中の時刻ごとにテストライト動作を説明する。

【０１６２】＜時刻ｔ１＞テストライト動作を開始する
にあたり，ライトデータバス切離手段５１３に対してＨ
レベルの制御信号ＷＤＣが入力され，ライトデータバス
ＷＤ，／ＷＤが入出力手段１２２から切離される。クロ
ック信号ＣＬＫの立ち上がりのタイミングで，メモリ制
御部１１２に対して，Ｈレベルのライトアドレスイネー
ブル信号ＷＡＤＥが入力される。メモリ制御部１１２
は，ライトＹアドレス手段１４に対して，Ｈレベルのラ
イトＹアドレス信号ＹＷ１およびＬレベルのライトＹア
ドレス信号ＹＷ２〜ＹＷｍを出力するように指示する。

【０１６３】続いて，クロック信号ＣＬＫから生成され
た制御信号ＴＷＡがＨレベルとなる。このＨレベルの制
御信号ＴＷＡによって，ライト側第４転送手段５１１−
１〜５１１−ｍを構成する２×ｍ個のトランジスタは全
てオン状態となる。また，各ＮＯＲゲート５１７−１〜
５１７−ｍの第２入力端子がＨレベルとなるため，ライ
ト側第２転送手段１８−１〜１８−ｍを構成する２×ｍ
個のトランジスタも全てオン状態となる。したがって，
各ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍには，ラ
イトＹアドレス手段１４から出力されるライトＹアドレ
ス信号ＹＷ１〜ＹＷｍがデータとして格納される。上述
のように，ライトＹアドレス信号ＹＷ１のみがＨレベル
であり，その他のライトＹアドレス信号ＹＷ２〜ＹＷｍ
がＬレベルであるため，ライトレジスタＷｒｅｇ−１に
はデータ”１”が格納され，ライトレジスタＷｒｅｇ−
２〜Ｗｒｅｇ−ｍにはすべてデータ”０”が格納され
る。

【０１６４】＜時刻ｔ２＞ワード線ＷＬ１がＸアドレス
手段１３によってＨレベルとされる。これによって，ラ
イトレジスタグループ１７に格納されているデータが，
ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜
ＭＣｍ１に対して一斉に転送される。

【０１６５】＜時刻ｔ３＞メモリ制御部１１２の指示に
従い，ライトＹアドレス手段１４は，Ｈレベルのライト
Ｙアドレス信号ＹＷ２およびＬレベルのライトＹアドレ
ス信号ＹＷ１，ＹＷ３〜ＹＷｍを出力する。そして，制
御信号ＴＷＡがＨレベルとなるため，ライトレジスタＷ
ｒｅｇ−２にはデータ”１”が格納され，ライトレジス
タＷｒｅｇ−１，Ｗｒｅｇ−２〜Ｗｒｅｇ−ｍにはすべ
てデータ”０”が格納される。

【０１６６】＜時刻ｔ４＞ワード線ＷＬ２がＸアドレス
手段１３によってＨレベルとされる。これによって，ラ
イトレジスタグループ１７に格納されているデータが，
ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜
ＭＣｍ２に対して一斉に転送される。

【０１６７】＜時刻ｔ４〜ｔ６＞時刻ｔ１から時刻ｔ４
までの動作と同様に，ライトＹアドレス手段１４から出
力されるライトＹアドレス信号ＹＷ３〜ＹＷｍが，一つ
ずつ順番にＨレベルとされる。そして，ライトレジスタ
Ｗｒｅｇ−１〜Ｗｒｅｇ−ｍには，ライトＹアドレス手
段１４から出力されるライトＹアドレス信号ＹＷ１〜Ｙ
Ｗｍがデータとして格納される。さらに，ライトレジス
タグループ１７に格納されているデータは，ワード線Ｗ
Ｌ３〜ＷＬｎに接続されているメモリセルＭＣ１３〜Ｍ
Ｃｍ３，・・・，ＭＣ１ｎ〜ＭＣｍｎに対して一斉に転
送される。時刻ｔ６において，ライトレジスタグループ
１７に格納されているデータが，ワード線ＷＬｎに接続
されているメモリセルＭＣ１ｎ〜ＭＣｍｎに一斉に転送
されたところで，一連のテストライト動作が終了する。

【０１６８】以上のように，本実施の形態にかかるシリ
アルアクセスメモリ５０１の構成およびテストライト動
作によれば，各ワード線に接続されているｍ個のメモリ
セルにおいて，一のメモリセルにのみデータ”１”が格
納され，その他のすべてのメモリセルにデータ”０”が
格納される。そして，メモリセルアレイ１１を構成する
メモリセルＭＣ１１〜ＭＣｍｎをマトリクスとしてみた
場合，データ”１”は，このマトリクスに対してダイア
ゴナル（diagonal：対角線）に格納される。

【０１６９】シリアルアクセスメモリにおいて，ライト
レジスタからメモリセルアレイに対してデータを一括転
送するとき，あるいは，メモリセルアレイからリードレ
ジスタにデータを一括転送するとき，電源とグランドと
の電位差が狭まる現象がみられる場合がある。一般的
に，一つのビットだけその他のビットと論理レベルが異
なるパターンのデータが転送されるときに，この現象が
顕著となる。本実施の形態にかかるシリアルアクセスメ
モリ５０１のテストライト動作によれば，一つのビット
だけその他のビットと論理レベルが異なるパターンのデ
ータがメモリセルアレイ１１に格納されることになるた
め，データ転送時の電位変化を測定して，いわゆるデー
タ転送マージンを確認することが可能となる。なお，本
実施の形態にかかるシリアルアクセスメモリ５０１で
は，メモリセルアレイ１１に対して，データ”１”がダ
イアゴナルに格納されているが，データ”０”をダイア
ゴナルに格納するようにしてもよい。

【０１７０】また，本実施の形態にかかるシリアルアク
セスメモリ５０１によれば，各ライトレジスタＷｒｅｇ
−１〜Ｗｒｅｇ−ｍに対して，ライトＹアドレス手段１
４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍ
がデータとして格納されるため，テストライト動作中に
外部から入力データを入力する必要がなくなり，第１〜
４の実施の形態にかかるシリアルアクセスメモリ１０１
〜４０１よりもさらにテスト時間を短縮させることが可
能となる。

【０１７１】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。

【０１７２】

【発明の効果】以上説明したように，本発明によれば，
シリアルアクセスメモリのテスト時間の短縮が実現す
る。また，データ転送マージンの測定が容易化される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかるシリアルア
クセスメモリの構成を示す回路図である。

【図２】図１のシリアルアクセスメモリのテストライト
動作を示すタイミングチャートである。

【図３】図１のシリアルアクセスメモリのテストリード
動作を示すタイミングチャートである。

【図４】本発明の第２の実施の形態にかかるシリアルア
クセスメモリの構成を示す回路図である。

【図５】図４のシリアルアクセスメモリのテストライト
動作を示すタイミングチャートである。

【図６】本発明の第３の実施の形態にかかるシリアルア
クセスメモリの構成を示す回路図である。

【図７】図６のシリアルアクセスメモリのテストライト
動作を示すタイミングチャートである。

【図８】本発明の第４の実施の形態にかかるシリアルア
クセスメモリの構成を示す回路図である。

【図９】本発明の第５の実施の形態にかかるシリアルア
クセスメモリの構成を示す回路図である。

【図１０】図９のシリアルアクセスメモリのテストライ
ト動作を示すタイミングチャートである。

【図１１】従来のシリアルアクセスメモリの構成を示す
回路図である。

【図１２】図１１のシリアルアクセスメモリのライト動
作を示すタイミングチャートである。

【図１３】図１１のシリアルアクセスメモリのリード動
作を示すタイミングチャートである。

【符号の説明】

１１：メモリセルアレイ １３：Ｘアドレス手段 １４：ライトＹアドレス手段 １５：リードＹアドレス手段 １６：ライト側第１転送手段グループ １６−１〜１６−ｍ：ライト側第１転送手段 １７：ライトレジスタグループ １８：ライト側第２転送手段グループ １８−１〜１８−ｍ：ライト側第２転送手段 １９：リード側第１転送手段グループ １９−１〜１９−ｍ：リード側第１転送手段 ２０：リードレジスタグループ ２１：リード側第２転送手段グループ ２１−１〜２１−ｍ：リード側第２転送手段 １０１，２０１，３０１，４０１：シリアルアクセスメ
モリ １１２：メモリ制御部 １２２：入出力手段 １２３：出力手段 ２１１，２１２：インバータ ３１１：ライト側第３転送手段グループ ３１１−１〜３１１−ｍ：ライト側第３転送手段 ４１１：テスト用ライトＹアドレス手段 ４１３−１〜４１３−ｍ：インバータ ４１５−１〜４１５−ｍ：ＮＯＲゲート ５１１：ライト側第４転送手段グループ ５１１−１〜５１１−ｍ：ライト側第４転送手段 ５１３：ライトデータバス切離手段 ５１５−１〜５１５−ｍ：インバータ ５１７−１〜５１７−ｍ：ＮＯＲゲート ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ：ビット線対 ＣＬＫ：クロック信号 ＤＩ１〜ＤＩｍ：入力データ ＤＯ１〜ＤＯｍ：出力データ ＭＣ１１〜ＭＣｍｎ：メモリセル ＲＡＤＥ：リードアドレスイネーブル信号 ＲＤ，／ＲＤ：リードデータバス ＲＥ：リードイネーブル信号 Ｒｒｅｇ−１〜Ｒｒｅｇ−ｍ：リードレジスタ ＲＴ：制御信号 ＲＸＡＤ：リードＸアドレス ＴＭ：テストモード信号 ＴＷＡ：制御信号 ＴＹＷ１〜ＴＹＷｋ：テストライトＹアドレス信号 ＷＡＤＥ：ライトアドレスイネーブル信号 ＷＤＣ：制御信号 ＷＤ，／ＷＤ：ライトデータバス ＷＥ：ライトイネーブル信号 ＷＬ１〜ＷＬｎ：ワード線 ＷＲ：ライトリセット信号 Ｗｒｅｇ−１〜Ｗｒｅｇ−ｍ：ライトレジスタ ＷＴ：制御信号 ＷＴ２：制御信号 ＷＸＡＤ：ライトＸアドレス ＹＲ１〜ＹＲｍ：リードＹアドレス信号 ＹＷ１〜ＹＷｍ：ライトＹアドレス信号

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数のビット線の各交
   差部に配置された，複数のメモリセルと，前記各ワード
   線に接続されている複数のメモリセルによって記憶され
   る１ワードのデータを格納することが可能な容量を有す
   る，第１レジスタと，前記各ワード線に接続されている
   複数のメモリセルによって記憶される１ワードのデータ
   を格納することが可能な容量を有する，第２レジスタ
   と，を備えるシリアルアクセスメモリのライト／リード
   方法であって，１ワードの第１入力シリアルデータを前
   記第１レジスタに格納する，第１ライト工程と，前記第
   １ライト工程において，前記第１レジスタに格納された
   １ワードのデータを，前記複数のワード線の中から選択
   された複数の第１選択ワード線それぞれに接続されてい
   る複数のメモリセルに対して転送する，第２ライト工程
   と，を含むことを特徴とする，シリアルアクセスメモリ
   のライト／リード方法。
2. 【請求項２】 前記第１入力シリアルデータの各ビット
   の論理レベルを反転させて得られる１ワードの第２入力
   シリアルデータを前記第１レジスタに格納する，第３ラ
   イト工程と，前記第３ライト工程において，前記第１レ
   ジスタに格納された１ワードのデータを，前記複数のワ
   ード線の中から選択された複数の第２選択ワード線それ
   ぞれに接続されている複数のメモリセルに対して転送す
   る，第４ライト工程と，を含むことを特徴とする，請求
   項１に記載のシリアルアクセスメモリのライト／リード
   方法。
3. 【請求項３】 前記第１ライト工程において前記第１レ
   ジスタに格納された前記１ワードのデータを，ビット毎
   に論理レベルを反転させる論理反転転送手段を介して，
   前記複数のワード線の中から選択された複数の第２選択
   ワード線それぞれに接続されている複数のメモリセルに
   対して転送する，第３ライト工程，を含むことを特徴と
   する，請求項１に記載のシリアルアクセスメモリのライ
   ト／リード方法。
4. 【請求項４】 前記複数の第１選択ワード線から２本の
   ワード線を選択し，一方のワード線に接続されている複
   数のメモリセルの格納データを前記第２レジスタに転送
   し，他方のワード線に接続されている複数のメモリセル
   の格納データを前記第１レジスタに転送する，第１リー
   ド工程と，前記第１リード工程において，前記第１レジ
   スタに転送されたデータをシリアルに読み出し，前記第
   ２レジスタに転送されたデータをシリアルに読み出す，
   第２リード工程と，を含むことを特徴とする，請求項１
   に記載のシリアルアクセスメモリのライト／リード方
   法。
5. 【請求項５】 前記複数の第１選択ワード線から一の第
   １選択ワード線を選択し，選択された一の第１選択ワー
   ド線に接続されている複数のメモリセルの格納データを
   前記第２レジスタに転送する，第１リード工程と，前記
   複数の第２選択ワード線から一の第２選択ワード線を選
   択し，選択された一の第２選択ワード線に接続されてい
   る複数のメモリセルの格納データを前記第１レジスタに
   転送する，第２リード工程と，前記第１リード工程にお
   いて，前記第２レジスタに転送されたデータをシリアル
   に読み出し，前記第２リード工程において，前記第１レ
   ジスタに転送されたデータをシリアルに読み出す，第３
   リード工程と，を含むことを特徴とする，請求項２また
   は３に記載のシリアルアクセスメモリのライト／リード
   方法。
6. 【請求項６】 前記第１レジスタからシリアルに読み出
   されたデータと，前記第２レジスタからシリアルに読み
   出されたデータとをビット毎に比較する，データ比較工
   程，を含むことを特徴とする，請求項４または５に記載
   のシリアルアクセスメモリのライト／リード方法。
7. 【請求項７】 前記データ比較工程前に前記第１レジス
   タからシリアルに読み出されたデータの各ビットの論理
   レベルを反転させる，論理レベル反転工程，を含むこと
   を特徴とする，請求項６に記載のシリアルアクセスメモ
   リのライト／リード方法。
8. 【請求項８】 複数のワード線と複数のビット線の各交
   差部に配置された，複数のメモリセルと，前記各ワード
   線に接続されている複数のメモリセルによって記憶され
   る１ワードのデータを格納することが可能な容量を有
   し，１ワードの入力シリアルデータを格納する，レジス
   タと，前記レジスタに格納されている前記１ワードのデ
   ータを，そのまま，または，各ビットの論理レベルを反
   転させて，前記複数のワード線の中から選択された一の
   ワード線に接続されている複数のメモリセルに対して転
   送する，レジスタデータ転送手段と，を備えることを特
   徴とする，シリアルアクセスメモリ。
9. 【請求項９】 複数のワード線と複数のビット線の各交
   差部に配置された，複数のメモリセルと，ｍ個のデータ
   格納領域を有し，前記複数のワード線の中から選択され
   た一のワード線に接続されているｍ個の各メモリセルに
   対して，前記ｍ個のデータ格納領域に格納されているデ
   ータを転送する，レジスタと，前記ｍ個の各データ格納
   領域毎に割り当てられ，前記各データ格納領域に対し
   て，データバスに伝送されているデータを転送する，ｍ
   個のバスデータ転送手段と，前記ｍ個のバスデータ転送
   手段を１個ずつまたは複数個ずつ順次選択して，選択し
   た前記バスデータ転送手段に対して，前記データバスに
   伝送されているデータを順次前記ｍ個のデータ格納領域
   に転送するよう指示する，バスデータ転送指示手段と，
   を備えることを特徴とする，シリアルアクセスメモリ。
10. 【請求項１０】 複数のワード線と複数のビット線の各
    交差部に配置された，複数のメモリセルと，ｍ個のデー
    タ格納領域を有し，前記複数のワード線の中から選択さ
    れた一のワード線に接続されているｍ個の各メモリセル
    に対して，前記ｍ個のデータ格納領域に格納されている
    データを転送する，レジスタと，ｍ個のアドレス信号を
    順次アサートして出力する，アドレス手段と，前記ｍ個
    の各データ格納領域毎に割り当てられ，前記ｍ個のアド
    レス信号をデータとして前記ｍ個の各データ格納領域に
    転送する機能と，前記ｍ個のアドレス信号に従って，デ
    ータバスに伝送されている入力シリアルデータを前記ｍ
    個のデータ格納領域に転送する機能を有する，ｍ個のデ
    ータ転送手段と，を備えることを特徴とする，シリアル
    アクセスメモリ。