JP3247339B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3247339B2 JP3247339B2 JP15191598A JP15191598A JP3247339B2 JP 3247339 B2 JP3247339 B2 JP 3247339B2 JP 15191598 A JP15191598 A JP 15191598A JP 15191598 A JP15191598 A JP 15191598A JP 3247339 B2 JP3247339 B2 JP 3247339B2
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- JP
- Japan
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- memory
- data
- line
- group
- memory bank
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し特にダイナミックＲＡＭにおける高速アクセスに関
する。
関し特にダイナミックＲＡＭにおける高速アクセスに関
する。
【０００２】
【従来の技術】従来より、高速アクセスを実現する手法
として、ニブルモード、ページモード、スタティクカラ
ムモード等が提唱されている。
として、ニブルモード、ページモード、スタティクカラ
ムモード等が提唱されている。
【０００３】（１）ニブルモードはカラムアドレスとロ
ウアドレスの選択により、４ビットのデータを４ビット
の内部シフトレジスタに入力しておき、外部より入力さ
れるカラムアドレスストローブ信号と同期したクロック
でシフトさせて出力バッファへデータをおくり連続に４
ビットのシリアルデータ出力を行なうものである。
ウアドレスの選択により、４ビットのデータを４ビット
の内部シフトレジスタに入力しておき、外部より入力さ
れるカラムアドレスストローブ信号と同期したクロック
でシフトさせて出力バッファへデータをおくり連続に４
ビットのシリアルデータ出力を行なうものである。
【０００４】（２）ページモードは４ＫＤＲＡＭの時代
より使用されているモードで、通常動作タイミングで最
初のデータをアクセスした後はカラムアドレスストロー
ブ信号に同期して取り込んだ任意のカラムアドレスに対
応する同一行の該カラムアドレスをアクセスする。
より使用されているモードで、通常動作タイミングで最
初のデータをアクセスした後はカラムアドレスストロー
ブ信号に同期して取り込んだ任意のカラムアドレスに対
応する同一行の該カラムアドレスをアクセスする。
【０００５】（３）スタティクカラムモードはページモ
ードと同様に通常動作タイミングで最初のデータをアク
セスし、その後、ＳＲＡＭと同様にアドレス入力端子に
入力されたアドレスに対応するカラムアドレスをチップ
セレクト／ＣＳ（「／」は反転信号を表す）に同期して
アクセスする。図９、図１０、図１１にそれぞれのアク
セスモードの動作タイミング波形を示す。詳細は半導体
メーカー各社の技術資料例えば集積回路技術資料東芝Ｍ
ＯＳメモリ第８版に詳しい。上記高速アクセス機能は、
現在２５６ＫＤＲＡＭ、１ＭＤＲＡＭ等で用いられてお
り有力であるが、高速キャッシュメモリを登載した計算
機の主メモリとして使用する場合以下の問題点を有して
いる。
ードと同様に通常動作タイミングで最初のデータをアク
セスし、その後、ＳＲＡＭと同様にアドレス入力端子に
入力されたアドレスに対応するカラムアドレスをチップ
セレクト／ＣＳ（「／」は反転信号を表す）に同期して
アクセスする。図９、図１０、図１１にそれぞれのアク
セスモードの動作タイミング波形を示す。詳細は半導体
メーカー各社の技術資料例えば集積回路技術資料東芝Ｍ
ＯＳメモリ第８版に詳しい。上記高速アクセス機能は、
現在２５６ＫＤＲＡＭ、１ＭＤＲＡＭ等で用いられてお
り有力であるが、高速キャッシュメモリを登載した計算
機の主メモリとして使用する場合以下の問題点を有して
いる。
【０００６】まず図１２を用い高速キャッシュメモリを
登載した計算機の主メモリ、キャッシュメモリ及びＣＰ
Ｕ間でのデータの転送を説明する。ＣＰＵからキャッシ
ュメモリにあるアドレスをアクセスしてデータを要求す
る。そのアドレスのデータがキャッシュメモリに存在す
れば（ヒットすれば）キャッシュメモリからデータバス
にデータを転送する。存在しなければ（ミスヒットすれ
ば）ミスヒット信号をキャッシュメモリからコントロー
ラが受取りコントローラはゲートを開いて主メモリにア
クセスし主メモリからデータバスにデータを転送する。
この時このデータをＣＰＵで受け取ると同時にキャッシ
ュメモリに入力する。計算機の性能を向上させるには以
下の２点が必要である。即ち（１）ミスヒットの率を下
げること。及び（２）ミスヒットの際の主メモリへのア
クセス時間を短縮すること。である。
登載した計算機の主メモリ、キャッシュメモリ及びＣＰ
Ｕ間でのデータの転送を説明する。ＣＰＵからキャッシ
ュメモリにあるアドレスをアクセスしてデータを要求す
る。そのアドレスのデータがキャッシュメモリに存在す
れば（ヒットすれば）キャッシュメモリからデータバス
にデータを転送する。存在しなければ（ミスヒットすれ
ば）ミスヒット信号をキャッシュメモリからコントロー
ラが受取りコントローラはゲートを開いて主メモリにア
クセスし主メモリからデータバスにデータを転送する。
この時このデータをＣＰＵで受け取ると同時にキャッシ
ュメモリに入力する。計算機の性能を向上させるには以
下の２点が必要である。即ち（１）ミスヒットの率を下
げること。及び（２）ミスヒットの際の主メモリへのア
クセス時間を短縮すること。である。
【０００７】
【発明が解決しようとする課題】（１）を達成するには
ＣＰＵからアクセスするアドレスは連続することが多い
のでミスヒットしたアドレスのみでなく、それに続くア
ドレスのデータも主メモリよりキャッシュメモリへ読み
込んでおくことが有効である。但し、この連続するアド
レスのデータを何ビット分読み込むと最も効率がよい
か、ということはキャッシュメモリの容量に大きく依存
する。キャッシュメモリの容量の小さいシステムではこ
のビット数が小さい方がヒット率が高く、キャッシュメ
モリの容量の大きいシステムでは、キャッシュメモリの
移し替えが少ないのでこのビット数が大きい方がヒット
率が高い。例えば、６４Ｋバイトのキャッシュメモリで
データバスが３２ビットのものでは１ビットから２ビッ
ト（１ラインから２ラインと通称する）分、２５６Ｋバ
イトのものでは４ビットから８ビット分取り込むシステ
ムのものが多い。このビット数はキャッシュメモリの容
量が年ごとに大きくなっている現状ではそれにともない
増大して行くと考えられる。従って主メモリにはシステ
ムにあわせて任意のビット数をシリアルに高速にアクセ
スする機能が求められてくる。
ＣＰＵからアクセスするアドレスは連続することが多い
のでミスヒットしたアドレスのみでなく、それに続くア
ドレスのデータも主メモリよりキャッシュメモリへ読み
込んでおくことが有効である。但し、この連続するアド
レスのデータを何ビット分読み込むと最も効率がよい
か、ということはキャッシュメモリの容量に大きく依存
する。キャッシュメモリの容量の小さいシステムではこ
のビット数が小さい方がヒット率が高く、キャッシュメ
モリの容量の大きいシステムでは、キャッシュメモリの
移し替えが少ないのでこのビット数が大きい方がヒット
率が高い。例えば、６４Ｋバイトのキャッシュメモリで
データバスが３２ビットのものでは１ビットから２ビッ
ト（１ラインから２ラインと通称する）分、２５６Ｋバ
イトのものでは４ビットから８ビット分取り込むシステ
ムのものが多い。このビット数はキャッシュメモリの容
量が年ごとに大きくなっている現状ではそれにともない
増大して行くと考えられる。従って主メモリにはシステ
ムにあわせて任意のビット数をシリアルに高速にアクセ
スする機能が求められてくる。
【０００８】また、（２）を達成するには上記特定数の
ビットにシリアルにアクセスした後においても高速に他
の任意のカラムアドレスにアクセスする機能が求められ
る。ページモード及びスタティックカラムモードではカ
ラムアドレスを読み込み検出しチップ内のデータを増幅
し出力バッファに転送する時間が必要となり、上記
（１）の目的で複数のビットをシリアルに転送する際に
高速性が犠牲となる。ニブルモードではキャッシュメモ
リの容量の大きさによって主メモリよりキャッシュメモ
リヘ転送する最適ビット数が変わることにフレキシブル
に対応できない。即ち４ビット出力後は次の４ビットの
先頭アドレスを指定するアドレスを取り込む時間を必要
とし、このアドレスを取り込んで出力するまでにアドレ
スの検出及びデータのレジスタへの転送までの時間が必
要となる。
ビットにシリアルにアクセスした後においても高速に他
の任意のカラムアドレスにアクセスする機能が求められ
る。ページモード及びスタティックカラムモードではカ
ラムアドレスを読み込み検出しチップ内のデータを増幅
し出力バッファに転送する時間が必要となり、上記
（１）の目的で複数のビットをシリアルに転送する際に
高速性が犠牲となる。ニブルモードではキャッシュメモ
リの容量の大きさによって主メモリよりキャッシュメモ
リヘ転送する最適ビット数が変わることにフレキシブル
に対応できない。即ち４ビット出力後は次の４ビットの
先頭アドレスを指定するアドレスを取り込む時間を必要
とし、このアドレスを取り込んで出力するまでにアドレ
スの検出及びデータのレジスタへの転送までの時間が必
要となる。
【０００９】本発明は上記従来技術の問題点を解決し、
キャッシュメモリとの間のデータ転送を高速にかつ効率
的に行なうことを可能とする高速アクセスモードを有す
るランダムアクセスメモリを提供することを目的とす
る。
キャッシュメモリとの間のデータ転送を高速にかつ効率
的に行なうことを可能とする高速アクセスモードを有す
るランダムアクセスメモリを提供することを目的とす
る。
【００１０】
【課題を解決するための手段】第１の発明は、所定数の
メモリセルをそれぞれ有する第１及び第２のメモリバン
クを構成するメモリセルアレイと、前記第１のメモリバ
ンクとデータの受け渡しをする第１のデータ転送線と、
前記第２のメモリバンクとデータの受け渡しをする第２
のデータ転送線と、第１のメモリバンクのメモリセルを
前記第１のデータ転送線に接続する第１のトランジスタ
群と、第２のメモリバンクのメモリセルを前記第２のデ
ータ転送線に接続する第２のトランジスタ群と、前記第
１のトランジスタ群のゲートに接続される第１のカラム
選択線群と、前記第２のトランジスタ群のゲートに接続
される第２の力ラム選択線群と、前記第１のカラム選択
線群より所定のカラム選択線を選択する第１の選択回路
と、前記第２のカラム選択線群より所定のカラム選択線
を選択する第２の選択回路と、を具備し、前記第１の選
択回路により所定の力ラム選択線が選択されている間、
前記第２の選択回路はバンク選択信号により前記第２の
力ラム選択線群を非選択とすることを特徴とする半導体
記憶装置である。
メモリセルをそれぞれ有する第１及び第２のメモリバン
クを構成するメモリセルアレイと、前記第１のメモリバ
ンクとデータの受け渡しをする第１のデータ転送線と、
前記第２のメモリバンクとデータの受け渡しをする第２
のデータ転送線と、第１のメモリバンクのメモリセルを
前記第１のデータ転送線に接続する第１のトランジスタ
群と、第２のメモリバンクのメモリセルを前記第２のデ
ータ転送線に接続する第２のトランジスタ群と、前記第
１のトランジスタ群のゲートに接続される第１のカラム
選択線群と、前記第２のトランジスタ群のゲートに接続
される第２の力ラム選択線群と、前記第１のカラム選択
線群より所定のカラム選択線を選択する第１の選択回路
と、前記第２のカラム選択線群より所定のカラム選択線
を選択する第２の選択回路と、を具備し、前記第１の選
択回路により所定の力ラム選択線が選択されている間、
前記第２の選択回路はバンク選択信号により前記第２の
力ラム選択線群を非選択とすることを特徴とする半導体
記憶装置である。
【００１１】第２の発明は、所定数のメモリセルをそれ
ぞれ有する第１及び第２のメモリバンクを構成するメモ
リセルアレイと、前記第１のメモリバンクと受け渡しを
する第１のデータ転送線と、前記第２のメモリバンクと
受け渡しをする第２のデータ転送線と、前記第１のメモ
リバンクのメモリセルを前記第１のデータ転送線に接続
する第１のトランジスタ群と、前記第２のメモリバンク
のメモリセルを前記第２のデータ転送線に接続する第２
のトランジスタ群と、前記第１のトランジスタ群のゲー
トに接続される第１の力ラム選択線群と、前記第２のト
ランジスタ群のゲートに接続される第２の力ラム選択線
群と、前記第１及び第２のカラム選択線群のうち選択さ
れたカラム選択線の信号を保持する力ラムアドレスラッ
チ回路と、前記第１のデータ転送線に接続する第１のデ
ータラッチ回路と、前記第２のデータ転送線に接続する
第２のデータラッチ回路と、前記カラムアドレスラッチ
回路と前記データラッチ回路をそれぞれチップ外部より
入力される同一のクロックに同期して制御する制御手段
と、前記クロックのトグル回数をカウントする第一手段
と、前記カウントを開始するタイミングを規定する第二
手段と、前記第一手段によるカウント数が特定の回数に
達したときに外部から入力される第２の信号の状態を判
断する第三手段と、前記第１のメモリバンクにアクセス
を行っている際に、前記第２の信号の状態を判断し、そ
の状態に応じて次に前記第２のメモリバンクにアクセス
する際にアクセスのモードを定める第四手段を備えるこ
とを特徴とする半導体記憶装置である。
ぞれ有する第１及び第２のメモリバンクを構成するメモ
リセルアレイと、前記第１のメモリバンクと受け渡しを
する第１のデータ転送線と、前記第２のメモリバンクと
受け渡しをする第２のデータ転送線と、前記第１のメモ
リバンクのメモリセルを前記第１のデータ転送線に接続
する第１のトランジスタ群と、前記第２のメモリバンク
のメモリセルを前記第２のデータ転送線に接続する第２
のトランジスタ群と、前記第１のトランジスタ群のゲー
トに接続される第１の力ラム選択線群と、前記第２のト
ランジスタ群のゲートに接続される第２の力ラム選択線
群と、前記第１及び第２のカラム選択線群のうち選択さ
れたカラム選択線の信号を保持する力ラムアドレスラッ
チ回路と、前記第１のデータ転送線に接続する第１のデ
ータラッチ回路と、前記第２のデータ転送線に接続する
第２のデータラッチ回路と、前記カラムアドレスラッチ
回路と前記データラッチ回路をそれぞれチップ外部より
入力される同一のクロックに同期して制御する制御手段
と、前記クロックのトグル回数をカウントする第一手段
と、前記カウントを開始するタイミングを規定する第二
手段と、前記第一手段によるカウント数が特定の回数に
達したときに外部から入力される第２の信号の状態を判
断する第三手段と、前記第１のメモリバンクにアクセス
を行っている際に、前記第２の信号の状態を判断し、そ
の状態に応じて次に前記第２のメモリバンクにアクセス
する際にアクセスのモードを定める第四手段を備えるこ
とを特徴とする半導体記憶装置である。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１３】図１は先述した主メモリ等に用いることが
できる本発明の実施形態であるＤＲＡＭの半導体チップ
内の要部構成を示す。半導体基板上でメモリセルアレイ
は左右、即ちＡ，Ｂ２系列のメモリバンク１1 ，１2 に
分けられており図では１ワード線ＷＬにより駆動される
部分を示している。ワード線はメモリバンク１1 ，１ 2
に共通である。各メモリバンク１1 ，１2 のメモリセル
は夫々４ビットずつビット線センスアンプ２1 （ＳＡ1
〜ＳＡ4 ，…，ＳＡm 〜ＳＡm+3 ，…），２2（ＳＡ5
〜ＳＡ8 ，…，ＳＡm+4 〜ＳＡm+7 ，…），転送ゲート
４1 ，４2 を介して入出力線３1 ，３2 に接続されるよ
うになっている。Ａ系列メモリバンク１1 はＡ系列選択
信号ＣＳＬＡ1 ，…，ＣＳＬＡm ，…により、またＢ系
列メモリバンク１2 はＢ系列選択信号ＣＳＬＢ1 ，…，
ＣＳＬＢm ，…により、夫々入出力線３1 ，３2 との間
でデータ転送制御が行なわれる。図１では入出力線
３1 ，３2 としてそれぞれＤＱＡ1 〜ＤＱＡ4 ，ＤＱＢ
1 〜ＤＱＢ4 の４本ずつを示しているが、これは説明の
便宜上２本一対の線を一本で現わしたものである。
できる本発明の実施形態であるＤＲＡＭの半導体チップ
内の要部構成を示す。半導体基板上でメモリセルアレイ
は左右、即ちＡ，Ｂ２系列のメモリバンク１1 ，１2 に
分けられており図では１ワード線ＷＬにより駆動される
部分を示している。ワード線はメモリバンク１1 ，１ 2
に共通である。各メモリバンク１1 ，１2 のメモリセル
は夫々４ビットずつビット線センスアンプ２1 （ＳＡ1
〜ＳＡ4 ，…，ＳＡm 〜ＳＡm+3 ，…），２2（ＳＡ5
〜ＳＡ8 ，…，ＳＡm+4 〜ＳＡm+7 ，…），転送ゲート
４1 ，４2 を介して入出力線３1 ，３2 に接続されるよ
うになっている。Ａ系列メモリバンク１1 はＡ系列選択
信号ＣＳＬＡ1 ，…，ＣＳＬＡm ，…により、またＢ系
列メモリバンク１2 はＢ系列選択信号ＣＳＬＢ1 ，…，
ＣＳＬＢm ，…により、夫々入出力線３1 ，３2 との間
でデータ転送制御が行なわれる。図１では入出力線
３1 ，３2 としてそれぞれＤＱＡ1 〜ＤＱＡ4 ，ＤＱＢ
1 〜ＤＱＢ4 の４本ずつを示しているが、これは説明の
便宜上２本一対の線を一本で現わしたものである。
【００１４】Ａ系列用の入出力線３1 は制御信号ＱＳＥ
Ａで活性化されるデータアンプ５1（Ｓ1 〜Ｓ4 ）およ
び読み出し用ゲート６1 に接続されいる。Ｂ系列用の入
力線３2 は制御信号ＱＳＥＢで活性化されるデータアン
プ５2 （Ｓ1 ′〜Ｓ4 ′）および読み出し用ゲート６2
に接続されている。読み出し用ゲート６1 ，６2 を介し
て読み出された４ビットの並列データは出力部データラ
ッチ回路７（Ｌ1 〜Ｌ4 ）に保持され、出力部シフトレ
ジスタ８により直列データに変換されてデータ出力バッ
ファ９から読み出されるようになっている。１０はデー
タ入力バッファであり、これから入力される４ビット直
列データは入力部シフトレジスタ１１1，１１2 により
制御される書込み用ゲート１２1 ，１２2 により並列デ
ータに変換されて入力データラッチ回路１３1 ，
（Ｌ1 ′Ａ〜Ｌ4 ′Ａ）、１３2 （Ｌ1′Ｂ〜Ｌ4 ′
Ｂ）に保持され入出力線３1 に、または入出力線３2 に
転送されるようになっている。
Ａで活性化されるデータアンプ５1（Ｓ1 〜Ｓ4 ）およ
び読み出し用ゲート６1 に接続されいる。Ｂ系列用の入
力線３2 は制御信号ＱＳＥＢで活性化されるデータアン
プ５2 （Ｓ1 ′〜Ｓ4 ′）および読み出し用ゲート６2
に接続されている。読み出し用ゲート６1 ，６2 を介し
て読み出された４ビットの並列データは出力部データラ
ッチ回路７（Ｌ1 〜Ｌ4 ）に保持され、出力部シフトレ
ジスタ８により直列データに変換されてデータ出力バッ
ファ９から読み出されるようになっている。１０はデー
タ入力バッファであり、これから入力される４ビット直
列データは入力部シフトレジスタ１１1，１１2 により
制御される書込み用ゲート１２1 ，１２2 により並列デ
ータに変換されて入力データラッチ回路１３1 ，
（Ｌ1 ′Ａ〜Ｌ4 ′Ａ）、１３2 （Ｌ1′Ｂ〜Ｌ4 ′
Ｂ）に保持され入出力線３1 に、または入出力線３2 に
転送されるようになっている。
【００１５】カラムアドレスストローブ／ＣＡＳは／Ｃ
ＡＳサイクルカウンター１４を介してＡ，Ｂ系アドレス
コントローラ１５に入力する。
ＡＳサイクルカウンター１４を介してＡ，Ｂ系アドレス
コントローラ１５に入力する。
【００１６】カラムアドレスＡｏｃ〜Ａｎｃは／ＣＡＳ
の立下がりにタイミングを取ってＴＴＬレベルからＭＯ
Ｓレベルに変換するアドレスバッファー１６に取込まれ
Ａ，Ｂ系アドレスコントローラ１５からカラムアドレス
デコーダ１７1 ，１７2 に供給される。／ＣＡＳサイク
ルカウンター１４は／ＣＡＳトグルのカウント信号を
Ａ，Ｂ系アドレスコントローラ１５と共にライトィネー
ブル／ＷＥを取り込む書込みコントローラ１８に入力
し、データ入力バッファ１０，入力部シフトレジスタ１
１1 ，１１2 を制御している。
の立下がりにタイミングを取ってＴＴＬレベルからＭＯ
Ｓレベルに変換するアドレスバッファー１６に取込まれ
Ａ，Ｂ系アドレスコントローラ１５からカラムアドレス
デコーダ１７1 ，１７2 に供給される。／ＣＡＳサイク
ルカウンター１４は／ＣＡＳトグルのカウント信号を
Ａ，Ｂ系アドレスコントローラ１５と共にライトィネー
ブル／ＷＥを取り込む書込みコントローラ１８に入力
し、データ入力バッファ１０，入力部シフトレジスタ１
１1 ，１１2 を制御している。
【００１７】図２にＡ，Ｂ系アドレスコントローラ１５
の任意の１つのアドレスコントローラの回路図、図３に
カラムアドレスデコーダ１７1 ，１７2 の任意の１つの
アドレスデコーダの回路図を、図４にシリアルアクセス
の読み出し動作のタイミング図を示す。
の任意の１つのアドレスコントローラの回路図、図３に
カラムアドレスデコーダ１７1 ，１７2 の任意の１つの
アドレスデコーダの回路図を、図４にシリアルアクセス
の読み出し動作のタイミング図を示す。
【００１８】ロウアドレスストローブ／ＲＡＳが“Ｌ”
となり続いてカラムアドレスストローブ／ＣＡＳが
“Ｌ”になると、この／ＣＡＳの最初の立下がりで内部
クロックが／φA が“Ｈ”から“Ｌ”になる。内部クロ
ック／φB は“Ｈ”である。図２に示したアドレスコン
トローラはインバータ２１1 ，２１2 が共にオンの状態
から／φA が“Ｌ”となることによりＡ系列のインバー
タ２１1 がオフしカラムアドレスバッファ１６からのカ
ラムアドレスＡMC（０≦Ｍ≦ｎ）はラッチＬ1 に保持さ
れＡ系カラムアドレスＡMCA ，／ＡMCA を出力し続け
る。ラッチＬ2 はφBがオンであるので出力は不定であ
る。カラムアドレスデコーダ１７1 ，１７2 はこのアド
レスデータを受け、図３に示すように／φA が“Ｌ”で
ある期間、Ａ系のカラムアドレス選択線ＣＳＬＡの１本
を立上げる。アドレスＡｏｃはこのＡ系，Ｂ系の選択に
用いられている。／ＲＡＳが“Ｌ”となってチップが活
性化されワード線ＷＬが立上がり全ビット線センスアン
プ２1 ，２2 が活性化されているとすると、ＣＳＬＡ1
の選択により転送ゲート４1 がオンとなってＡ系列メモ
リバンク１1 の４ビット分のＭ1 〜Ｍ4 のデータがビッ
ト線から入出力線に転送される。このデータ転送の後、
制御信号ＱＳＥＡが立上がり、データアンプ５1 が活性
化されると同時に読み出しゲート６1 がオンして入出力
線３1 のデータは出力線ＲＤ1 〜ＲＤ4 に読み出され、
出力データラッチ回路７にラッチされる。出力データラ
ッチ回路７にラッチされた４ビットのデータは次に、シ
フトレジスタ８で直列データに変換されて／ＣＡＳクロ
ックのトグル，，，に同期して出力バッファ９
からデータＲ1 〜Ｒ4 として出力される。
となり続いてカラムアドレスストローブ／ＣＡＳが
“Ｌ”になると、この／ＣＡＳの最初の立下がりで内部
クロックが／φA が“Ｈ”から“Ｌ”になる。内部クロ
ック／φB は“Ｈ”である。図２に示したアドレスコン
トローラはインバータ２１1 ，２１2 が共にオンの状態
から／φA が“Ｌ”となることによりＡ系列のインバー
タ２１1 がオフしカラムアドレスバッファ１６からのカ
ラムアドレスＡMC（０≦Ｍ≦ｎ）はラッチＬ1 に保持さ
れＡ系カラムアドレスＡMCA ，／ＡMCA を出力し続け
る。ラッチＬ2 はφBがオンであるので出力は不定であ
る。カラムアドレスデコーダ１７1 ，１７2 はこのアド
レスデータを受け、図３に示すように／φA が“Ｌ”で
ある期間、Ａ系のカラムアドレス選択線ＣＳＬＡの１本
を立上げる。アドレスＡｏｃはこのＡ系，Ｂ系の選択に
用いられている。／ＲＡＳが“Ｌ”となってチップが活
性化されワード線ＷＬが立上がり全ビット線センスアン
プ２1 ，２2 が活性化されているとすると、ＣＳＬＡ1
の選択により転送ゲート４1 がオンとなってＡ系列メモ
リバンク１1 の４ビット分のＭ1 〜Ｍ4 のデータがビッ
ト線から入出力線に転送される。このデータ転送の後、
制御信号ＱＳＥＡが立上がり、データアンプ５1 が活性
化されると同時に読み出しゲート６1 がオンして入出力
線３1 のデータは出力線ＲＤ1 〜ＲＤ4 に読み出され、
出力データラッチ回路７にラッチされる。出力データラ
ッチ回路７にラッチされた４ビットのデータは次に、シ
フトレジスタ８で直列データに変換されて／ＣＡＳクロ
ックのトグル，，，に同期して出力バッファ９
からデータＲ1 〜Ｒ4 として出力される。
【００１９】一方、入出力線３1 のデータが出力データ
ラッチ回路７にラッチされた以降は入出力線３1 のプリ
チャージ等のリセット動作が開始される。
ラッチ回路７にラッチされた以降は入出力線３1 のプリ
チャージ等のリセット動作が開始される。
【００２０】次に内部クロック／φA ，／φB が切換わ
り、夫々“Ｈ”，“Ｌ”になると読み出し可能となって
いたＢ系列メモリバンクのメモリセルＭ5 〜Ｍ8 のセン
スデータは、Ｂ系列アドレスデコーダ１７2 がＣＳＬＢ
1 を立上げて転送ゲート４2をオンさせることにより入
出力線３2 に転送される。そして制御信号ＱＳＥＢが立
上がってデータアンプ５2 が活性化されると同時に読み
出しゲート６2 がオンし、入出力線３2 のデータが入出
力線ＲＤ1 〜ＲＤ4 に読み出され、出力データラッチ回
路７にラッチされる。そしてラッチされた４ビットのデ
ータはシフトレジスタ８で直列データに変換され／ＣＡ
Ｓのトグル，，，に同期して出力バッファ９か
らデータＲ5 〜Ｒ8 として出力される。このＢ系メモリ
バンクが選択されている期間は、図２に示したＡ，Ｂ系
アドレスコントローラはクロックトインバータ２１2 が
オフするのでカラムアドレスバッファ１６が発生し続け
ていたアドレスはラッチＬ2 にラッチされＢ系カラムア
ドレスとしてＡMCB ，／ＡMCB が出力される。このアド
レスはＡMCA ，／ＡMCA と変わりない。しかしてＢ系カ
ラムアドレスデコーダ１７2 では図３の様にＡMCB と／
φB の論理を取るので１つのカラムアドレス選択線（Ｃ
ＢＬＢ1 ）が選択される。
り、夫々“Ｈ”，“Ｌ”になると読み出し可能となって
いたＢ系列メモリバンクのメモリセルＭ5 〜Ｍ8 のセン
スデータは、Ｂ系列アドレスデコーダ１７2 がＣＳＬＢ
1 を立上げて転送ゲート４2をオンさせることにより入
出力線３2 に転送される。そして制御信号ＱＳＥＢが立
上がってデータアンプ５2 が活性化されると同時に読み
出しゲート６2 がオンし、入出力線３2 のデータが入出
力線ＲＤ1 〜ＲＤ4 に読み出され、出力データラッチ回
路７にラッチされる。そしてラッチされた４ビットのデ
ータはシフトレジスタ８で直列データに変換され／ＣＡ
Ｓのトグル，，，に同期して出力バッファ９か
らデータＲ5 〜Ｒ8 として出力される。このＢ系メモリ
バンクが選択されている期間は、図２に示したＡ，Ｂ系
アドレスコントローラはクロックトインバータ２１2 が
オフするのでカラムアドレスバッファ１６が発生し続け
ていたアドレスはラッチＬ2 にラッチされＢ系カラムア
ドレスとしてＡMCB ，／ＡMCB が出力される。このアド
レスはＡMCA ，／ＡMCA と変わりない。しかしてＢ系カ
ラムアドレスデコーダ１７2 では図３の様にＡMCB と／
φB の論理を取るので１つのカラムアドレス選択線（Ｃ
ＢＬＢ1 ）が選択される。
【００２１】このＭ1 〜Ｍ8 の読み出しサイクルの途中
に次に読み出すメモリセルの先頭カラムアドレスが入力
され、／ＣＡＳトグルの６回目でこのカラムアドレスＡ
ｏｃ〜Ａｎｃはアドレスバッファ１６に取込まれる。φ
A は“Ｈ”であるからＡ，Ｂ系アドレスコントローラ１
５のラッチＬ1 （Ａ系側）には新しいカラムアドレスＡ
MC が入力されることになる。この２度目のアドレス入
力からＡｏｃはＤｏｎ′ｔ Ｃａｒｅとするが、初回の
アドレス入力と同一のＡｏｃを入力するようにしてもよ
い。
に次に読み出すメモリセルの先頭カラムアドレスが入力
され、／ＣＡＳトグルの６回目でこのカラムアドレスＡ
ｏｃ〜Ａｎｃはアドレスバッファ１６に取込まれる。φ
A は“Ｈ”であるからＡ，Ｂ系アドレスコントローラ１
５のラッチＬ1 （Ａ系側）には新しいカラムアドレスＡ
MC が入力されることになる。この２度目のアドレス入
力からＡｏｃはＤｏｎ′ｔ Ｃａｒｅとするが、初回の
アドレス入力と同一のＡｏｃを入力するようにしてもよ
い。
【００２２】次の８ビットの読み出しはＭ1 〜Ｍ8 のブ
ロックのすぐ下のＡ，Ｂ系計８ビットのブロックに対し
て行なっても良いし、下方向にブロックをジャンプして
始めても良い。その先頭アドレスが上記新しいカラムア
ドレスＡｍｃで与えられる。
ロックのすぐ下のＡ，Ｂ系計８ビットのブロックに対し
て行なっても良いし、下方向にブロックをジャンプして
始めても良い。その先頭アドレスが上記新しいカラムア
ドレスＡｍｃで与えられる。
【００２３】この引き続く８ビットの読み出しサイクル
では入出力線３1 はプリチャージが済んでいるので任意
のＡ系カラム、例えばカラムアドレス選択線ＣＳＬＡｍ
が立ち上がりメモリセルＭ1 〜Ｍ4 で述べたのと同様に
メモリセルＭm 〜Ｍm+3 が／ＣＡＳトグル（○９）〜
○１２（以下、より大きい記号文字については、例え
ばを○９と表記するようにする）に同期して読み出さ
れる。続いてＣＳＬＢｍが立上がりメモリセルＭ5 〜Ｍ
8 で述べたのと同様にメモリセルＭm+4 〜Ｍm+7 が／Ｃ
ＡＳトグル○１３〜○１６に同期して読み出されること
になる。以下読み出しサイクルを同様に続けることがで
きる。
では入出力線３1 はプリチャージが済んでいるので任意
のＡ系カラム、例えばカラムアドレス選択線ＣＳＬＡｍ
が立ち上がりメモリセルＭ1 〜Ｍ4 で述べたのと同様に
メモリセルＭm 〜Ｍm+3 が／ＣＡＳトグル（○９）〜
○１２（以下、より大きい記号文字については、例え
ばを○９と表記するようにする）に同期して読み出さ
れる。続いてＣＳＬＢｍが立上がりメモリセルＭ5 〜Ｍ
8 で述べたのと同様にメモリセルＭm+4 〜Ｍm+7 が／Ｃ
ＡＳトグル○１３〜○１６に同期して読み出されること
になる。以下読み出しサイクルを同様に続けることがで
きる。
【００２４】以上の様にメモリアレイをＡ系，Ｂ系の２
つに分け、４ビットずつ計８ビットを単位として読み出
す。次の８ビットを選択するカラムアドレスはカラムア
ドレスバッファ１６に／ＣＡＳの６番目のトグルで取り
込まれ、Ａ，Ｂ系アドレスコントローラ１５のＡ系ラッ
チＬ1 に続いて入力されている。即ち／ＣＡＳトグルの
〜番目で２サイクル目の内部カラムアドレスが準備
される。またＡ系入出力線３1 はＢ系メモリバンクのア
クセスの間、非選択でありプリチャージは次のＡ系のア
クセスに影響しない。このようにしてＭ1 〜Ｍ8 の読み
出しに続いて、Ｍm 〜Ｍm+7 ，…の読み出しが間断なく
行なわれる。
つに分け、４ビットずつ計８ビットを単位として読み出
す。次の８ビットを選択するカラムアドレスはカラムア
ドレスバッファ１６に／ＣＡＳの６番目のトグルで取り
込まれ、Ａ，Ｂ系アドレスコントローラ１５のＡ系ラッ
チＬ1 に続いて入力されている。即ち／ＣＡＳトグルの
〜番目で２サイクル目の内部カラムアドレスが準備
される。またＡ系入出力線３1 はＢ系メモリバンクのア
クセスの間、非選択でありプリチャージは次のＡ系のア
クセスに影響しない。このようにしてＭ1 〜Ｍ8 の読み
出しに続いて、Ｍm 〜Ｍm+7 ，…の読み出しが間断なく
行なわれる。
【００２５】以上は読み出しサイクルについて述べた
が、次に書込みサイクルについて説明する。図５に書込
みコントローラ１８の回路図、図６にタイミング図を示
す。
が、次に書込みサイクルについて説明する。図５に書込
みコントローラ１８の回路図、図６にタイミング図を示
す。
【００２６】読み出しと同様メモリセルＭ1 〜Ｍ8 に、
続いてＭm 〜Ｍm+7 に書込む場合を説明する。
続いてＭm 〜Ｍm+7 に書込む場合を説明する。
【００２７】／ＲＡＳが“Ｌ”、／ＣＡＳが“Ｌ”とな
り／ＣＡＳの最初の立下がりで内部クロック／φA が
“Ｈ”から“Ｌ”、／φB は“Ｈ”を維持し、Ａ，Ｂ系
アドレスコントローラ１５のアドレスデータを受けてカ
ラムアドレスデコーダ１７1 の１つが選択されて例えば
ＣＳＬＡ1 が選ばれ、次に／φA ，／φB が逆転してＣ
ＳＬＢ1 が選ばれ８ビットアクセスが行なわれるのは先
述した読み出しの場合と同様である。
り／ＣＡＳの最初の立下がりで内部クロック／φA が
“Ｈ”から“Ｌ”、／φB は“Ｈ”を維持し、Ａ，Ｂ系
アドレスコントローラ１５のアドレスデータを受けてカ
ラムアドレスデコーダ１７1 の１つが選択されて例えば
ＣＳＬＡ1 が選ばれ、次に／φA ，／φB が逆転してＣ
ＳＬＢ1 が選ばれ８ビットアクセスが行なわれるのは先
述した読み出しの場合と同様である。
【００２８】しかして／ＣＡＳの最初の立下がりで／Ｗ
Ｅが“Ｌ”であると、書込みコントローラ１８が作動す
る。図５に示した書込みコントローラは、／ＷＥ及び内
部クロックφＷα1 ，φＷβ1 ，φＷα2 ，φＷβ2 で
制御される。図６を参照すると、内部クロックφＷα1
は／ＣＡＳの最初の立下がりで“Ｌ”になり、これによ
りパルスφＷα2 が発生する。φＷα1 は／ＣＡＳの１
４番目のトグルの立上がりで、“Ｈ”となり、１７番目
の立下がりで“Ｌ”，…となる。φＷβ1 は／ＣＡＳの
６番目のトグルの立下がりで、“Ｈ”となり９番目の立
下がりで“Ｌ”になってこのタイミングで、φＷβ2 パ
ルスを発生する。
Ｅが“Ｌ”であると、書込みコントローラ１８が作動す
る。図５に示した書込みコントローラは、／ＷＥ及び内
部クロックφＷα1 ，φＷβ1 ，φＷα2 ，φＷβ2 で
制御される。図６を参照すると、内部クロックφＷα1
は／ＣＡＳの最初の立下がりで“Ｌ”になり、これによ
りパルスφＷα2 が発生する。φＷα1 は／ＣＡＳの１
４番目のトグルの立上がりで、“Ｈ”となり、１７番目
の立下がりで“Ｌ”，…となる。φＷβ1 は／ＣＡＳの
６番目のトグルの立下がりで、“Ｈ”となり９番目の立
下がりで“Ｌ”になってこのタイミングで、φＷβ2 パ
ルスを発生する。
【００２９】書き込みコントローラは、図５に示した様
に／ＷＥが“Ｌ”である場合、これをφＷα2 パルスの
タイミングでラッチＬ3 に取込み、信号ＷＰＬＳαを発
生しデータ入力バッファ１０、入力部シフトレジスタ１
１1 ，１１2 を活性化する。入力データＤ1 〜Ｄ4 は入
力バッファ１０から取り込まれ／ＣＡＳのトグル，
，，に同期して並列データに変換され乍ら順次ラ
ッチ回路１３1 （Ｌ1 ′Ａ〜Ｌ4 ′Ａ）にラッチされ
る。ラッチされたデータは、入出力線３1 に転送され
る。このとき列選択信号ＣＳＬＡ1 は開いているので、
入出力線３1 のデータはＡ系列メモリバンクのメモリセ
ルＭ1 〜Ｍ4 に書込まれる。
に／ＷＥが“Ｌ”である場合、これをφＷα2 パルスの
タイミングでラッチＬ3 に取込み、信号ＷＰＬＳαを発
生しデータ入力バッファ１０、入力部シフトレジスタ１
１1 ，１１2 を活性化する。入力データＤ1 〜Ｄ4 は入
力バッファ１０から取り込まれ／ＣＡＳのトグル，
，，に同期して並列データに変換され乍ら順次ラ
ッチ回路１３1 （Ｌ1 ′Ａ〜Ｌ4 ′Ａ）にラッチされ
る。ラッチされたデータは、入出力線３1 に転送され
る。このとき列選択信号ＣＳＬＡ1 は開いているので、
入出力線３1 のデータはＡ系列メモリバンクのメモリセ
ルＭ1 〜Ｍ4 に書込まれる。
【００３０】続いて列選択信号ＣＳＬＡ1 が“Ｌ”、Ｃ
ＳＬＢ1 が“Ｈ”となる。入力データＤ5 〜Ｄ8 が入力
バッファ１０から取込まれ／ＣＡＳのトグルに，，
，に同期して上記と同様に順次ラッチ回路１３
2 （Ｌ1 ′Ｂ〜Ｌ4 ′Ｂ）にラッチされる。ラッチされ
たデータは、入出力線３2 に転送されＢ系メモリバンク
のメモリセルＭ5 〜Ｍ8 に書き込まれる。Ｂ系への書込
みの間、Ａ系の入出力線３ 1 のプリチャージ等が為され
る。
ＳＬＢ1 が“Ｈ”となる。入力データＤ5 〜Ｄ8 が入力
バッファ１０から取込まれ／ＣＡＳのトグルに，，
，に同期して上記と同様に順次ラッチ回路１３
2 （Ｌ1 ′Ｂ〜Ｌ4 ′Ｂ）にラッチされる。ラッチされ
たデータは、入出力線３2 に転送されＢ系メモリバンク
のメモリセルＭ5 〜Ｍ8 に書き込まれる。Ｂ系への書込
みの間、Ａ系の入出力線３ 1 のプリチャージ等が為され
る。
【００３１】図６に示した様に／ＣＡＳトグルの６番目
でφＷβ1 は“Ｈ”となり／ＷＥが“Ｌ”であると次も
８ビットの書込みサイクルであることを検知する。そし
て／ＣＡＳトグルの９番目の立下がりでφＷＡ1 が、
“Ｌ”になりφＷβ2 パルスが発生してＷＰＬＳβが
“Ｈ”となり入力部シフトレジスタ１１1 ，１１2 を再
び活性化し、カラムアドレスＡｏｃ〜Ａｎｃで選ばれた
カラムアドレス選択線ＣＳＬＡｍに対応するメモリセル
Ｍm 〜Ｍm+3 に／ＣＡＳの，○１０，○１１，○１２
番目のトグルに同期してラッチ回路１３1 に取込まれた
入力データＰm 〜Ｐm+3 が入出力線３1 から書込まれ
る。この間、Ｂ系の入出力線３2 のプリチャージが行な
われる。続いて／ＣＡＳの○１３，○１４，○１５，○
１６番目のトグルに同期してラッチ回路１３2 にラッチ
された入力データＤm+4 〜Ｄm+7 が書込まれる。以下、
書込みサイクルを同様にして続けることができる。
でφＷβ1 は“Ｈ”となり／ＷＥが“Ｌ”であると次も
８ビットの書込みサイクルであることを検知する。そし
て／ＣＡＳトグルの９番目の立下がりでφＷＡ1 が、
“Ｌ”になりφＷβ2 パルスが発生してＷＰＬＳβが
“Ｈ”となり入力部シフトレジスタ１１1 ，１１2 を再
び活性化し、カラムアドレスＡｏｃ〜Ａｎｃで選ばれた
カラムアドレス選択線ＣＳＬＡｍに対応するメモリセル
Ｍm 〜Ｍm+3 に／ＣＡＳの，○１０，○１１，○１２
番目のトグルに同期してラッチ回路１３1 に取込まれた
入力データＰm 〜Ｐm+3 が入出力線３1 から書込まれ
る。この間、Ｂ系の入出力線３2 のプリチャージが行な
われる。続いて／ＣＡＳの○１３，○１４，○１５，○
１６番目のトグルに同期してラッチ回路１３2 にラッチ
された入力データＤm+4 〜Ｄm+7 が書込まれる。以下、
書込みサイクルを同様にして続けることができる。
【００３２】この様にメモリアレイをＡ系，Ｂ系の２つ
に分け、４ビットずつ計８ビットを単位として書込む。
次の８ビットのカラム選択は読み出しと同様である。即
ち／ＣＡＳの６番目のトグルで既に取り込まれる。この
時、／ＷＥが“Ｌ”であると書込みモードが指定され既
に入出力線のプリチャージが済んだＡ系メモリバンクか
ら連続して書込みが為される。
に分け、４ビットずつ計８ビットを単位として書込む。
次の８ビットのカラム選択は読み出しと同様である。即
ち／ＣＡＳの６番目のトグルで既に取り込まれる。この
時、／ＷＥが“Ｌ”であると書込みモードが指定され既
に入出力線のプリチャージが済んだＡ系メモリバンクか
ら連続して書込みが為される。
【００３３】図７は書込みコントローラ１８の他の実施
形態を示す回路図である。
形態を示す回路図である。
【００３４】図８は８ビット読出し、次いで８ビット書
込みを間断なく交互に行なう場合のタイミング図であ
る。カラムアドレスＣ1 で指定されたＡ，Ｂ系メモリバ
ンクの８ビットからデータＲ1 〜Ｒ8 が出力され、／Ｃ
ＡＳトグルの６番目で／ＷＥが“Ｌ”であるとカラムア
ドレスＣ2 により指定されたＡ，Ｂ系メモリバンクの８
ビットにデータＤm 〜Ｄm+7 が書込まれる。
込みを間断なく交互に行なう場合のタイミング図であ
る。カラムアドレスＣ1 で指定されたＡ，Ｂ系メモリバ
ンクの８ビットからデータＲ1 〜Ｒ8 が出力され、／Ｃ
ＡＳトグルの６番目で／ＷＥが“Ｌ”であるとカラムア
ドレスＣ2 により指定されたＡ，Ｂ系メモリバンクの８
ビットにデータＤm 〜Ｄm+7 が書込まれる。
【００３５】また変形例として、Ｍ1 〜Ｍ4 からの読出
しを終えてＭ5 〜Ｍ8 の読出しを行なっている間に、入
出力線３1 からＭ1 〜Ｍ4 にデータを書込む、読出し及
び書込みモードの動作も可能である。
しを終えてＭ5 〜Ｍ8 の読出しを行なっている間に、入
出力線３1 からＭ1 〜Ｍ4 にデータを書込む、読出し及
び書込みモードの動作も可能である。
【００３６】本発明は上記実施形態に限られない。本実
施形態ではメモリバンクを２系列としたが、一般に同一
アドレスで選択されるメモリセル群をＮ（≧２）系列の
メモリバンクに分けることも容易である。又実施例では
２つのバンクＡ，Ｂそれぞれより４ビットとり出し（Ｍ
〓４）８ビット毎にカラム方向に任意に先頭アドレスを
取り込むようにしているが、取出しビット数Ｍ〓２，
３，４，５，６，７，８……と任意である。
施形態ではメモリバンクを２系列としたが、一般に同一
アドレスで選択されるメモリセル群をＮ（≧２）系列の
メモリバンクに分けることも容易である。又実施例では
２つのバンクＡ，Ｂそれぞれより４ビットとり出し（Ｍ
〓４）８ビット毎にカラム方向に任意に先頭アドレスを
取り込むようにしているが、取出しビット数Ｍ〓２，
３，４，５，６，７，８……と任意である。
【００３７】
【発明の効果】以上述べたように本発明によればメモリ
ロウアドレス上で複数個のバンクに分割し、入出力線群
を設け例えば４ビットずつ２つのバンクで計８ビット高
速にシリアルにアクセスした後、次の８ビットシリアル
アクセスを指定するロウアドレスをそのシリアルサイク
ルの一つの前のシリアルサイクル中にＡ，Ｂ系アドレス
コントローラに取り込むことによって、バンク移行時や
シリアルサイクルとシリアルサイクルの間に、アドレス
取り込み及びカラム系プリチャージの時間ロスをもつこ
とがなく、同一ロウに接続されたカラムの数のビット分
であれば任意ビットを高速に間断なくシリアルアクセス
することができる。
ロウアドレス上で複数個のバンクに分割し、入出力線群
を設け例えば４ビットずつ２つのバンクで計８ビット高
速にシリアルにアクセスした後、次の８ビットシリアル
アクセスを指定するロウアドレスをそのシリアルサイク
ルの一つの前のシリアルサイクル中にＡ，Ｂ系アドレス
コントローラに取り込むことによって、バンク移行時や
シリアルサイクルとシリアルサイクルの間に、アドレス
取り込み及びカラム系プリチャージの時間ロスをもつこ
とがなく、同一ロウに接続されたカラムの数のビット分
であれば任意ビットを高速に間断なくシリアルアクセス
することができる。
【００３８】特にキャッシュメモリを有する計算機シス
テムの主メモリとして有効である。
テムの主メモリとして有効である。
【図１】 本発明の実施形態の要部構成を示す回路図で
ある。
ある。
【図２】 Ａ，Ｂ系アドレスコントローラの回路図であ
る。
る。
【図３】 カラムアドレスデコーダの等価回路図であ
る。
る。
【図４】 シリアル読み出しサイクルを説明するタイミ
ング図である。
ング図である。
【図５】 書き込みコントローラの回路図である。
【図６】 シリアル書き込みサイクルを説明するタイミ
ング図である。
ング図である。
【図７】 書き込みコントローラの他の実施形態を示す
図である。
図である。
【図８】 アクセスサイクルの他の実施形態を示すタイ
ミング図である。
ミング図である。
【図９】 従来の動作モードを説明する図である。
【図１０】 従来の動作モードを説明する図である。
【図１１】 従来の動作モードを説明する図である。
【図１２】 システムを説明する図である。
１1 Ａ系列メモリバンク １2 Ｂ系列メモリバンク ２1 、２2 ビット線センスアンプ ３1 、３2 入出力線 ４1 、４2 転送ゲート ５1 、５2 データアンプ ６1 、６2 読み出し用ゲート ７ 出力部データクラッチ回路 ８ 出力部シフトレジスタ ９ データ出力バッファ １０ データ入力バッファ １１1 、１１2 入力部シフトレジスタ １２1 、１２2 書き込み用ゲート １３1 、１３2 入力データラッチ回路 １４ ／ＣＡＳサイクルカウンター １５ Ａ，Ｂ系アドレスコントローラ １６ アドレスバッファー １７1 、１７2 カラムアドレスデコーダ １８ 書き込みコントローラ ２１1 、２１2 インバータ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/34
Claims (5)
- 【請求項１】 所定数のメモリセルをそれぞれ有する第
１及び第２のメモリバンクを構成するメモリセルアレイ
と、 前記第１のメモリバンクとデータの受け渡しをする第１
のデータ転送線と、 前記第２のメモリバンクとデータの受け渡しをする第２
のデータ転送線と、 第１のメモリバンクのメモリセルを前記第１のデータ転
送線に接続する第１のトランジスタ群と、 第２のメモリバンクのメモリセルを前記第２のデータ転
送線に接続する第２のトランジスタ群と、 前記第１のトランジスタ群のゲートに接続される第１の
カラム選択線群と、 前記第２のトランジスタ群のゲートに接続される第２の
力ラム選択線群と、前記第１のカラム選択線群より所定のカラム選択線を選
択する第１の選択回路と、 前記第２のカラム選択線群より所定のカラム選択線を選
択する第２の選択回路と、 を具備し、 前記第１の選択回路により所定の力ラム選択線が選択さ
れている間、前記第２の選択回路はバンク選択信号によ
り前記第２の力ラム選択線群を非選択とすることを特徴
とする 半導体記憶装置。 - 【請求項２】 前記第１のトランジスタ群のうち、選択
されたトランジスタの導通状態を所定期間保持する第１
の保持手段と、 前記第２のトランジスタ群のうち、選択されたトランジ
スタの導通状態を所定期間保持する第２の保持手段と、 を更に具備することを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 前記第１および第２のデータ転送線は、
データビットを受けそれをラッチする手段と前記データ
ビット中から特定のデータビットを、入力信号に応じた
内部クロックに従って出力する選択手段に接続されるこ
とを特徴とする請求項１又は２記載の半導体記憶装置。 - 【請求項４】 所定数のメモリセルをそれぞれ有する第
１及び第２のメモリバンクを構成するメモリセルアレイ
と、 前記第１のメモリバンクと受け渡しをする第１のデータ
転送線と、 前記第２のメモリバンクと受け渡しをする第２のデータ
転送線と、 前記第１のメモリバンクのメモリセルを前記第１のデー
タ転送線に接続する第１のトランジスタ群と、 前記第２のメモリバンクのメモリセルを前記第２のデー
タ転送線に接続する第２のトランジスタ群と、 前記第１のトランジスタ群のゲートに接続される第１の
力ラム選択線群と、 前記第２のトランジスタ群のゲートに接続される第２の
力ラム選択線群と、 前記第１及び第２のカラム選択線群のうち選択されたカ
ラム選択線の信号を保持する力ラムアドレスラッチ回路
と、 前記第１のデータ転送線に接続する第１のデータラッチ
回路と、 前記第２のデータ転送線に接続する第２のデータラッチ
回路と、 前記カラムアドレスラッチ回路と前記データラッチ回路
をそれぞれチップ外部より入力される同一のクロックに
同期して制御する制御手段と、 前記クロックのトグル回数をカウントする第一手段と、 前記カウントを開始するタイミングを規定する第二手段
と、 前記第一手段によるカウント数が特定の回数に達したと
きに外部から入力される第２の信号の状態を判断する第
三手段と、 前記第１のメモリバンクにアクセスを行っている際に、
前記第２の信号の状態を判断し、その状態に応じて次に
前記第２のメモリバンクにアクセスする際にアクセスの
モードを定める第四手段を備えること を特徴とする半導
体記憶装置。 - 【請求項５】 前記メモリセルアレイに接続された複数
のワード線をさらに備え、前記第１のメモリバンクのメ
モリセルに接続される第１のワード線と前記第２のメモ
リバンクのメモリセルに接続される第２のワード線は実
質的に同時に選択されてなることを特徴とする請求項１
乃至４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191598A JP3247339B2 (ja) | 1998-05-18 | 1998-05-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191598A JP3247339B2 (ja) | 1998-05-18 | 1998-05-18 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093511A Division JP2895488B2 (ja) | 1988-04-18 | 1988-04-18 | 半導体記憶装置及び半導体記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1186535A JPH1186535A (ja) | 1999-03-30 |
| JP3247339B2 true JP3247339B2 (ja) | 2002-01-15 |
Family
ID=15528989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15191598A Expired - Lifetime JP3247339B2 (ja) | 1998-05-18 | 1998-05-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247339B2 (ja) |
-
1998
- 1998-05-18 JP JP15191598A patent/JP3247339B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1186535A (ja) | 1999-03-30 |
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Legal Events
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|---|---|---|---|
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