JP2708161B2 - 半導体記憶装置及び半導体記憶装置の書き込み／読み出し制御方法 - Google Patents
半導体記憶装置及び半導体記憶装置の書き込み／読み出し制御方法Info
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- JP2708161B2 JP2708161B2 JP32213987A JP32213987A JP2708161B2 JP 2708161 B2 JP2708161 B2 JP 2708161B2 JP 32213987 A JP32213987 A JP 32213987A JP 32213987 A JP32213987 A JP 32213987A JP 2708161 B2 JP2708161 B2 JP 2708161B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はキャッシュメモリを内部に有する半導体記
憶装置に関する。 〔従来の技術〕 従来、コンピュータシステムのコストパフォーマンス
を向上させるため、低速だが低コストで大容量なダイナ
ミックRAM（DRAM）をメインメモリに使用し、このメイ
ンメモリとCPU間に高速なバッファとして、小容量の高
速メモリを設けることが、よく行われていた。上記した
高速バッファはキャッシュメモリと呼ばれ、CPUが必要
としそうなデータのブロックをメインメモリからコピー
し、保持している。CPUがアクセスするアドレスのデー
タがキャッシュメモリ内に存在する時（キャッシュヒッ
ト）、CPUは必要とするデータをキャッシュメモリより
取り込む。一方、CPUがアクセスするアドレスのデータ
がキャッシュメモリ内に存在しない時（キャッシュミ
ス）、CPUは低速なメインメモリ（DRAM）より、必要と
するデータを取込む。 上記したキャッシュメモリシステムをメモリシステム
に組み込むには、高価な高速メモリを必要とするのでコ
ストを重視する小型のコンピュータシステムでは使用す
ることができなかった。そこで、DRAMの有しているペー
ジモード，スタティックコラムモード等の高速アクセス
機能を利用し、簡易なキャッシュシステムを構成してい
た。 以下、第７図の波形図を参照して、ページモード，ス
タティックコラムモードの説明を行う。同図において
（ａ）は通常のDRMAのサイクル、（ｂ）はページモード
サイクル、（ｃ）はスタティックコラムモードサイクル
である。 同図（ａ）に示すように、通常サイクルでは、信号▲
▼（Row Address Strobe）の降下エッジでマルチ
プレクスアドレス信号MAより行アドレス（Row Addres
s）RAをDRAM内に取込み、信号▲▼（Column Addr
ess Strobe）の降下エッジでマルチプレクスアドレス信
号MAより列アドレス（Column Address）CAをDRAM内に取
り込む。そして、行アドレスRA,列アドレスCAにより選
択されたメモリセルのデータをデータ出力Doutとして得
る。通常サイクルは上記したサイクルでデータを読み出
すため、アクセス時間としては信号▲▼の降下エ
ッジ時からデータ出力Doutが有効になるまでの時間tRAC
（RASアクセスタイム）を要する。このアクセス時間t
RACは、通常100ns程度である。なお、tRPは信号▲
▼のプリチャージ時間、tCはサイクル時間であり、通
常tC＝200ns程度である。 同図（ｂ）に示すように、ページモードサイクルでは
同一行アドレスRA上で複数の列アドレスCAでデータの読
出しが行える。従って、アクセス時間は信号▲▼
の降下エッジ時からデータ出力Doutが有効になるまでの
時間tCAC（CASアクセスタイム）となり、通常サイクル
でのアクセス時間tRACの半分程度の時間となり、通常50
ns程度である。なお、tCPは信号▲▼のプリチャ
ージ時間、tPCはサイクル時間である。 同図（ｃ）に示すように、スタティックコラムモード
ではページモードの信号▲▼の立下りエッジを不
要にし、列アドレスCAをあたかもスタティックRAMのよ
うに動作させている。従ってアクセス時間はマルチプレ
クスアドレスMA変化時からデータ出力Doutが有効になる
までの時間tAA（アドレスアクセスタイム）となり、t
CAC同様通常サイクルでのアクセス時間tRACの半分程度
となり、通常50ns程度である。 第８図は、ページモードあるいはスタティックコラム
モードが可能な従来のDRAM素子の基本構成を示す構成ブ
ロック図である。 同図に示すように、行アドレスバッファ1,列アドレス
バッファ２がマルチプレクスアドレス信号MAより各々行
アドレスRA,列アドレスCAを取込んでいる。そして信号
▲▼の降下エッジが行アドレスバッファ１に入力
されると、号アドレスRAが行デコーダ３へ送られ、次段
のワードドライバ４を駆動することで、行アドレスRAに
より選択されたメモリセルアレイ５内の１本のワード線
（図示せず）を活性化する。 そして、活性化されたワード線に接続された全メモリ
セルのデータが、メモリセルアレイ５内の全ビット線
（図示せず）を介してセンスアンプ６へ送られる。セン
スアンプ６は得られたデータを検知し、増幅する。した
がって、この時点で指定された行アドレスRA一行分のデ
ータがセンスアンプ６にラッチされている。以降、同一
行アドレスRA内のデータをアクセスする場合は、前述し
たページモード，スタティックコラムモードが利用でき
る。 つまり、ページモードでは、信号▲▼の降下エ
ッジが列アドレスバッファ２に入力されると、列アドレ
スCAが列デコーダ７に送られ、センスアンプ６に格納さ
れているデータ群のいずれかを有効にすることで、出力
バッファ８を介してデータ出力Doutを得る。スタティッ
クコラムモードの場合も起動をマルチプレクスアドレス
MAの変化による点を除き同様の動作を行う。なお、９は
データの入出力を制御するI/Oスイッチ、10は入力バッ
ファ、Dinはデータ入力である。 第９図はページモード（あるいはスタティックコラム
モード）を利用した簡易キャッシュシステムを有する従
来のメモリシステムのブロック構成図である。同図に示
すように、このメモリシステムは８個の1Mビット×１構
成のDRAM素子11〜18を使用し構成した1Mバイトのメモリ
システムである。従ってアドレス線は20本（220＝10485
76＝1M）必要とするが、実際上はアドレスマルチプレク
サ21より行アドレスRA（10ビット），列アドレスCA（10
ビット）に分けたマルチプレクサアドレス信号MAが送ら
れる10本のアドレス線が各々のDRAM素子11〜18に接続さ
れている。 第10図は、第９図で示したメモリシステムのキャッシ
ュ動作を示した波形図である。以下、第10図および第８
図を参照しつつ第９図のメモリシステムの動作を説明す
る。なお、ラッチ22には、既に直前にアクセスされた行
アドレスRA1がラッチされており、センスアンプ６内に
は行アドレスRA1の全データが既にラッチされていると
する。 このような状態で、図示しないCPUが必要とするデー
タの20ビットのアドレス信号Adをアドレスジェネレータ
23より発生する。このアドレス信号Adから行アドレスRA
2がコンパレータ24に入力され、コンパレータ24はこの
行アドレスRA2とラッチ22に格納されている行アドレスR
A1との比較を行い、RA1＝RA2であれば、センスアンプ６
に保持しているデータ群にアクセスされた（キャッシュ
ヒット）ことになり、コンパレータ24は活性化した
（“H"レベル）キャッシュヒット信号CH（Cache Hit）
をステートマシン25に送る。活性化した信号CHを受けた
ステートマシン25は信号▲▼を“L"レベルに保っ
たまま、信号▲▼をトグルする（立ち上げた後に
立ち下げる）ページモード制御を行い、アドレスマルチ
プレクサ21はDRAM素子11〜18にマルチプレクスアドレス
MAとして、列アドレスCAを供給し、各DRAM素子11〜18の
センスアンプ６に格納されたデータ群より、列デコーダ
７により選択されたデータを取り出す。このようにキャ
ッシュヒットした場合、DRAM素子11〜18から高速なアク
セス時間tCACで、出力データDoutが得られる。 一方、コンパレータ24において、RA1≠RA2が判定され
ると、センスアンプ６に保持しているデータ群以外にア
クセスされた（キャッシュミス）ことになり、コンパレ
ータ24はステートマシン25に非活性（“L"レベル）の信
号CHを発生する。この時、ステートマシン25は信号▲
▼，▲▼の順にトグルする通常サイクルのDR
AM素子11〜18の制御を行い、アドレスマルチプレクサ21
は行アドレスRA2,列アドレスCAの順にマルチプレクスア
ドレスMAをDRAM素子11〜18に供給する。このようにキャ
ッシュミスした場合、信号▲▼を第10図に示すよ
うにプリチャージし、さらにDRAM素子11〜18から低速な
アクセス時間tRACで出力データDoutが得られることにな
る。このため、ステートマシン25はウェイト信号Waitを
発生し、CPUに待機をかける。また、ラッチ22はコンパ
レータ24より活性化されないキャッシュヒット信号CHを
受けると新しい行アドレスRA2を保持する。 〔発明が解決しようとする問題点〕 従来の簡易キャッシュシステムは以上のようにセンス
アンプ６によりラッチする形式で構成されており、メモ
リセルアレイ５とセンスアンプ６とは一体的に構成され
ているため、メモリセルアレイ５にアクセスしている期
間中はセンスアンプ６にアクセスすることが不可能とな
って、アクセス時間の短縮を妨げているという問題点が
あった。 この発明は、上記した問題点を解決するためになされ
たもので、アクセス時間の短縮を図った、簡易キャッシ
ュシステムを構成可能な半導体記憶装置を得ることを目
的とする。 〔問題点を解決するための手段〕 この発明に係る半導体記憶装置は、複数行および複数
列に配置され、それぞれが情報を記憶する複数のメモリ
セルと、複数行に配置され、それぞれが対応した行に配
置された複数のメモリセルに接続される複数のワード線
と、複数列に配置され、それぞれが対応した列に配置さ
れた複数のメモリセルに接続される複数のビット線対
と、複数列に配置され、対応した列に配置されたビット
線対に接続される複数のセンスアンプとを有するメイン
メモリと、情報を格納する複数のレジスタ手段を有する
キャッシュメモリと、上記メインメモリと上記キャッシ
ュメモリとの間の情報の転送時に、行アドレス信号の取
り込みを指示する外部制御信号に応じて選択的に導通さ
れ、選択されたメモリセルとこの選択されたメモリセル
に対応するレジスタ手段との間で情報を転送する転送手
段とを備え、上記転送手段は、選択されたメモリセルへ
の情報の書き込み時に、選択されたメモリセルに対応す
るレジスタ手段に書き込まれる情報を上記外部制御信号
が第１の状態の期間において上記選択されたメモリセル
へ向けて転送した後、上記外部制御信号が上記第１の状
態と異なる第２の状態に変化したことに応答してメイン
メモリへの書き込み動作が終了するまでに非導通とさ
れ、メモリセルとレジスタ手段との間の情報を転送不能
としている。 また、この発明の係る半導体記憶装置の読み出し／書
き込み制御方法は、複数行および複数列に配置され、そ
れぞれが情報を記憶する複数のメモリセルを有するメイ
ンメモリ、このメインメモリにおける一部のメモリセル
に記憶された情報を格納する複数のレジスタ手段を有す
るキャッシュメモリ、および上記メインメモリと上記キ
ャッシュメモリとの間で情報を転送する転送手段を備え
る半導体記憶装置に対して行われ、上記メインメモリに
書き込み情報を与える第１のステップと、上記メインメ
モリの選択されたメモリセルへの情報の書き込み時に、
選択されたメモリセルに対応するレジスタ手段に書き込
まれる情報を行アドレス信号に取り込みを指示する外部
制御信号が第１の状態の期間において上記選択されたメ
モリセルへ向けて転送した後、上記外部制御信号が上記
第１の状態と異なる第２の状態に変化したことに応答し
てメインメモリへの書き込み動作が終了するまでに非導
通にして、上記転送手段を転送不能状態とする第２のス
テップと、上記転送手段が上記転送不能状態のときに、
上記キャッシュメモリにおけるレジスタ手段に格納され
た情報を読み出す第３のステップとを備えている。 〔作用〕 この発明における半導体記憶装置の転送手段は、キャ
ッシュミス時における選択されたメモリセルへの情報の
書き込み時に、選択されたメモリセルに対応するレジス
タに書き込まれる情報を行アドレス信号の取り込みを指
示する外部制御信号が第１の状態の期間において選択さ
れたメモリセルへ向けて転送した後、外部制御信号が上
記第１の状態と異なる第２の状態に変化したことに応答
してメインメモリへの書き込み動作が終了するまでに非
導通とされ、メモリセルとレジスタ手段との間の情報を
転送不能とするため、キャッシュミス時におけるメイン
メモリ内のメモリセルへの情報の書き込み時に、キャッ
シュメモリ内のレジスタ手段にアクセスすることができ
る。 この発明における半導体記憶装置の書き込み／読み出
し制御方法は、第２のステップで、上記メインメモリの
選択されたメモリセルへの情報の書き込み時に、選択さ
れたメモリセルに対応するレジスタに書き込まれる情報
を行アドレス信号の取り込みを指示する外部制御信号が
第１の状態の期間において選択されたメモリセルへ向け
て転送した後、外部制御信号が上記第１の状態と異なる
第２の状態に変化したことに応答してメインメモリへの
書き込み動作が終了するまでに非導通にして、上記転送
手段を転送不能状態とし、第３のステップで、転送手段
が転送不能状態のときに、キャッシュメモリにおけるレ
ジスタ手段に格納された情報を読み出すため、メインメ
モリにおけるメモリセルへの書き込み情報の書き込みと
キャッシュメモリにおけるレジスタ手段に格納された情
報の読み出しを並行して行うことができる。 〔実施例〕 第１図はこの発明の一実施例であるキャッシュ機能を
有するメモリシステムのDARM素子の基本構成を示すブロ
ック構成図である。同図において１〜4,8〜10及び▲
▼,MA,RA,CAは従来と同じであるので説明は省略
し、以下従来と異なる点について述べる。 同図に示すようにメモリセルアレイ５をブロックB1〜
B4と４分割して使用するため、センスアンプ6,I/Oスイ
ッチ９間にブロックB1〜B4に対応して転送手段であるト
ランスファゲート31（31a〜31d），キャッシュメモリの
レジスタ手段となるデータレジスタ32（32a〜32d）を挿
入している。トランスファゲート31は、第２図の詳細ブ
ロック構成図に示すようにブロックデコーダ34により各
々が制御されるため、その導通・非導通により、メモリ
セルアレイ５のデータをブロック（B1〜B4）単位で、セ
ンスアンプ６を介して対応のデータレジスタ32a〜32dへ
転送が可能となる。 ブロックデコーダ34a〜34dは、各々列アドレスCAの上
位２ビットと外部行アドレスストローブ信号▲▼
の反転信号を入力信号とするアンドゲートG1によりその
活性化が制御される。つまり、信号▲▼が“L"レ
ベルで、列アドレスCAの上位２ビットで選択されたブロ
ックデコーダ34a〜34dのいずれかが活性化し、信号▲
▼が“H"レベルでは、どのブロックデコーダ34a〜3
4dも活性化しない。またブロックデコーダ34a〜34dのい
ずれかが活性化すると対応するトランスファゲート31a
〜31dが導通する。一方、列デコーダ７は列アドレスCA
を入力信号とし、I/Oスイッチ９のいずれか１つを有効
にする。 また、外部行アドレスストローブ信号▲▼はRA
Sバッファ35にも入力され、このRASバッファ35より出力
される内部行アドレスストローブ信号int▲▼が
行アドレスバッファ１に入力される。したがって、行ア
ドレスバッファ１は信号int▲▼に基づきマルチ
プレクスアドレス信号MAを取り込み、行アドレスRAを行
デコーダ３に送っている。 RASバッファ35より発生する信号int▲▼は信号
▲▼の立ち下がりをトリガにして“L"レベルに立
ち下がり、２クロック間“L"レベルを維持する信号であ
る。 第３図はこの発明の一実施例であるキャッシュ機能を
有するメモリシステムを示したブロック構成図である。
同図に示すように、従来と異なり、４つのラッチ22a〜2
2dを設けている。また、これらのラッチ22a〜22dの選択
手段としてセレクタ36が設けられており、セレクタ36は
アドレス信号Adより行アドレスRAの全ビットと列アドレ
スCAの上位２ビットを入力信号とし、列アドレスCAの上
位２ビットに基づきコンパレータ24と比較すべきラッチ
22a〜22dのいずれかを選択し、コンパレータ24の出力で
あるキャッシュヒット信号CHが非活性であるキャッシュ
ミス時には、行アドレスRAの値を選択されたラッチ22a
〜22dのいずれかに保持させる働きを有している。 以下、第４図の読出しサイクルにおけるキャッシュヒ
ット，キャッシュミス時の波形図を参照しつつ、第１図
〜第３図で示したこの発明の一実施例てあるメモリシス
テムの動作を説明する。なお、ラッチ22a〜22dには、既
に各ブロックB1〜B4において直前にアクセスされた行ア
ドレスRA1a〜RA1dが各々ラッチされており、データレジ
スタ32a〜32dにはその時のブロックB1〜B4ごとの全デー
タが既にラッチされているとする。 このような状態で、図示しないCPUが必要とする20ビ
ットのアドレス信号Adをアドレスジェネレータ23より発
生する。このアドレス信号Adから行アドレスRA2がコン
パレータ24に入力される。一方、アドレス信号Adの列ア
ドレスCAの上位２ビットがセレクタ36に入力されると、
セレクタ36は選択されたブロックB1〜B4に該当するラッ
チ22a〜22dのいずれかのみを有効にする。ここで、説明
の都合上ブロックB2、つまりラッチ22bが選択されたと
すると、コンパレータ24は入力された行アドレスRA2と
ラッチ22bに格納されている行アドレスRA1bとの比較を
行い、RA1b＝RA2であれば、キャッシュヒットとみな
し、活性化した（“H"レベルの）キャッシュヒット信号
CHをステートマシン25に送る。そして、活性化したキャ
ッシュヒット信号CHを受けたステートマシン25は“H"レ
ベルの信号▲▼を各DRAM素子11〜18に送る。 この時、信号▲▼は“H"レベルとなるため、全
てのブロックデコーダ34は活性化せず、全トランスファ
ゲート31は導通せず、全データレジスタ32とセンスアン
プ６間は電気的に遮断されている。 一方、ステートマシン25は信号▲▼を“H"レベ
ルに保ったまま（従って信号int▲▼も“H"レベ
ル）、信号▲▼をトグルするページモード制御を
行ない、アドレスマルチプレクサ21はDRAM素子11〜18に
マルチプレクスアドレスMAとして列アドレスCAを供給
し、各DRAM素子11〜18のデータレジスタ32bに格納され
たデータ群より列デコーダ７により選択されたデータを
I/Oスイッチ９を介して取り出す。このようにしてキャ
ッシュヒット読出しは、DRAM素子11〜18から高速なアク
セス時間tCACで出力データDoutが得られる。 また、コンパレータ24においてRA1≠RA2が判定される
と、キャッシュミスとみなし、非活性（“L"レベル）の
キャッシュヒット信号CHをステートマシン25及びセレク
タ36に送る。そして、非活性のキャッシュヒット信号CH
を受けたステートマシン25は“L"レベルの信号▲
▼を各DRAM素子11〜18に送る。その結果、信号int▲
▼も“L"レベルに立下る。 この時、信号▲▼は“L"レベルとなるため、ブ
ロックデコーダ34bのみ活性化され、トランスファゲー
ト31bは導通し、データレジスタ32bとセンスアンプ６間
は電気的に接続される。なお、他のデータレジスタ32a,
32c,32dとセンスアンプ６間は電気的に遮断されたまま
である。 一方、信号▲▼を送ったステートマシン25は、
次に信号▲▼を立下げるサイクルでDRAM素子11〜
18の制御を行い、アドレスマルチプレクサ21は行アドレ
スRA2,列アドレスCAの順にマルチプレクスアドレスMAを
DRAM素子11〜18に供給する。そして、メモリセルアレイ
５よりセンスアンプ6,トランスファゲート31b,データレ
ジスタ32b,I/Oスイッチ９及び出力バッファ８を介し
て、列デコーダ７により選択されたデータを出力データ
Doutとして読み出す。このようにキャッシュミス読出し
は、DRAM素子11〜18から低速なアクセス時間tRACで出力
データDoutが得られることになる。このため、ステート
マシン25はウェイト信号Waitを発生し、CPUに待機をか
ける。また、セレクタ36により選択されたラッチ22bに
は新しい行アドレスRA2が保持される。（他のラッチ22
a,22c,22d内の値は変化しない。） このように、キャッシュヒット、キャッシュミス読出
しにおけるDRAM素子11〜18のメモリ管理をブロックB1〜
B4単位で行えるようにしたため、各ブロックB1〜B4各々
が独立して行アドレスに対するデータ群をデータレジス
タ32に格納することができるので、エントリー数は４で
ある。その結果、連続する２つの行アドレスにまたがっ
たプログラムルーチンが繰り返し実行される場合などに
も対応することができ、キャッシュヒット率は向上す
る。 さらに、通常のDRAM素子には必ず接続される信号▲
▼をキャッシュヒット，キャッシュミスの判定に用
いることで、別の外部制御信号を特に増設する必要もな
く、外部端子数が増加することはない。 第５図は書込みサイクルの次にキャッシュヒット読出
しサイクルが行われた場合の波形図である。 同図に示すようにシステムクロックの期間T4〜T6の書
き込みサイクルにおいて、信号int▲▼，▲
▼の順に立ち下げることで、入力データDinのメモリ
セルアレイ５への書込みが行われる。この入力データD
inは期間T5において書込み信号▲▼が立ち下がるこ
とで入力バッファ10より取り込まれ、期間T5中にデータ
レジスタ32に格納され、更に信号▲▼が“L"レベ
ルに立下がることでセンスアンプ６とデータレジスタ32
が接続され入力データDinはセンスアンプ６には到達し
ている。したがって、期間T6には信号▲▼を立ち
上げアンドゲートG1の出力を“L"レベルにしトランスフ
ァゲート31を非導通にすることで、センスアンプ６とデ
ータレジスタ32を遮断することができ、次のサイクルが
キャッシュヒット読出し動作の場合は、期間T6中に並行
して行なうことができる。 期間T6において信号CHが立ち上がり（このとき、信号
▲▼は既に“H"レベルに立ち上がっている。）、キ
ャッシュヒットを指示する。期間T6はまだ書込みサイク
ル中なので書込みサイクルを維持するため、信号int▲
▼は“L"レベルを維持する。そして、信号▲
▼をトグルするキャッシュヒット読出しのページモー
ド制御を行ない、DRAM素子11〜18から高速なアクセス時
間tCACで出力データDoutが得られる。 第６図は書込みサイクルの次にキャッシュミス読出し
サイクルが行われた場合の波形図である。 同図に示すように書込みサイクル（期間T3〜T5）の次
のサイクルがキャッシュミス読出し動作（期間T6〜T8）
の場合は、書込みサイクルが終了し信号int▲▼
を立ち上げてからキャッシュミス読出し動作が行われ
る。 このように、行アドレスバッファ１の制御を信号▲
▼に基づき生成される内部行アドレストローブ信号
int▲▼で行ない、信号▲▼はセンスアン
プ６とデータレジスタ32の接続、遮断のみを指示するよ
うにしたため、書込みサイクルの次にキャッシュヒット
読出しサイクルが行われる場合は、書込みサイクル中に
キャッシュヒット読出しが行え、より高速化が図れる。 また、この実施例ではメモリセルアレイ５を４ブロッ
クB1〜B4構成（エントリー数４）としたが、ブロックの
分割数は適当に増減することは勿論可能である。 〔発明の効果〕 以上説明したように、この発明の半導体記憶装置の転
送手段は、選択されたメモリセルへの情報の書き込み時
に、選択されたメモリセルに対応するレジスタに書き込
まれる情報を行アドレス信号の取り込みを指示する外部
制御信号が第１の状態の期間において選択されたメモリ
セルへ向けて転送した後、外部制御信号が上記第１の状
態と異なる第２の状態に変化したことに応答してメイン
メモリへの書き込み動作が終了するまでに非導通とさ
れ、メモリセルとレジスタ手段との間の情報を転送不能
とするため、キャッシュミス時にけるメインメモリ内の
メモリセルへの情報の書き込み時に、キャッシュメモリ
内のレジスタ手段にアクセスすることができる。 その結果、キャッシュミス時におけるメインメモリ内
のメモリセルへの情報の書き込み動作と、キャッシュメ
モリ内のレジスタ手段から情報の読み出し動作を並行し
て行うことにより、アクセス時間の短縮を図ることがで
きる。 この発明における半導体記憶装置の書き込み／読み出
し制御方法は、第２のステップで上記メインメモリの選
択されたメモリセルへの情報の書き込み時に、選択され
たメモリセルに対応するレジスタに書き込まれる情報を
行アドレス信号の取り込みを指示する外部制御信号が第
１の状態の期間において選択されたメモリセルへ向けて
転送した後、外部制御信号が上記第１の状態と異なる第
２の状態に変化したことに応答してメインメモリへの書
き込み動作が終了するまでに非導通にして、上記転送手
段を転送不能状態とし、第３のステップで、転送手段が
転送不能状態のときに、キャッシュメモリにおけるレジ
スタ手段に格納された情報を読み出すことにより、メイ
ンメモリにおけるキャッシュミス時のメモリセルへの書
き込み情報の書き込みとキャッシュメモリにおけるレジ
スタ手段に格納された情報の読み出しを並行して行うこ
とができ、アクセス時間の短縮を図ることができる。
憶装置に関する。 〔従来の技術〕 従来、コンピュータシステムのコストパフォーマンス
を向上させるため、低速だが低コストで大容量なダイナ
ミックRAM（DRAM）をメインメモリに使用し、このメイ
ンメモリとCPU間に高速なバッファとして、小容量の高
速メモリを設けることが、よく行われていた。上記した
高速バッファはキャッシュメモリと呼ばれ、CPUが必要
としそうなデータのブロックをメインメモリからコピー
し、保持している。CPUがアクセスするアドレスのデー
タがキャッシュメモリ内に存在する時（キャッシュヒッ
ト）、CPUは必要とするデータをキャッシュメモリより
取り込む。一方、CPUがアクセスするアドレスのデータ
がキャッシュメモリ内に存在しない時（キャッシュミ
ス）、CPUは低速なメインメモリ（DRAM）より、必要と
するデータを取込む。 上記したキャッシュメモリシステムをメモリシステム
に組み込むには、高価な高速メモリを必要とするのでコ
ストを重視する小型のコンピュータシステムでは使用す
ることができなかった。そこで、DRAMの有しているペー
ジモード，スタティックコラムモード等の高速アクセス
機能を利用し、簡易なキャッシュシステムを構成してい
た。 以下、第７図の波形図を参照して、ページモード，ス
タティックコラムモードの説明を行う。同図において
（ａ）は通常のDRMAのサイクル、（ｂ）はページモード
サイクル、（ｃ）はスタティックコラムモードサイクル
である。 同図（ａ）に示すように、通常サイクルでは、信号▲
▼（Row Address Strobe）の降下エッジでマルチ
プレクスアドレス信号MAより行アドレス（Row Addres
s）RAをDRAM内に取込み、信号▲▼（Column Addr
ess Strobe）の降下エッジでマルチプレクスアドレス信
号MAより列アドレス（Column Address）CAをDRAM内に取
り込む。そして、行アドレスRA,列アドレスCAにより選
択されたメモリセルのデータをデータ出力Doutとして得
る。通常サイクルは上記したサイクルでデータを読み出
すため、アクセス時間としては信号▲▼の降下エ
ッジ時からデータ出力Doutが有効になるまでの時間tRAC
（RASアクセスタイム）を要する。このアクセス時間t
RACは、通常100ns程度である。なお、tRPは信号▲
▼のプリチャージ時間、tCはサイクル時間であり、通
常tC＝200ns程度である。 同図（ｂ）に示すように、ページモードサイクルでは
同一行アドレスRA上で複数の列アドレスCAでデータの読
出しが行える。従って、アクセス時間は信号▲▼
の降下エッジ時からデータ出力Doutが有効になるまでの
時間tCAC（CASアクセスタイム）となり、通常サイクル
でのアクセス時間tRACの半分程度の時間となり、通常50
ns程度である。なお、tCPは信号▲▼のプリチャ
ージ時間、tPCはサイクル時間である。 同図（ｃ）に示すように、スタティックコラムモード
ではページモードの信号▲▼の立下りエッジを不
要にし、列アドレスCAをあたかもスタティックRAMのよ
うに動作させている。従ってアクセス時間はマルチプレ
クスアドレスMA変化時からデータ出力Doutが有効になる
までの時間tAA（アドレスアクセスタイム）となり、t
CAC同様通常サイクルでのアクセス時間tRACの半分程度
となり、通常50ns程度である。 第８図は、ページモードあるいはスタティックコラム
モードが可能な従来のDRAM素子の基本構成を示す構成ブ
ロック図である。 同図に示すように、行アドレスバッファ1,列アドレス
バッファ２がマルチプレクスアドレス信号MAより各々行
アドレスRA,列アドレスCAを取込んでいる。そして信号
▲▼の降下エッジが行アドレスバッファ１に入力
されると、号アドレスRAが行デコーダ３へ送られ、次段
のワードドライバ４を駆動することで、行アドレスRAに
より選択されたメモリセルアレイ５内の１本のワード線
（図示せず）を活性化する。 そして、活性化されたワード線に接続された全メモリ
セルのデータが、メモリセルアレイ５内の全ビット線
（図示せず）を介してセンスアンプ６へ送られる。セン
スアンプ６は得られたデータを検知し、増幅する。した
がって、この時点で指定された行アドレスRA一行分のデ
ータがセンスアンプ６にラッチされている。以降、同一
行アドレスRA内のデータをアクセスする場合は、前述し
たページモード，スタティックコラムモードが利用でき
る。 つまり、ページモードでは、信号▲▼の降下エ
ッジが列アドレスバッファ２に入力されると、列アドレ
スCAが列デコーダ７に送られ、センスアンプ６に格納さ
れているデータ群のいずれかを有効にすることで、出力
バッファ８を介してデータ出力Doutを得る。スタティッ
クコラムモードの場合も起動をマルチプレクスアドレス
MAの変化による点を除き同様の動作を行う。なお、９は
データの入出力を制御するI/Oスイッチ、10は入力バッ
ファ、Dinはデータ入力である。 第９図はページモード（あるいはスタティックコラム
モード）を利用した簡易キャッシュシステムを有する従
来のメモリシステムのブロック構成図である。同図に示
すように、このメモリシステムは８個の1Mビット×１構
成のDRAM素子11〜18を使用し構成した1Mバイトのメモリ
システムである。従ってアドレス線は20本（220＝10485
76＝1M）必要とするが、実際上はアドレスマルチプレク
サ21より行アドレスRA（10ビット），列アドレスCA（10
ビット）に分けたマルチプレクサアドレス信号MAが送ら
れる10本のアドレス線が各々のDRAM素子11〜18に接続さ
れている。 第10図は、第９図で示したメモリシステムのキャッシ
ュ動作を示した波形図である。以下、第10図および第８
図を参照しつつ第９図のメモリシステムの動作を説明す
る。なお、ラッチ22には、既に直前にアクセスされた行
アドレスRA1がラッチされており、センスアンプ６内に
は行アドレスRA1の全データが既にラッチされていると
する。 このような状態で、図示しないCPUが必要とするデー
タの20ビットのアドレス信号Adをアドレスジェネレータ
23より発生する。このアドレス信号Adから行アドレスRA
2がコンパレータ24に入力され、コンパレータ24はこの
行アドレスRA2とラッチ22に格納されている行アドレスR
A1との比較を行い、RA1＝RA2であれば、センスアンプ６
に保持しているデータ群にアクセスされた（キャッシュ
ヒット）ことになり、コンパレータ24は活性化した
（“H"レベル）キャッシュヒット信号CH（Cache Hit）
をステートマシン25に送る。活性化した信号CHを受けた
ステートマシン25は信号▲▼を“L"レベルに保っ
たまま、信号▲▼をトグルする（立ち上げた後に
立ち下げる）ページモード制御を行い、アドレスマルチ
プレクサ21はDRAM素子11〜18にマルチプレクスアドレス
MAとして、列アドレスCAを供給し、各DRAM素子11〜18の
センスアンプ６に格納されたデータ群より、列デコーダ
７により選択されたデータを取り出す。このようにキャ
ッシュヒットした場合、DRAM素子11〜18から高速なアク
セス時間tCACで、出力データDoutが得られる。 一方、コンパレータ24において、RA1≠RA2が判定され
ると、センスアンプ６に保持しているデータ群以外にア
クセスされた（キャッシュミス）ことになり、コンパレ
ータ24はステートマシン25に非活性（“L"レベル）の信
号CHを発生する。この時、ステートマシン25は信号▲
▼，▲▼の順にトグルする通常サイクルのDR
AM素子11〜18の制御を行い、アドレスマルチプレクサ21
は行アドレスRA2,列アドレスCAの順にマルチプレクスア
ドレスMAをDRAM素子11〜18に供給する。このようにキャ
ッシュミスした場合、信号▲▼を第10図に示すよ
うにプリチャージし、さらにDRAM素子11〜18から低速な
アクセス時間tRACで出力データDoutが得られることにな
る。このため、ステートマシン25はウェイト信号Waitを
発生し、CPUに待機をかける。また、ラッチ22はコンパ
レータ24より活性化されないキャッシュヒット信号CHを
受けると新しい行アドレスRA2を保持する。 〔発明が解決しようとする問題点〕 従来の簡易キャッシュシステムは以上のようにセンス
アンプ６によりラッチする形式で構成されており、メモ
リセルアレイ５とセンスアンプ６とは一体的に構成され
ているため、メモリセルアレイ５にアクセスしている期
間中はセンスアンプ６にアクセスすることが不可能とな
って、アクセス時間の短縮を妨げているという問題点が
あった。 この発明は、上記した問題点を解決するためになされ
たもので、アクセス時間の短縮を図った、簡易キャッシ
ュシステムを構成可能な半導体記憶装置を得ることを目
的とする。 〔問題点を解決するための手段〕 この発明に係る半導体記憶装置は、複数行および複数
列に配置され、それぞれが情報を記憶する複数のメモリ
セルと、複数行に配置され、それぞれが対応した行に配
置された複数のメモリセルに接続される複数のワード線
と、複数列に配置され、それぞれが対応した列に配置さ
れた複数のメモリセルに接続される複数のビット線対
と、複数列に配置され、対応した列に配置されたビット
線対に接続される複数のセンスアンプとを有するメイン
メモリと、情報を格納する複数のレジスタ手段を有する
キャッシュメモリと、上記メインメモリと上記キャッシ
ュメモリとの間の情報の転送時に、行アドレス信号の取
り込みを指示する外部制御信号に応じて選択的に導通さ
れ、選択されたメモリセルとこの選択されたメモリセル
に対応するレジスタ手段との間で情報を転送する転送手
段とを備え、上記転送手段は、選択されたメモリセルへ
の情報の書き込み時に、選択されたメモリセルに対応す
るレジスタ手段に書き込まれる情報を上記外部制御信号
が第１の状態の期間において上記選択されたメモリセル
へ向けて転送した後、上記外部制御信号が上記第１の状
態と異なる第２の状態に変化したことに応答してメイン
メモリへの書き込み動作が終了するまでに非導通とさ
れ、メモリセルとレジスタ手段との間の情報を転送不能
としている。 また、この発明の係る半導体記憶装置の読み出し／書
き込み制御方法は、複数行および複数列に配置され、そ
れぞれが情報を記憶する複数のメモリセルを有するメイ
ンメモリ、このメインメモリにおける一部のメモリセル
に記憶された情報を格納する複数のレジスタ手段を有す
るキャッシュメモリ、および上記メインメモリと上記キ
ャッシュメモリとの間で情報を転送する転送手段を備え
る半導体記憶装置に対して行われ、上記メインメモリに
書き込み情報を与える第１のステップと、上記メインメ
モリの選択されたメモリセルへの情報の書き込み時に、
選択されたメモリセルに対応するレジスタ手段に書き込
まれる情報を行アドレス信号に取り込みを指示する外部
制御信号が第１の状態の期間において上記選択されたメ
モリセルへ向けて転送した後、上記外部制御信号が上記
第１の状態と異なる第２の状態に変化したことに応答し
てメインメモリへの書き込み動作が終了するまでに非導
通にして、上記転送手段を転送不能状態とする第２のス
テップと、上記転送手段が上記転送不能状態のときに、
上記キャッシュメモリにおけるレジスタ手段に格納され
た情報を読み出す第３のステップとを備えている。 〔作用〕 この発明における半導体記憶装置の転送手段は、キャ
ッシュミス時における選択されたメモリセルへの情報の
書き込み時に、選択されたメモリセルに対応するレジス
タに書き込まれる情報を行アドレス信号の取り込みを指
示する外部制御信号が第１の状態の期間において選択さ
れたメモリセルへ向けて転送した後、外部制御信号が上
記第１の状態と異なる第２の状態に変化したことに応答
してメインメモリへの書き込み動作が終了するまでに非
導通とされ、メモリセルとレジスタ手段との間の情報を
転送不能とするため、キャッシュミス時におけるメイン
メモリ内のメモリセルへの情報の書き込み時に、キャッ
シュメモリ内のレジスタ手段にアクセスすることができ
る。 この発明における半導体記憶装置の書き込み／読み出
し制御方法は、第２のステップで、上記メインメモリの
選択されたメモリセルへの情報の書き込み時に、選択さ
れたメモリセルに対応するレジスタに書き込まれる情報
を行アドレス信号の取り込みを指示する外部制御信号が
第１の状態の期間において選択されたメモリセルへ向け
て転送した後、外部制御信号が上記第１の状態と異なる
第２の状態に変化したことに応答してメインメモリへの
書き込み動作が終了するまでに非導通にして、上記転送
手段を転送不能状態とし、第３のステップで、転送手段
が転送不能状態のときに、キャッシュメモリにおけるレ
ジスタ手段に格納された情報を読み出すため、メインメ
モリにおけるメモリセルへの書き込み情報の書き込みと
キャッシュメモリにおけるレジスタ手段に格納された情
報の読み出しを並行して行うことができる。 〔実施例〕 第１図はこの発明の一実施例であるキャッシュ機能を
有するメモリシステムのDARM素子の基本構成を示すブロ
ック構成図である。同図において１〜4,8〜10及び▲
▼,MA,RA,CAは従来と同じであるので説明は省略
し、以下従来と異なる点について述べる。 同図に示すようにメモリセルアレイ５をブロックB1〜
B4と４分割して使用するため、センスアンプ6,I/Oスイ
ッチ９間にブロックB1〜B4に対応して転送手段であるト
ランスファゲート31（31a〜31d），キャッシュメモリの
レジスタ手段となるデータレジスタ32（32a〜32d）を挿
入している。トランスファゲート31は、第２図の詳細ブ
ロック構成図に示すようにブロックデコーダ34により各
々が制御されるため、その導通・非導通により、メモリ
セルアレイ５のデータをブロック（B1〜B4）単位で、セ
ンスアンプ６を介して対応のデータレジスタ32a〜32dへ
転送が可能となる。 ブロックデコーダ34a〜34dは、各々列アドレスCAの上
位２ビットと外部行アドレスストローブ信号▲▼
の反転信号を入力信号とするアンドゲートG1によりその
活性化が制御される。つまり、信号▲▼が“L"レ
ベルで、列アドレスCAの上位２ビットで選択されたブロ
ックデコーダ34a〜34dのいずれかが活性化し、信号▲
▼が“H"レベルでは、どのブロックデコーダ34a〜3
4dも活性化しない。またブロックデコーダ34a〜34dのい
ずれかが活性化すると対応するトランスファゲート31a
〜31dが導通する。一方、列デコーダ７は列アドレスCA
を入力信号とし、I/Oスイッチ９のいずれか１つを有効
にする。 また、外部行アドレスストローブ信号▲▼はRA
Sバッファ35にも入力され、このRASバッファ35より出力
される内部行アドレスストローブ信号int▲▼が
行アドレスバッファ１に入力される。したがって、行ア
ドレスバッファ１は信号int▲▼に基づきマルチ
プレクスアドレス信号MAを取り込み、行アドレスRAを行
デコーダ３に送っている。 RASバッファ35より発生する信号int▲▼は信号
▲▼の立ち下がりをトリガにして“L"レベルに立
ち下がり、２クロック間“L"レベルを維持する信号であ
る。 第３図はこの発明の一実施例であるキャッシュ機能を
有するメモリシステムを示したブロック構成図である。
同図に示すように、従来と異なり、４つのラッチ22a〜2
2dを設けている。また、これらのラッチ22a〜22dの選択
手段としてセレクタ36が設けられており、セレクタ36は
アドレス信号Adより行アドレスRAの全ビットと列アドレ
スCAの上位２ビットを入力信号とし、列アドレスCAの上
位２ビットに基づきコンパレータ24と比較すべきラッチ
22a〜22dのいずれかを選択し、コンパレータ24の出力で
あるキャッシュヒット信号CHが非活性であるキャッシュ
ミス時には、行アドレスRAの値を選択されたラッチ22a
〜22dのいずれかに保持させる働きを有している。 以下、第４図の読出しサイクルにおけるキャッシュヒ
ット，キャッシュミス時の波形図を参照しつつ、第１図
〜第３図で示したこの発明の一実施例てあるメモリシス
テムの動作を説明する。なお、ラッチ22a〜22dには、既
に各ブロックB1〜B4において直前にアクセスされた行ア
ドレスRA1a〜RA1dが各々ラッチされており、データレジ
スタ32a〜32dにはその時のブロックB1〜B4ごとの全デー
タが既にラッチされているとする。 このような状態で、図示しないCPUが必要とする20ビ
ットのアドレス信号Adをアドレスジェネレータ23より発
生する。このアドレス信号Adから行アドレスRA2がコン
パレータ24に入力される。一方、アドレス信号Adの列ア
ドレスCAの上位２ビットがセレクタ36に入力されると、
セレクタ36は選択されたブロックB1〜B4に該当するラッ
チ22a〜22dのいずれかのみを有効にする。ここで、説明
の都合上ブロックB2、つまりラッチ22bが選択されたと
すると、コンパレータ24は入力された行アドレスRA2と
ラッチ22bに格納されている行アドレスRA1bとの比較を
行い、RA1b＝RA2であれば、キャッシュヒットとみな
し、活性化した（“H"レベルの）キャッシュヒット信号
CHをステートマシン25に送る。そして、活性化したキャ
ッシュヒット信号CHを受けたステートマシン25は“H"レ
ベルの信号▲▼を各DRAM素子11〜18に送る。 この時、信号▲▼は“H"レベルとなるため、全
てのブロックデコーダ34は活性化せず、全トランスファ
ゲート31は導通せず、全データレジスタ32とセンスアン
プ６間は電気的に遮断されている。 一方、ステートマシン25は信号▲▼を“H"レベ
ルに保ったまま（従って信号int▲▼も“H"レベ
ル）、信号▲▼をトグルするページモード制御を
行ない、アドレスマルチプレクサ21はDRAM素子11〜18に
マルチプレクスアドレスMAとして列アドレスCAを供給
し、各DRAM素子11〜18のデータレジスタ32bに格納され
たデータ群より列デコーダ７により選択されたデータを
I/Oスイッチ９を介して取り出す。このようにしてキャ
ッシュヒット読出しは、DRAM素子11〜18から高速なアク
セス時間tCACで出力データDoutが得られる。 また、コンパレータ24においてRA1≠RA2が判定される
と、キャッシュミスとみなし、非活性（“L"レベル）の
キャッシュヒット信号CHをステートマシン25及びセレク
タ36に送る。そして、非活性のキャッシュヒット信号CH
を受けたステートマシン25は“L"レベルの信号▲
▼を各DRAM素子11〜18に送る。その結果、信号int▲
▼も“L"レベルに立下る。 この時、信号▲▼は“L"レベルとなるため、ブ
ロックデコーダ34bのみ活性化され、トランスファゲー
ト31bは導通し、データレジスタ32bとセンスアンプ６間
は電気的に接続される。なお、他のデータレジスタ32a,
32c,32dとセンスアンプ６間は電気的に遮断されたまま
である。 一方、信号▲▼を送ったステートマシン25は、
次に信号▲▼を立下げるサイクルでDRAM素子11〜
18の制御を行い、アドレスマルチプレクサ21は行アドレ
スRA2,列アドレスCAの順にマルチプレクスアドレスMAを
DRAM素子11〜18に供給する。そして、メモリセルアレイ
５よりセンスアンプ6,トランスファゲート31b,データレ
ジスタ32b,I/Oスイッチ９及び出力バッファ８を介し
て、列デコーダ７により選択されたデータを出力データ
Doutとして読み出す。このようにキャッシュミス読出し
は、DRAM素子11〜18から低速なアクセス時間tRACで出力
データDoutが得られることになる。このため、ステート
マシン25はウェイト信号Waitを発生し、CPUに待機をか
ける。また、セレクタ36により選択されたラッチ22bに
は新しい行アドレスRA2が保持される。（他のラッチ22
a,22c,22d内の値は変化しない。） このように、キャッシュヒット、キャッシュミス読出
しにおけるDRAM素子11〜18のメモリ管理をブロックB1〜
B4単位で行えるようにしたため、各ブロックB1〜B4各々
が独立して行アドレスに対するデータ群をデータレジス
タ32に格納することができるので、エントリー数は４で
ある。その結果、連続する２つの行アドレスにまたがっ
たプログラムルーチンが繰り返し実行される場合などに
も対応することができ、キャッシュヒット率は向上す
る。 さらに、通常のDRAM素子には必ず接続される信号▲
▼をキャッシュヒット，キャッシュミスの判定に用
いることで、別の外部制御信号を特に増設する必要もな
く、外部端子数が増加することはない。 第５図は書込みサイクルの次にキャッシュヒット読出
しサイクルが行われた場合の波形図である。 同図に示すようにシステムクロックの期間T4〜T6の書
き込みサイクルにおいて、信号int▲▼，▲
▼の順に立ち下げることで、入力データDinのメモリ
セルアレイ５への書込みが行われる。この入力データD
inは期間T5において書込み信号▲▼が立ち下がるこ
とで入力バッファ10より取り込まれ、期間T5中にデータ
レジスタ32に格納され、更に信号▲▼が“L"レベ
ルに立下がることでセンスアンプ６とデータレジスタ32
が接続され入力データDinはセンスアンプ６には到達し
ている。したがって、期間T6には信号▲▼を立ち
上げアンドゲートG1の出力を“L"レベルにしトランスフ
ァゲート31を非導通にすることで、センスアンプ６とデ
ータレジスタ32を遮断することができ、次のサイクルが
キャッシュヒット読出し動作の場合は、期間T6中に並行
して行なうことができる。 期間T6において信号CHが立ち上がり（このとき、信号
▲▼は既に“H"レベルに立ち上がっている。）、キ
ャッシュヒットを指示する。期間T6はまだ書込みサイク
ル中なので書込みサイクルを維持するため、信号int▲
▼は“L"レベルを維持する。そして、信号▲
▼をトグルするキャッシュヒット読出しのページモー
ド制御を行ない、DRAM素子11〜18から高速なアクセス時
間tCACで出力データDoutが得られる。 第６図は書込みサイクルの次にキャッシュミス読出し
サイクルが行われた場合の波形図である。 同図に示すように書込みサイクル（期間T3〜T5）の次
のサイクルがキャッシュミス読出し動作（期間T6〜T8）
の場合は、書込みサイクルが終了し信号int▲▼
を立ち上げてからキャッシュミス読出し動作が行われ
る。 このように、行アドレスバッファ１の制御を信号▲
▼に基づき生成される内部行アドレストローブ信号
int▲▼で行ない、信号▲▼はセンスアン
プ６とデータレジスタ32の接続、遮断のみを指示するよ
うにしたため、書込みサイクルの次にキャッシュヒット
読出しサイクルが行われる場合は、書込みサイクル中に
キャッシュヒット読出しが行え、より高速化が図れる。 また、この実施例ではメモリセルアレイ５を４ブロッ
クB1〜B4構成（エントリー数４）としたが、ブロックの
分割数は適当に増減することは勿論可能である。 〔発明の効果〕 以上説明したように、この発明の半導体記憶装置の転
送手段は、選択されたメモリセルへの情報の書き込み時
に、選択されたメモリセルに対応するレジスタに書き込
まれる情報を行アドレス信号の取り込みを指示する外部
制御信号が第１の状態の期間において選択されたメモリ
セルへ向けて転送した後、外部制御信号が上記第１の状
態と異なる第２の状態に変化したことに応答してメイン
メモリへの書き込み動作が終了するまでに非導通とさ
れ、メモリセルとレジスタ手段との間の情報を転送不能
とするため、キャッシュミス時にけるメインメモリ内の
メモリセルへの情報の書き込み時に、キャッシュメモリ
内のレジスタ手段にアクセスすることができる。 その結果、キャッシュミス時におけるメインメモリ内
のメモリセルへの情報の書き込み動作と、キャッシュメ
モリ内のレジスタ手段から情報の読み出し動作を並行し
て行うことにより、アクセス時間の短縮を図ることがで
きる。 この発明における半導体記憶装置の書き込み／読み出
し制御方法は、第２のステップで上記メインメモリの選
択されたメモリセルへの情報の書き込み時に、選択され
たメモリセルに対応するレジスタに書き込まれる情報を
行アドレス信号の取り込みを指示する外部制御信号が第
１の状態の期間において選択されたメモリセルへ向けて
転送した後、外部制御信号が上記第１の状態と異なる第
２の状態に変化したことに応答してメインメモリへの書
き込み動作が終了するまでに非導通にして、上記転送手
段を転送不能状態とし、第３のステップで、転送手段が
転送不能状態のときに、キャッシュメモリにおけるレジ
スタ手段に格納された情報を読み出すことにより、メイ
ンメモリにおけるキャッシュミス時のメモリセルへの書
き込み情報の書き込みとキャッシュメモリにおけるレジ
スタ手段に格納された情報の読み出しを並行して行うこ
とができ、アクセス時間の短縮を図ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムにおけるDRAM素子の構成説明図、第
２図は第１図のDRAM素子の詳細な構成説明図、第３図は
この発明の一実施例であるキャッシュ機能を有するメモ
リシステムのブロック構成図、第４図ないし第６図は各
々この発明の一実施例のキャッシュ動作を示す波形図、
第７図はDRAMにおける高速アクセス機能を示した波形
図、第８図は従来のキャッシュ機能を有するメモリシス
テムにおけるDRAM素子の構成説明図、第９図は従来のキ
ャッシュ機能を有するメモリシステムのブロック構成
図、第10図は従来のキャッシュ動作を示す波形図であ
る。 図において、５はメモリセルアレイ、６はセンスアン
プ、22a〜22dはラッチ、24はコンパレータ、31a〜31dは
トランスファゲート、32a〜32dはデータレジスタ、34a
〜34dはブロックデコーダ、35はRASバッファ、36はセレ
クタ、▲▼は行アドレスストローブ信号、int▲
▼は内部行アドレスストローブ信号である。 なお、各図中同一符号は同一または相当部分を示す。
するメモリシステムにおけるDRAM素子の構成説明図、第
２図は第１図のDRAM素子の詳細な構成説明図、第３図は
この発明の一実施例であるキャッシュ機能を有するメモ
リシステムのブロック構成図、第４図ないし第６図は各
々この発明の一実施例のキャッシュ動作を示す波形図、
第７図はDRAMにおける高速アクセス機能を示した波形
図、第８図は従来のキャッシュ機能を有するメモリシス
テムにおけるDRAM素子の構成説明図、第９図は従来のキ
ャッシュ機能を有するメモリシステムのブロック構成
図、第10図は従来のキャッシュ動作を示す波形図であ
る。 図において、５はメモリセルアレイ、６はセンスアン
プ、22a〜22dはラッチ、24はコンパレータ、31a〜31dは
トランスファゲート、32a〜32dはデータレジスタ、34a
〜34dはブロックデコーダ、35はRASバッファ、36はセレ
クタ、▲▼は行アドレスストローブ信号、int▲
▼は内部行アドレスストローブ信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- (57)【特許請求の範囲】 １．複数行および複数列に配置され、それぞれが情報を
記憶する複数のメモリセルと、複数行に配置され、それ
ぞれが対応した行に配置された複数のメモリセルに接続
される複数のワード線と、複数列に配置され、それぞれ
が対応した列に配置された複数のメモリセルに接続され
る複数のビット線対と、複数列に配置され、対応した列
に配置されたビット線対に接続される複数のセンスアン
プとを有するメインメモリと、 情報を格納する複数のレジスタ手段を有するキャッシュ
メモリと、 上記メインメモリと上記キャッシュメモリとの間の情報
の転送時に、行アドレス信号の取り込みを指示する外部
制御信号に応じて選択的に導通され、選択されたメモリ
セルとこの選択されたメモリセルに対応するレジスタ手
段との間で情報を転送する転送手段とを備え、 上記転送手段は、選択されたメモリセルへの情報の書き
込み時に、選択されたメモリセルに対応するレジスタ手
段に書き込まれる情報を上記外部制御信号が第１の状態
の期間において上記選択されたメモリセルへ向けて転送
した後、上記外部制御信号が上記第１の状態と異なる第
２の状態に変化したことに応答してメインメモリへの書
き込み動作が終了するまでに非導通とされ、メモリセル
とレジスタ手段との間の情報を転送不能とすることを特
徴とする半導体記憶装置。 ２．上記キャッシュメモリは、上記転送手段が非導通と
された後、選択されたメモリセルへの情報の書き込みが
行われている際にレジスタ手段に格納された情報の出力
が可能であることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 ３．上記外部制御信号はロウアドレスストローブ信号で
あり、上記転送手段はこのロウアドレスストローブ信号
が上記第２の状態にされると非導通とされることを特徴
とする特許請求の範囲第１項あるいは第２項に記載の半
導体記憶装置。 ４．上記ロウアドレスストローブ信号が上記第２の状態
から上記第１の状態に変化するのに応じて上記第２の状
態から上記第１の状態となり、選択されたメモリセルへ
の情報の書き込みの間、上記ロウアドレスストローブ信
号によらず上記第１の状態のままとなる内部ロウアドレ
スストローブ信号を出力する内部ロウアドレスストロー
ブ信号発生手段をさらに備え、 上記メインメモリは、上記内部ロウアドレスストローブ
信号が上記第１の状態のとき読み出しまたは書き込み動
作を行うことを特徴とする特許請求の範囲第３項記載の
半導体記憶装置。 ５．上記メインメモリは複数列単位の複数のブロックに
分割され、 上記キャッシュメモリは上記メインメモリの列からの情
報を上記メインメモリにおけるブロック単位で格納する
ことを特徴とする特許請求の範囲第１項ないし第４項の
いずれか１項に記載の半導体記憶装置。 ６．上記転送手段は、上記外部制御信号および列アドレ
ス信号に応じて導通・非導通が制御され、上記外部制御
信号が上記第１の状態のときは上記列アドレス信号に応
じて、上記メインメモリにおけるブロックとこのブロッ
クに対応する上記キャッシュメモリにおけるレジスタ手
段との間でブロック単位で情報を転送し、上記外部制御
信号が上記第２の状態のときは上記列アドレス信号によ
らず非導通となることを特徴とする特許請求の範囲第５
項記載の半導体記憶装置。 ７．複数行および複数列に配置され、それぞれが情報を
記憶する複数のメモリセルを有するメインメモリ、この
メインメモリにおける一部のメモリセルに記憶された情
報を格納する複数のレジスタ手段を有するキャッシュメ
モリ、および上記メインメモリと上記キャッシュメモリ
との間で情報を転送する転送手段を備える半導体記憶装
置の書き込み／読み出し制御方法において、 上記メインメモリに書き込み情報を与える第１のステッ
プと、 上記メインメモリの選択されたメモリセルへの情報の書
き込み時に、選択されたメモリセルに対応するレジスタ
手段に書き込まれる情報を行アドレス信号の取り込みを
指示する外部制御信号が第１の状態の期間において上記
選択されたメモリセルへ向けて転送した後、上記外部制
御信号が上記第１の状態と異なる第２の状態に変化した
ことに応答してメインメモリへの書き込み動作が終了す
るまでに非導通にして、上記転送手段を転送不能状態と
する第２のステップと、 上記転送手段が上記転送不能状態のときに、上記キャッ
シュメモリにおけるレジスタ手段に格納された情報を読
み出す第３のステップと、 を備える半導体記憶装置の書き込み／読み出し制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32213987A JP2708161B2 (ja) | 1987-12-17 | 1987-12-17 | 半導体記憶装置及び半導体記憶装置の書き込み／読み出し制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32213987A JP2708161B2 (ja) | 1987-12-17 | 1987-12-17 | 半導体記憶装置及び半導体記憶装置の書き込み／読み出し制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01159892A JPH01159892A (ja) | 1989-06-22 |
| JP2708161B2 true JP2708161B2 (ja) | 1998-02-04 |
Family
ID=18140363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32213987A Expired - Fee Related JP2708161B2 (ja) | 1987-12-17 | 1987-12-17 | 半導体記憶装置及び半導体記憶装置の書き込み／読み出し制御方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2708161B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677968A (en) * | 1979-11-26 | 1981-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Hierarchy memory element |
| JPS62146490A (ja) * | 1985-12-20 | 1987-06-30 | Sanyo Electric Co Ltd | 半導体メモリ |
-
1987
- 1987-12-17 JP JP32213987A patent/JP2708161B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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