JP2693954B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はキャッシュメモリを内部に有する半導体記
憶装置に関する。 〔従来の技術〕 従来、コンピュータシステムのコストパフォーマンス
を向上させるため、低速だが低コストで大容量なダイナ
ミックRAM（DRAM）をメインメモリに使用し、このメイ
ンメモリとCPU間に高速なバッファとして、小容量の高
速メモリを設けることが、よく行われていた。上記した
高速バッファはキャッシュメモリと呼ばれ、CPUが必要
としそうなデータのブロックをメインメモリからコピー
し、保持している。CPUがアクセスするアドレスのデー
タがキャッシュメモリ内に存在する時（キャッシュヒッ
ト）、CPUは必要とするデータをキャッシュメモリより
取り込む。一方、CPUがアクセスするアドレスのデータ
がキャッシュメモリ内に存在しない時（キャッシュミ
ス）、CPUは低速なメインメモリ（DRAM）より、必要と
するデータを取込む。 上記したキャッシュメモリシステムをメモリシステム
に組み込むには、高価な高速メモリを必要とするのでコ
ストを重視する小型のコンピュータシステムでは使用す
ることができなかった。そこで、DRAMの有しているペー
ジモード，スタティックコラムモード等の高速アクセス
機能を利用し、簡易なキャッシュシステムを構成してい
た。 以下、第８図の波形図を参照して、ページモード，ス
タティックコラムモードの説明を行う。同時において
（ａ）は通常のDRAMのサイクル、（ｂ）はページモード
サイクル、（ｃ）はスタティックコラムモードサイクル
である。 同図（ａ）に示すように、通常サイクルでは、信号▲
▼（Row Address Strobe）の降下エッジでマルチ
プレクスアドレス信号MAより行アドレス（Row Addres
s）RAをDRAM内に取込み、信号▲▼（Column Adre
ss Strobe）の降下エッジでマルチプレクスアドレス信
号MAより列アドレス（Column Address）CAをDRAM内に取
り込む。そして、行アドレスRA,列アドレスCAにより選
択されたメモリセルのデータをデータ出力Doutとして得
る。通常サイクルは上記したサイクルでデータを読み出
すため、アクセス時間としては信号▲▼の降下エ
ッジ時からデータ出力Doutが有効になるまでの時間tRAC
（RASアクセスタイム）を要する。このアクセス時間t
RACは、通常100ns程度である。なお、tRPは信号▲
▼のプリチャージ時間、tCはサイクル時間であり、通
常tC＝200ns程度である。 同図（ｂ）に示すように、ページモードサイクルでは
同一行アドレスRA上で複数の列アドレスCAでデータの読
出しが行える。従って、アクセス時間は信号▲▼
の降下エッジ時からデータ出力Doutが有効になるまでの
時間tCAC（CASアクセスタイム）となり、通常サイクル
でのアクセス時間tRACの半分程度の時間となり、通常50
ns程度である。なお、tCPは信号▲▼のプリチャ
ージ時間、tPCはサイクル時間である。 同図（ｃ）に示すように、スタティックコラムモード
ではページモードの信号▲▼の立下りエッジを不
要にし、列アドレスCAをあたかもスタティックRAMのよ
うに動作させている。従ってアクセス時間はマルチプレ
クスアドレスMA変化時からデータ出力Doutが有効になる
までの時間tAA（アドレスアクセスタイム）となり、t
CAC同様通常サイクルでのアクセス時間tRACの半分程度
となり、通常50ns程度である。 第９図は、ページモードあるいはスタティックコラム
モードが可能な従来のDRAM素子の基本構成を示す構成ブ
ロック図である。 同図に示すように、行アドレスバッファ1,列アドレス
バッファ２がマルチプレクスアドレス信号MAより各々行
アドレスRA,列アドレスCAを取込んでいる。そして信号
▲▼の降下エッジが行アドレスバッファ１に入力
されると、行アドレスRAが行デコーダ３へ送られ、次段
のワードドライバ４を駆動することで、行アドレスRAに
より選択されたメモリセルアレイ５内の１本のワード線
（図示せず）を活性化する。 そして、活性化されたワード線に接続された全メモリ
セルのデータが、メモリセルアレイ５内の全ビット線
（図示せず）を介してセンスアンプ６へ送られる。セン
スアンプ６は得られたデータを検知し、増幅する。した
がって、この時点で指定された行アドレスRA一行分のデ
ータがセンスアンプ６にラッチされている。以降、同一
の行アドレスRA内のデータをアクセスする場合は、前述
したページモード，スタティックコラムモードが利用で
きる。 つまり、ページモードでは、信号▲▼の降下エ
ッジが列アドレスバッファ２に入力されると、列アドレ
スCAが列デコーダ７に送られ、センスアンプ６に格納さ
れているデータ群のいずれかを有効にすることで、出力
バッファ８を介してデータ出力Doutを得る。スタティッ
クコラムモードの場合も起動をマルチプレクスアドレス
MAの変化による点を除き同様の動作を行う。なお、９は
データの入出力を制御するI/Oスイッチ、10は入力バッ
ファ、Dinはデータ入力である。 第10図はページモード（あるいはスタティックコラム
モード）を利用した簡易キャッシュシステムを有する従
来のメモリシステムのブロック構成図である。同図に示
すように、このメモリシステムは８個の1Mビット×１構
成のDRAM素子11〜18を使用し構成した1Mバイトのメモリ
システムである。従ってアドレス線は20本（220＝10485
76＝1M）必要とするが、実際上はアドレスマルチプレク
ス21より行アドレスRA（10ビット），列アドレスCA（10
ビット）に分けたマルチプレクスアドレス信号MAが送ら
れる10本のアドレス線が各々のDRAM素子11〜18に接続さ
れている。 第11図は、第10図に示したメモリシステムのキャッシ
ュ動作を示した波形図である。以下、第11図および第９
図を参照しつつ第10図のメモリシステムの動作を説明す
る。なお、ラッチ22には、既に直前にアクセスされた行
アドレスRA1がラッチされており、センスアンプ６内に
は行アドレスRA1の全データが既にラッチされていると
する。 このような状態で、図示しないCPUが必要とするデー
タの20ビットのアドレス信号Adをアドレスジェネレータ
23より発生する。このアドレス信号Adから行アドレスRA
2がコンパレータ24に入力され、コンパレータ24はこの
行アドレスRA2とラッチ22に格納されている行アドレスR
A1との比較を行い、RA1＝RA2であれば、センスアンプ６
に保持しているデータ群にアクセスされた（キャッシュ
ヒット）ことになり、コンパレータ24は活性化した
（“H"レベル）キャッシュヒット信号CH（Cache Hit）
をステートマシン25に送る。活性化した信号CHを受けた
ステートマシン25は信号▲▼を“L"レベルに保っ
たまま、信号▲▼をトグルする（立ち上げた後に
立ち下げる）ページモード制御を行い、アドレスマルチ
プレクサ21はDRAM素子11〜18にマルチプレクスアドレス
MAとして、列アドレスCAを供給し、各DRAM素子11〜18の
センスアンプ６に格納されたデータ群より、列デコーダ
７により選択されたデータを取り出す。このようにキャ
ッシュヒットした場合、DRAM素子11〜18から高速なアク
セス時間tCACで、出力データDoutが得られる。 一方、コンパレータ24において、RA1≠RA2が判定され
ると、センスアンプ６に保持しているデータ群以外にア
クセスされた（キャッシュミス）ことになり、コンパレ
ータ24はステートマシン25に非活性（“L"レベル）の信
号CHを発生する。この時、ステートマシン25は信号▲
▼，▲▼の順にトグルする通常サイクルのDR
AM素子11〜18の制御を行い、アドレスマルチプレクサ21
は行アドレスRA2,列アドレスCAの順にマルチプレクスア
ドレスMAをDRAM素子11〜18に供給する。このようにキャ
ッシュミスした場合、信号▲▼を第11図に示すよ
うにプリチャージし、さらにDRAM素子11〜18から低速な
アクセス時間tRACで出力データDoutが得られることにな
る。このため、ステートマシン25はウェイト信号Waitを
発生し、CPUに待機をかける。また、ラッチ22はコンパ
レータ24より活性化されないキャッシュヒット信号CHを
受けると新しい行アドレスRA2を保持する。 〔発明が解決しようとする問題点〕 従来の簡易キャッシュシステムは以上のようにセンス
アンプ６によりラッチする形式で構成されているのでエ
ントリー数は１である。従って、センスアンプ６の内容
を一括して出力するしか方法がなく、利用効率が低いと
いう問題点があった。 この発明は、上記した問題点を解決するためになされ
たもので、利用効率を向上させた簡易キャッシュシステ
ムを有する半導体記憶装置を得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係る半導体記憶装置は、複数行および複数
列に配置され、それぞれが情報を記憶する複数のメモリ
セルと、複数行に配置され、それぞれが対応した行に配
置される複数のメモリセルに接続される複数のワード線
と、複数列に配置され、それぞれが対応した列に配置さ
れる複数のメモリセルに接続される複数のビット線対
と、上記複数のビット線対に対応して接続される複数の
センスアンプとを有するメインメモリと、上記メインメ
モリのビット線対に現れる情報を格納する複数のレジス
タ手段を有するキャッシュメモリとを備え、前記複数の
レジスタ手段は行アドレス信号の少なくとも一部によっ
て選択可能であり、上記行アドレス信号の少なくとも一
部に応じた信号を記憶し、キャッシュヒット時にこの記
憶された信号に基づき上記複数のレジスタ手段に格納さ
れた情報を選択的に出力するレジスタ選択手段とを備え
て構成される。 〔作用〕 この発明の半導体記憶装置のレジスタ選択手段は、複
数のレジスタ手段を選択可能な行アドレス信号の少なく
とも一部に応じた信号を記憶し、キャッシュヒット時に
この記憶された信号に基づき上記複数のレジスタ手段に
格納された情報を選択的に出力するため、複数のレジス
タ手段に格納された情報を選択的に利用することができ
る。 〔実施例〕 第１図は理想的なキャッシュ機能を有するメモリシス
テムのDRAM素子の基本構成を示すブロック構成図であ
る。同図において１〜4,8〜10及び▲▼，▲
▼,MA,RA,CA,CHは従来と同じであるので説明は省略
し、以下従来と異なる点について述べる。 同図に示すようにメモリセルアレイ５はブロックB1〜
B4と４分割して使用するため、センスアンプ6,I/Oスイ
ッチ９間にブロックB1〜B4に対応してトランスファゲー
ト31（31a〜31d），キャッシュメモリの記憶部となるデ
ータレジスタ32（32a〜32d）を挿入している。トランス
ファゲート31は、第２図の詳細ブロック構成図に示すよ
うにブロックデコーダ34により各々が制御されるため、
その導通・非導通により、メモリセルアレイ５のデータ
をブロック（B1〜B4）単位で、センスアンプ６を介して
対応のデータレジスタ32a〜32dへ転送が可能となる。 ブロックデコーダ34a〜34dは、各々列アドレスCAの上
位２ビットと信号CHの反転信号を入力信号とするアンド
ゲートG1によりその活性化が制御される。つまり、信号
CHが“L"レベルで、列アドレスCAの上位２ビットで選択
されたブロックデコーダ34a〜34dにいずれかが活性化
し、信号CHが“H"レベルでは、どのブロックデコーダ34
a〜34dも活性化しない。またブロックデコーダ34a〜34d
のいずれかが活性化すると対応するトランスファゲート
31a〜31dが導通する。一方、列デコーダ７は列アドレス
CAを入力信号とし、I/Oスイッチ９のいずれか１つを有
効にする 第３図は第１図，第２図で示したキャッシュ機能を有
するメモリシステムを示したブロック構成図である。同
図に示すように、従来と異なり、４つのラッチ22a〜22d
を設けている。また、これらのラッチ22a〜22dの選択手
段としてセレクタ36が設けられており、セレクタ36はア
ドレス信号Adより行アドレスRAの全ビットと列アドレス
CAの上位２ビットを入力信号とし、列アドレスCAの上位
２ビットに基づきコンパレータ24と比較すべきラッチ22
a〜22dのいずれかを選択し、コンパレータ24の出力であ
るキャッシュヒット信号CHが非活性であるキャッシュミ
ス時には、行アドレスRAの値を選択されたラッチ22a〜2
2dのいずれかに保持させる働きを有している。 以下、第１図〜第３図に示したメモリシステムの動作
を説明する。なお、ラッチ22a〜22dには、既に各ブロッ
クB1〜B4において直前にアクセスされた行アドレスRA1a
〜RA1dが各々ラッチされており、データレジスタ32a〜3
2dにはその時のブロックB1〜B4ごとの全データが既にラ
ッチされているとする。 このような状態で、図示しないCPUが必要とする20ビ
ットのアドレス信号Adをアドレスジェネレータ23より発
生する。このアドレス信号Adから行アドレスRA2がコン
パレータ24に入力される。一方、アドレス信号Adの列ア
ドレスCAの上位２ビットがセレクタ36に入力されると、
セレクタ36は選択されたブロックB1〜B4に該当するラッ
チ22a〜22dのいずれかのみを有効にする。ここで、説明
の都合上ブロックB2、つまりラッチ22bが選択されたと
すると、コンパレータ24は入力された行アドレスRA2と
ラッチ22bに格納されている行アドレスRA1bとの比較を
行い、RA1b＝RA2であれば、キャッシュヒットとみな
し、活性化した（“H"レベルの）キャッシュヒット信号
CHをステートマシン25及び各DRAM素子11〜18に送る。 この時、信号CHは“H"レベルとなるため、全てのブロ
ックデコーダ34は活性化せず、全トランスファゲート31
は導通せず、全データレジスタ32とセンスアンプ６間は
電気的に遮断されている。 一方、ステートマシン25は信号▲▼をトグルす
るページモード制御を行ない、アドレスマルチプレクサ
21はDRAM素子11〜18にマルチプレクスアドレスMAとして
列アドレスCAを供給し、各DRAM素子11〜18のデータレジ
スタ32bに格納されたデータ群より列デコーダ７により
選択されたデータをI/Oスイッチ９を介して取り出す。
このようにしてキャッシュヒットした場合、DRAM素子11
〜18から高速なアクセス時間tCACで出力データDoutが得
られる。 また、コンパレータ24においてRA1≠RA2が判定される
と、キャッシュミスとみなし、非活性（“L"レベル）の
キャッシュヒット信号CHをステートマシン25,セレクタ3
6及び各DRAM素子11〜18に送る。 この時、信号CHは“L"レベルとなるため、ブロックデ
コーダ34bのみ活性化され、トランスファゲート31bは導
通し、データレジスタ32bとセンスアンプ６間は電気的
に接続される。なお、他のデータレジスタ32a,32c,32d
とセンスアンプ６間は電気的に遮断されたままである。 一方、ステートマシン25は、信号▲▼を立ち下
げ、次に信号▲▼を立下げるサイクルでDRAM素子
11〜18の制御を行い、アドレスマルチプレクサ21は行ア
ドレスRA2,列アドレスCAの順にマルチプレクスアドレス
MAをDRAM素子11〜18に供給する。そして、メモリセルア
レイ５よりセンスアンプ6,トランスファゲート31b及び
データレジスタ32b,I/Oスイッチ９及び出力バッファ８
を介して、列デコーダ７により選択されたデータを出力
データDoutとして読み出す。このようにキャッシュミス
時には、DRAM素子11〜18から低速なアクセス時間tRACで
出力データDoutが得られることになる。このため、ステ
ートマシン25はウェイト信号Waitを発生し、CPUに待機
をかける。また、セレクタ36により選択されたラッチ22
bには、新しい行アドレスRA2が保持される。（他のラッ
チ22a,22c,22d内の値は変化しない。） このように、キャッシュヒット，キャッシュミス時に
おけるDRAM素子11〜18のメモリ管理をブロックB1〜B4単
位で行えるようにしたため、各ブロックB1〜B4各々が独
立して行アドレスに対するデータ群をデータレジスタ32
に格納することができるので、エントリー数は４であ
る。その結果、連続する２つの行アドレスにまたがった
プログラムルーチンが繰り返し実行される場合などにも
対応することができ、キャッシュヒット率は向上する。 ところで、周知のようにDRAMは読出し時において、メ
モリセルに蓄積された電荷をビット線対（ビット線と反
転ビット線）を介してセンスアンプに取り込み、この電
荷を検知増幅することにより行っている。この時センス
アンプに取り込まれる電圧値は、正確に検地増幅するた
め所定値以上に保つ必要がある。また、この電圧値はビ
ット線（反転ビット線）の浮遊容量が大きい程小さい値
となる。 このため、ビット線の浮遊容量を決定するビット線長
は所定長以内に抑える必要があり、１本のビット線（反
転ビット線）には128個のメモリセルを接続する程度の
長さが限界となる。従って、１個（１ビット）のセンス
アンプには１組のビット線対が接続されることから、１
つのセンスアンプに256個のメモリセルの接続が限界と
なる。 上記した理由から、1M（メガ）ビットのDRAMでは、第
１図で示した1024行（１本のビット線対に接続されるメ
モリセルの個数）×1024列（ビット線対の本数）のマト
リクス構成のメモリセルアレイ１個で実現するのは理想
的であるが実現は困難である。そこで、実用上最大の25
6個のメモリセルが接続されるビット線対を用いて、同
一メモリセルアレイ内で隣接する４本のビット線対ある
いは異なるメモリセルアレイにおける４本のビット線対
で１つデータレジスタを共用することが考えられるが、
共用されるデータレジスタの配置及び複数のビット線対
との配線等により回路が複雑化し、製造プロセスも複雑
化してしまう。また、複数のビット線対とデータレジス
タ間の信号制御も複雑化してしまいこれらの方法も実現
は困難である。 従って、実際にはメモリセルアレイを行単位に４分解
し256行×1024列のアトリクス構成のメモリセルアレイ
を４個設け、各メモリセルアレイにセンスアンプ6,トラ
ンスファゲート31,データレジスタ32,I/Oスイッチ9,ブ
ロックデコーダ34,列デコーダ７を設けることにより実
現しなければならない。 このため、行アドレスRAが直接DRAM素子11〜18に入力
されないキャッシュヒント時には、どのメモリセルアレ
イに設けられたデータレジスタにアクセスするのかを識
別するため、例えば行アドレスRAの上位２ビットを入力
する必要が生じる。その結果、通常のマルチプレクスア
ドレスMA入力端子の他に、アドレス入力端子を別途に２
個（２ビット）設けなければならず、DRAMのパッケージ
サイズの増大をまねくという問題が生じる。 第４図は、上記した問題点を克服したこの発明の一実
施例であるキャッシュ機能を有するメモリシステムにお
けるDRAM素子の構成説明図である。同図に示すようにメ
モリセルアレイを5,5′と２つのエリアに分割しデータ
レジスタ選択回路37を新たに設けている。これらのメモ
リセルアレイ5,5′は各々行デコーダ3,3′，ワードドラ
イバ4,4′，センスアンプ6,6′，トランスファゲート3
2,32′,I/Oスイッチ9,9′，ブロックデコーダ34,34′，
列デコーダ7,7′がそれぞれ２つのエリアに分割されて
第１図に示したメモリセルアレイ５と同様に設けられて
いる。行デコーダ３（３′）は行アドレス上位９ビット
RA1〜RA9入力となり、アンドゲートG1,G1′にはキャッ
シュヒット信号CHの反転信号の代りにデータトランスフ
ァ信号DTが入力されている。なお、同図では説明の都合
上ブロック数16,メモリセルアレイ数２で示しており、
これらの数は必要に応じて適当に増減させることができ
る。 データレジスタ選択回路37は列アドレスの上位４ビッ
トCA6〜CA9、行アドレスの下位１ビットRA0及び後述す
るデータトランスファ信号DTを入力信号とし、テーブル
アドレス信号TA0,▲▼０を発生する。この信号TA0,
▲▼０は、各々I/Oスイッチ9,9′と入出力バッファ
8,出力バッファ10との間に設けられたトランジスタQ,
Q′のゲートに印加される。 第５図は、データレジスタ選択回路37の詳細を示す回
路構成図である。同図に示すようにデータトランスファ
信号DTは信号▲▼，信号▲▼，信号CH各々
を反転入力としたアンドゲートG2の出力信号である。ま
た、行アドレスの最下位ビットRA0はマルチプレクスア
ドレスMA0より行アドレスバッファ１を介して入力され
る。 データレジスタ選択回路37は、トランスファ回路37a,
テーブルデコーダ37b,テーブルラッチL1〜L16より構成
され、トランスファ回路37aは信号RA0と信号DTを入力
し、信号DTが“H"レベルの時、データレジスタ選択回路
37は活性化され信号RA0が信号TA0として、信号RA0の反
転信号が信号▲▼０として出力される。 例えば、信号DTが“H"レベルで、信号RA0が“H"レベ
ル（“1"）の時トランスファ回路37a中のトランジスタQ
1,Q3,Q4,Q5,Q6,Q8が導通し、トランジスタQ2,Q7が非導
通となることで、信号▲▼０は“L"レベル、信号TA
0は“H"レベルとして出力される。 テーブルデコーダ37bは列アドレス上位４ビットCA6〜
CA9を入力信号とし、これらの信号CA6〜CA9をデコード
し、出力線N1〜N16のうち１本を“H"レベルに立ち上げ
る。また各テーブルラッチL1〜L16はトランジスタT1を
介して信号▲▼０に、トランジスタT2を介して信号
TA0に接続される。また、これらのトランジスタT1,T2の
ゲートには、各々出力線N1〜N16が接続される。 第４図，第５図で示したメモリシステムにおける動作
をデータレジスタ選択回路37を中心とし、キャッシュミ
ス時、キャッシュヒット時に分けて説明する。 キャッシュミス時（信号CH＝“L"）では、ステートマ
シン25より信号▲▼，信号▲▼を順次立下
げるとアンドゲートG2の出力である信号DTが立上る。そ
の結果、トランスファ回路37aが活性化し、信号RA0が信
号TA0信号RA0の反転信号が信号▲▼０として出力さ
れる。 一方、テーブルデコーダ37bは入力列アドレスCA6〜CA
9をデコードすることで選択されたブロックBi（ｉ＝１
〜16のいずれか）に該当する出力線Niを選択的に立上げ
る。その結果、出力線Niにゲートが接続されたテーブル
ラッチLiに接続されたトランジスタT1,T2が導通し、信
号TA0,（▲▼０）がテーブルラッチLiに保持され
る。これにより、次回キャッシュヒット時において、ブ
ロックBiにおける有効データレジスタ5,5′（つまり、
書換えられるデータレジスタ）の情報を保持できる。 そして、信号TA0,▲▼０によりトランジスタQ,
Q′の一方が導通、他方が非導通となり、いずれかのメ
モリセルアレイ５（５′）の情報がセンスアンプ６
（６′），トランスファゲート31（31′），データレジ
スタ32（32′）,I/Oスイッチ９（９′），トランジスタ
Ｑ（Ｑ′）を介して出力バッファ８に与えられ、データ
出力Doutを得る。 キャッシュヒット時には、信号CHが“H"レベルである
ため、信号DTが立上ることはなく“L"レベルを維持する
ため、トランスファ回路37aは活性化しない。 一方、テーブルデコーダ37bはキャッシュミス時同様
に、入力列アドレスCA6〜CA9をデコードすることでブロ
ックBj（ｊ＝１〜16のいずれか）に該当する出力線Njを
選択的に立上る。その結果、出力線Njにゲートが接続さ
れたテーブルラッチLjに接続されたトランジスタT1,T2
が導通し、ラッチLjに格納されたブロックBjにおける有
効データレジスタ（つまり、読出しデータレジスタ）を
示す情報が信号TA0,▲▼０として出力される。 そして、信号TA0,▲▼０によりトランジスタQ,
Q′の一方が導通、他方が非導通となり、いずれかのデ
ータレジスタ32（32′）の情報がI/Oスイッチ９
（９′），トランジスタＱ（Ｑ′）を介して出力バッフ
ァ８に与えられ、高速にデータ出力Doutを得る。 このように、行アドレスの一部RA0に応じた情報、す
なわち、各ブロックB1〜B16における有効データレジス
タ32,32′の情報を予めキャッシュミス時等でラッチデ
ータL1〜L16に格納し、この情報を列アドレスの一部CA6
〜CA6をテーブルデコーダ37bにデコードすることで取出
すことができるため、マルチプレクスアドレスMAより列
アドレスCAしか供給されない高速アクセス動作を行うキ
ャッシュヒット時において、行アドレスの一部RA0を別
途に外部端子に入力する必要はない。 つまり、第６図（ａ）に示すように各メモリセルアレ
イ5,5′の各ブロックB1〜B4（説明の都合上４ブロッ
ク）に対し、選択された行アドレスの情報がデータレジ
スタ32,32′に格納されるが、各ブロックにおいては１
つのデータレジスタのみ有効（図中○印）とし、他は無
効（図中×印）とすることで、同図（ｂ）に示すように
１つのデータレジスタ32を２つのメモリセルアレイ5,
5′が共有することを等価になる。 なお、第４図，第５図で示した実施例では、メモリセ
ルアレイ２分割で述べたがデータレジスタ選択回路37内
の各テーブルラッチL1〜L16の格納ビット数を2,3,4…と
することで、メモリセルアレイ５の分割数を4,8,16…と
増やすことができ、1M×１ビット構成（分割数４）以上
のDRAMにも充分適用することができる。 また、第５図で示した実施例ではメモリの読出し，書
込みに関係なく、信号▲▼，信号▲▼，信
号CHに従いキャッシュ制御を行っていたが、第７図に示
すように書込み信号▲▼を新たに入力信号として加
えたアンドゲートG2の出力を信号DTに設定することで、
書込み時（▲▼＝“L"）は、信号CHの“H",“L"に
かかわらず、全ブロックデコーダ34を活性化しない、つ
まり全トランスファゲート31を非導通とするような切り
換えを実現することもできる。勿論他の組合せも同様に
実現可能である。 また、これらの実施例ではメモリセルアレイ５を4,16
ブロックB1〜B4,B1〜B16構成（エントリー数4,16）とし
たが、ブロックの分割数は適当に増減することは勿論可
能である。 〔発明の効果〕 以上説明したように、この発明の半導体記憶装置のレ
ジスタ選択手段は、キャッシュヒット時に行アドレス信
号の少なくとも一部に応じた信号に基づき複数のレジス
タ手段に格納された情報を選択的に出力するため、複数
のレジスタ手段に格納された情報を選択的に利用するこ
とができ、キャッシュメモリの利用効率を高めることが
できる。 さらに、レジスタ選択手段は、行アドレス信号の少な
くとも一部に応じた信号を記憶し、キャッシュヒット時
にこの記憶された信号に基づき複数のレジスタ手段に格
納された情報を選択的に出力するため、キャッシュヒッ
ト時に複数のレジスタ手段を選択するための情報（行ア
ドレスの少なくとも一部）を新たに入力することなく、
複数のレジスタ手段の選択を行うことができる。さら
に、メインメモリを分割しても、上記行アドレス信号の
少なくとも一部に応じた信号の入力用に新たな外部入力
端子を増設する必要はない。
憶装置に関する。 〔従来の技術〕 従来、コンピュータシステムのコストパフォーマンス
を向上させるため、低速だが低コストで大容量なダイナ
ミックRAM（DRAM）をメインメモリに使用し、このメイ
ンメモリとCPU間に高速なバッファとして、小容量の高
速メモリを設けることが、よく行われていた。上記した
高速バッファはキャッシュメモリと呼ばれ、CPUが必要
としそうなデータのブロックをメインメモリからコピー
し、保持している。CPUがアクセスするアドレスのデー
タがキャッシュメモリ内に存在する時（キャッシュヒッ
ト）、CPUは必要とするデータをキャッシュメモリより
取り込む。一方、CPUがアクセスするアドレスのデータ
がキャッシュメモリ内に存在しない時（キャッシュミ
ス）、CPUは低速なメインメモリ（DRAM）より、必要と
するデータを取込む。 上記したキャッシュメモリシステムをメモリシステム
に組み込むには、高価な高速メモリを必要とするのでコ
ストを重視する小型のコンピュータシステムでは使用す
ることができなかった。そこで、DRAMの有しているペー
ジモード，スタティックコラムモード等の高速アクセス
機能を利用し、簡易なキャッシュシステムを構成してい
た。 以下、第８図の波形図を参照して、ページモード，ス
タティックコラムモードの説明を行う。同時において
（ａ）は通常のDRAMのサイクル、（ｂ）はページモード
サイクル、（ｃ）はスタティックコラムモードサイクル
である。 同図（ａ）に示すように、通常サイクルでは、信号▲
▼（Row Address Strobe）の降下エッジでマルチ
プレクスアドレス信号MAより行アドレス（Row Addres
s）RAをDRAM内に取込み、信号▲▼（Column Adre
ss Strobe）の降下エッジでマルチプレクスアドレス信
号MAより列アドレス（Column Address）CAをDRAM内に取
り込む。そして、行アドレスRA,列アドレスCAにより選
択されたメモリセルのデータをデータ出力Doutとして得
る。通常サイクルは上記したサイクルでデータを読み出
すため、アクセス時間としては信号▲▼の降下エ
ッジ時からデータ出力Doutが有効になるまでの時間tRAC
（RASアクセスタイム）を要する。このアクセス時間t
RACは、通常100ns程度である。なお、tRPは信号▲
▼のプリチャージ時間、tCはサイクル時間であり、通
常tC＝200ns程度である。 同図（ｂ）に示すように、ページモードサイクルでは
同一行アドレスRA上で複数の列アドレスCAでデータの読
出しが行える。従って、アクセス時間は信号▲▼
の降下エッジ時からデータ出力Doutが有効になるまでの
時間tCAC（CASアクセスタイム）となり、通常サイクル
でのアクセス時間tRACの半分程度の時間となり、通常50
ns程度である。なお、tCPは信号▲▼のプリチャ
ージ時間、tPCはサイクル時間である。 同図（ｃ）に示すように、スタティックコラムモード
ではページモードの信号▲▼の立下りエッジを不
要にし、列アドレスCAをあたかもスタティックRAMのよ
うに動作させている。従ってアクセス時間はマルチプレ
クスアドレスMA変化時からデータ出力Doutが有効になる
までの時間tAA（アドレスアクセスタイム）となり、t
CAC同様通常サイクルでのアクセス時間tRACの半分程度
となり、通常50ns程度である。 第９図は、ページモードあるいはスタティックコラム
モードが可能な従来のDRAM素子の基本構成を示す構成ブ
ロック図である。 同図に示すように、行アドレスバッファ1,列アドレス
バッファ２がマルチプレクスアドレス信号MAより各々行
アドレスRA,列アドレスCAを取込んでいる。そして信号
▲▼の降下エッジが行アドレスバッファ１に入力
されると、行アドレスRAが行デコーダ３へ送られ、次段
のワードドライバ４を駆動することで、行アドレスRAに
より選択されたメモリセルアレイ５内の１本のワード線
（図示せず）を活性化する。 そして、活性化されたワード線に接続された全メモリ
セルのデータが、メモリセルアレイ５内の全ビット線
（図示せず）を介してセンスアンプ６へ送られる。セン
スアンプ６は得られたデータを検知し、増幅する。した
がって、この時点で指定された行アドレスRA一行分のデ
ータがセンスアンプ６にラッチされている。以降、同一
の行アドレスRA内のデータをアクセスする場合は、前述
したページモード，スタティックコラムモードが利用で
きる。 つまり、ページモードでは、信号▲▼の降下エ
ッジが列アドレスバッファ２に入力されると、列アドレ
スCAが列デコーダ７に送られ、センスアンプ６に格納さ
れているデータ群のいずれかを有効にすることで、出力
バッファ８を介してデータ出力Doutを得る。スタティッ
クコラムモードの場合も起動をマルチプレクスアドレス
MAの変化による点を除き同様の動作を行う。なお、９は
データの入出力を制御するI/Oスイッチ、10は入力バッ
ファ、Dinはデータ入力である。 第10図はページモード（あるいはスタティックコラム
モード）を利用した簡易キャッシュシステムを有する従
来のメモリシステムのブロック構成図である。同図に示
すように、このメモリシステムは８個の1Mビット×１構
成のDRAM素子11〜18を使用し構成した1Mバイトのメモリ
システムである。従ってアドレス線は20本（220＝10485
76＝1M）必要とするが、実際上はアドレスマルチプレク
ス21より行アドレスRA（10ビット），列アドレスCA（10
ビット）に分けたマルチプレクスアドレス信号MAが送ら
れる10本のアドレス線が各々のDRAM素子11〜18に接続さ
れている。 第11図は、第10図に示したメモリシステムのキャッシ
ュ動作を示した波形図である。以下、第11図および第９
図を参照しつつ第10図のメモリシステムの動作を説明す
る。なお、ラッチ22には、既に直前にアクセスされた行
アドレスRA1がラッチされており、センスアンプ６内に
は行アドレスRA1の全データが既にラッチされていると
する。 このような状態で、図示しないCPUが必要とするデー
タの20ビットのアドレス信号Adをアドレスジェネレータ
23より発生する。このアドレス信号Adから行アドレスRA
2がコンパレータ24に入力され、コンパレータ24はこの
行アドレスRA2とラッチ22に格納されている行アドレスR
A1との比較を行い、RA1＝RA2であれば、センスアンプ６
に保持しているデータ群にアクセスされた（キャッシュ
ヒット）ことになり、コンパレータ24は活性化した
（“H"レベル）キャッシュヒット信号CH（Cache Hit）
をステートマシン25に送る。活性化した信号CHを受けた
ステートマシン25は信号▲▼を“L"レベルに保っ
たまま、信号▲▼をトグルする（立ち上げた後に
立ち下げる）ページモード制御を行い、アドレスマルチ
プレクサ21はDRAM素子11〜18にマルチプレクスアドレス
MAとして、列アドレスCAを供給し、各DRAM素子11〜18の
センスアンプ６に格納されたデータ群より、列デコーダ
７により選択されたデータを取り出す。このようにキャ
ッシュヒットした場合、DRAM素子11〜18から高速なアク
セス時間tCACで、出力データDoutが得られる。 一方、コンパレータ24において、RA1≠RA2が判定され
ると、センスアンプ６に保持しているデータ群以外にア
クセスされた（キャッシュミス）ことになり、コンパレ
ータ24はステートマシン25に非活性（“L"レベル）の信
号CHを発生する。この時、ステートマシン25は信号▲
▼，▲▼の順にトグルする通常サイクルのDR
AM素子11〜18の制御を行い、アドレスマルチプレクサ21
は行アドレスRA2,列アドレスCAの順にマルチプレクスア
ドレスMAをDRAM素子11〜18に供給する。このようにキャ
ッシュミスした場合、信号▲▼を第11図に示すよ
うにプリチャージし、さらにDRAM素子11〜18から低速な
アクセス時間tRACで出力データDoutが得られることにな
る。このため、ステートマシン25はウェイト信号Waitを
発生し、CPUに待機をかける。また、ラッチ22はコンパ
レータ24より活性化されないキャッシュヒット信号CHを
受けると新しい行アドレスRA2を保持する。 〔発明が解決しようとする問題点〕 従来の簡易キャッシュシステムは以上のようにセンス
アンプ６によりラッチする形式で構成されているのでエ
ントリー数は１である。従って、センスアンプ６の内容
を一括して出力するしか方法がなく、利用効率が低いと
いう問題点があった。 この発明は、上記した問題点を解決するためになされ
たもので、利用効率を向上させた簡易キャッシュシステ
ムを有する半導体記憶装置を得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係る半導体記憶装置は、複数行および複数
列に配置され、それぞれが情報を記憶する複数のメモリ
セルと、複数行に配置され、それぞれが対応した行に配
置される複数のメモリセルに接続される複数のワード線
と、複数列に配置され、それぞれが対応した列に配置さ
れる複数のメモリセルに接続される複数のビット線対
と、上記複数のビット線対に対応して接続される複数の
センスアンプとを有するメインメモリと、上記メインメ
モリのビット線対に現れる情報を格納する複数のレジス
タ手段を有するキャッシュメモリとを備え、前記複数の
レジスタ手段は行アドレス信号の少なくとも一部によっ
て選択可能であり、上記行アドレス信号の少なくとも一
部に応じた信号を記憶し、キャッシュヒット時にこの記
憶された信号に基づき上記複数のレジスタ手段に格納さ
れた情報を選択的に出力するレジスタ選択手段とを備え
て構成される。 〔作用〕 この発明の半導体記憶装置のレジスタ選択手段は、複
数のレジスタ手段を選択可能な行アドレス信号の少なく
とも一部に応じた信号を記憶し、キャッシュヒット時に
この記憶された信号に基づき上記複数のレジスタ手段に
格納された情報を選択的に出力するため、複数のレジス
タ手段に格納された情報を選択的に利用することができ
る。 〔実施例〕 第１図は理想的なキャッシュ機能を有するメモリシス
テムのDRAM素子の基本構成を示すブロック構成図であ
る。同図において１〜4,8〜10及び▲▼，▲
▼,MA,RA,CA,CHは従来と同じであるので説明は省略
し、以下従来と異なる点について述べる。 同図に示すようにメモリセルアレイ５はブロックB1〜
B4と４分割して使用するため、センスアンプ6,I/Oスイ
ッチ９間にブロックB1〜B4に対応してトランスファゲー
ト31（31a〜31d），キャッシュメモリの記憶部となるデ
ータレジスタ32（32a〜32d）を挿入している。トランス
ファゲート31は、第２図の詳細ブロック構成図に示すよ
うにブロックデコーダ34により各々が制御されるため、
その導通・非導通により、メモリセルアレイ５のデータ
をブロック（B1〜B4）単位で、センスアンプ６を介して
対応のデータレジスタ32a〜32dへ転送が可能となる。 ブロックデコーダ34a〜34dは、各々列アドレスCAの上
位２ビットと信号CHの反転信号を入力信号とするアンド
ゲートG1によりその活性化が制御される。つまり、信号
CHが“L"レベルで、列アドレスCAの上位２ビットで選択
されたブロックデコーダ34a〜34dにいずれかが活性化
し、信号CHが“H"レベルでは、どのブロックデコーダ34
a〜34dも活性化しない。またブロックデコーダ34a〜34d
のいずれかが活性化すると対応するトランスファゲート
31a〜31dが導通する。一方、列デコーダ７は列アドレス
CAを入力信号とし、I/Oスイッチ９のいずれか１つを有
効にする 第３図は第１図，第２図で示したキャッシュ機能を有
するメモリシステムを示したブロック構成図である。同
図に示すように、従来と異なり、４つのラッチ22a〜22d
を設けている。また、これらのラッチ22a〜22dの選択手
段としてセレクタ36が設けられており、セレクタ36はア
ドレス信号Adより行アドレスRAの全ビットと列アドレス
CAの上位２ビットを入力信号とし、列アドレスCAの上位
２ビットに基づきコンパレータ24と比較すべきラッチ22
a〜22dのいずれかを選択し、コンパレータ24の出力であ
るキャッシュヒット信号CHが非活性であるキャッシュミ
ス時には、行アドレスRAの値を選択されたラッチ22a〜2
2dのいずれかに保持させる働きを有している。 以下、第１図〜第３図に示したメモリシステムの動作
を説明する。なお、ラッチ22a〜22dには、既に各ブロッ
クB1〜B4において直前にアクセスされた行アドレスRA1a
〜RA1dが各々ラッチされており、データレジスタ32a〜3
2dにはその時のブロックB1〜B4ごとの全データが既にラ
ッチされているとする。 このような状態で、図示しないCPUが必要とする20ビ
ットのアドレス信号Adをアドレスジェネレータ23より発
生する。このアドレス信号Adから行アドレスRA2がコン
パレータ24に入力される。一方、アドレス信号Adの列ア
ドレスCAの上位２ビットがセレクタ36に入力されると、
セレクタ36は選択されたブロックB1〜B4に該当するラッ
チ22a〜22dのいずれかのみを有効にする。ここで、説明
の都合上ブロックB2、つまりラッチ22bが選択されたと
すると、コンパレータ24は入力された行アドレスRA2と
ラッチ22bに格納されている行アドレスRA1bとの比較を
行い、RA1b＝RA2であれば、キャッシュヒットとみな
し、活性化した（“H"レベルの）キャッシュヒット信号
CHをステートマシン25及び各DRAM素子11〜18に送る。 この時、信号CHは“H"レベルとなるため、全てのブロ
ックデコーダ34は活性化せず、全トランスファゲート31
は導通せず、全データレジスタ32とセンスアンプ６間は
電気的に遮断されている。 一方、ステートマシン25は信号▲▼をトグルす
るページモード制御を行ない、アドレスマルチプレクサ
21はDRAM素子11〜18にマルチプレクスアドレスMAとして
列アドレスCAを供給し、各DRAM素子11〜18のデータレジ
スタ32bに格納されたデータ群より列デコーダ７により
選択されたデータをI/Oスイッチ９を介して取り出す。
このようにしてキャッシュヒットした場合、DRAM素子11
〜18から高速なアクセス時間tCACで出力データDoutが得
られる。 また、コンパレータ24においてRA1≠RA2が判定される
と、キャッシュミスとみなし、非活性（“L"レベル）の
キャッシュヒット信号CHをステートマシン25,セレクタ3
6及び各DRAM素子11〜18に送る。 この時、信号CHは“L"レベルとなるため、ブロックデ
コーダ34bのみ活性化され、トランスファゲート31bは導
通し、データレジスタ32bとセンスアンプ６間は電気的
に接続される。なお、他のデータレジスタ32a,32c,32d
とセンスアンプ６間は電気的に遮断されたままである。 一方、ステートマシン25は、信号▲▼を立ち下
げ、次に信号▲▼を立下げるサイクルでDRAM素子
11〜18の制御を行い、アドレスマルチプレクサ21は行ア
ドレスRA2,列アドレスCAの順にマルチプレクスアドレス
MAをDRAM素子11〜18に供給する。そして、メモリセルア
レイ５よりセンスアンプ6,トランスファゲート31b及び
データレジスタ32b,I/Oスイッチ９及び出力バッファ８
を介して、列デコーダ７により選択されたデータを出力
データDoutとして読み出す。このようにキャッシュミス
時には、DRAM素子11〜18から低速なアクセス時間tRACで
出力データDoutが得られることになる。このため、ステ
ートマシン25はウェイト信号Waitを発生し、CPUに待機
をかける。また、セレクタ36により選択されたラッチ22
bには、新しい行アドレスRA2が保持される。（他のラッ
チ22a,22c,22d内の値は変化しない。） このように、キャッシュヒット，キャッシュミス時に
おけるDRAM素子11〜18のメモリ管理をブロックB1〜B4単
位で行えるようにしたため、各ブロックB1〜B4各々が独
立して行アドレスに対するデータ群をデータレジスタ32
に格納することができるので、エントリー数は４であ
る。その結果、連続する２つの行アドレスにまたがった
プログラムルーチンが繰り返し実行される場合などにも
対応することができ、キャッシュヒット率は向上する。 ところで、周知のようにDRAMは読出し時において、メ
モリセルに蓄積された電荷をビット線対（ビット線と反
転ビット線）を介してセンスアンプに取り込み、この電
荷を検知増幅することにより行っている。この時センス
アンプに取り込まれる電圧値は、正確に検地増幅するた
め所定値以上に保つ必要がある。また、この電圧値はビ
ット線（反転ビット線）の浮遊容量が大きい程小さい値
となる。 このため、ビット線の浮遊容量を決定するビット線長
は所定長以内に抑える必要があり、１本のビット線（反
転ビット線）には128個のメモリセルを接続する程度の
長さが限界となる。従って、１個（１ビット）のセンス
アンプには１組のビット線対が接続されることから、１
つのセンスアンプに256個のメモリセルの接続が限界と
なる。 上記した理由から、1M（メガ）ビットのDRAMでは、第
１図で示した1024行（１本のビット線対に接続されるメ
モリセルの個数）×1024列（ビット線対の本数）のマト
リクス構成のメモリセルアレイ１個で実現するのは理想
的であるが実現は困難である。そこで、実用上最大の25
6個のメモリセルが接続されるビット線対を用いて、同
一メモリセルアレイ内で隣接する４本のビット線対ある
いは異なるメモリセルアレイにおける４本のビット線対
で１つデータレジスタを共用することが考えられるが、
共用されるデータレジスタの配置及び複数のビット線対
との配線等により回路が複雑化し、製造プロセスも複雑
化してしまう。また、複数のビット線対とデータレジス
タ間の信号制御も複雑化してしまいこれらの方法も実現
は困難である。 従って、実際にはメモリセルアレイを行単位に４分解
し256行×1024列のアトリクス構成のメモリセルアレイ
を４個設け、各メモリセルアレイにセンスアンプ6,トラ
ンスファゲート31,データレジスタ32,I/Oスイッチ9,ブ
ロックデコーダ34,列デコーダ７を設けることにより実
現しなければならない。 このため、行アドレスRAが直接DRAM素子11〜18に入力
されないキャッシュヒント時には、どのメモリセルアレ
イに設けられたデータレジスタにアクセスするのかを識
別するため、例えば行アドレスRAの上位２ビットを入力
する必要が生じる。その結果、通常のマルチプレクスア
ドレスMA入力端子の他に、アドレス入力端子を別途に２
個（２ビット）設けなければならず、DRAMのパッケージ
サイズの増大をまねくという問題が生じる。 第４図は、上記した問題点を克服したこの発明の一実
施例であるキャッシュ機能を有するメモリシステムにお
けるDRAM素子の構成説明図である。同図に示すようにメ
モリセルアレイを5,5′と２つのエリアに分割しデータ
レジスタ選択回路37を新たに設けている。これらのメモ
リセルアレイ5,5′は各々行デコーダ3,3′，ワードドラ
イバ4,4′，センスアンプ6,6′，トランスファゲート3
2,32′,I/Oスイッチ9,9′，ブロックデコーダ34,34′，
列デコーダ7,7′がそれぞれ２つのエリアに分割されて
第１図に示したメモリセルアレイ５と同様に設けられて
いる。行デコーダ３（３′）は行アドレス上位９ビット
RA1〜RA9入力となり、アンドゲートG1,G1′にはキャッ
シュヒット信号CHの反転信号の代りにデータトランスフ
ァ信号DTが入力されている。なお、同図では説明の都合
上ブロック数16,メモリセルアレイ数２で示しており、
これらの数は必要に応じて適当に増減させることができ
る。 データレジスタ選択回路37は列アドレスの上位４ビッ
トCA6〜CA9、行アドレスの下位１ビットRA0及び後述す
るデータトランスファ信号DTを入力信号とし、テーブル
アドレス信号TA0,▲▼０を発生する。この信号TA0,
▲▼０は、各々I/Oスイッチ9,9′と入出力バッファ
8,出力バッファ10との間に設けられたトランジスタQ,
Q′のゲートに印加される。 第５図は、データレジスタ選択回路37の詳細を示す回
路構成図である。同図に示すようにデータトランスファ
信号DTは信号▲▼，信号▲▼，信号CH各々
を反転入力としたアンドゲートG2の出力信号である。ま
た、行アドレスの最下位ビットRA0はマルチプレクスア
ドレスMA0より行アドレスバッファ１を介して入力され
る。 データレジスタ選択回路37は、トランスファ回路37a,
テーブルデコーダ37b,テーブルラッチL1〜L16より構成
され、トランスファ回路37aは信号RA0と信号DTを入力
し、信号DTが“H"レベルの時、データレジスタ選択回路
37は活性化され信号RA0が信号TA0として、信号RA0の反
転信号が信号▲▼０として出力される。 例えば、信号DTが“H"レベルで、信号RA0が“H"レベ
ル（“1"）の時トランスファ回路37a中のトランジスタQ
1,Q3,Q4,Q5,Q6,Q8が導通し、トランジスタQ2,Q7が非導
通となることで、信号▲▼０は“L"レベル、信号TA
0は“H"レベルとして出力される。 テーブルデコーダ37bは列アドレス上位４ビットCA6〜
CA9を入力信号とし、これらの信号CA6〜CA9をデコード
し、出力線N1〜N16のうち１本を“H"レベルに立ち上げ
る。また各テーブルラッチL1〜L16はトランジスタT1を
介して信号▲▼０に、トランジスタT2を介して信号
TA0に接続される。また、これらのトランジスタT1,T2の
ゲートには、各々出力線N1〜N16が接続される。 第４図，第５図で示したメモリシステムにおける動作
をデータレジスタ選択回路37を中心とし、キャッシュミ
ス時、キャッシュヒット時に分けて説明する。 キャッシュミス時（信号CH＝“L"）では、ステートマ
シン25より信号▲▼，信号▲▼を順次立下
げるとアンドゲートG2の出力である信号DTが立上る。そ
の結果、トランスファ回路37aが活性化し、信号RA0が信
号TA0信号RA0の反転信号が信号▲▼０として出力さ
れる。 一方、テーブルデコーダ37bは入力列アドレスCA6〜CA
9をデコードすることで選択されたブロックBi（ｉ＝１
〜16のいずれか）に該当する出力線Niを選択的に立上げ
る。その結果、出力線Niにゲートが接続されたテーブル
ラッチLiに接続されたトランジスタT1,T2が導通し、信
号TA0,（▲▼０）がテーブルラッチLiに保持され
る。これにより、次回キャッシュヒット時において、ブ
ロックBiにおける有効データレジスタ5,5′（つまり、
書換えられるデータレジスタ）の情報を保持できる。 そして、信号TA0,▲▼０によりトランジスタQ,
Q′の一方が導通、他方が非導通となり、いずれかのメ
モリセルアレイ５（５′）の情報がセンスアンプ６
（６′），トランスファゲート31（31′），データレジ
スタ32（32′）,I/Oスイッチ９（９′），トランジスタ
Ｑ（Ｑ′）を介して出力バッファ８に与えられ、データ
出力Doutを得る。 キャッシュヒット時には、信号CHが“H"レベルである
ため、信号DTが立上ることはなく“L"レベルを維持する
ため、トランスファ回路37aは活性化しない。 一方、テーブルデコーダ37bはキャッシュミス時同様
に、入力列アドレスCA6〜CA9をデコードすることでブロ
ックBj（ｊ＝１〜16のいずれか）に該当する出力線Njを
選択的に立上る。その結果、出力線Njにゲートが接続さ
れたテーブルラッチLjに接続されたトランジスタT1,T2
が導通し、ラッチLjに格納されたブロックBjにおける有
効データレジスタ（つまり、読出しデータレジスタ）を
示す情報が信号TA0,▲▼０として出力される。 そして、信号TA0,▲▼０によりトランジスタQ,
Q′の一方が導通、他方が非導通となり、いずれかのデ
ータレジスタ32（32′）の情報がI/Oスイッチ９
（９′），トランジスタＱ（Ｑ′）を介して出力バッフ
ァ８に与えられ、高速にデータ出力Doutを得る。 このように、行アドレスの一部RA0に応じた情報、す
なわち、各ブロックB1〜B16における有効データレジス
タ32,32′の情報を予めキャッシュミス時等でラッチデ
ータL1〜L16に格納し、この情報を列アドレスの一部CA6
〜CA6をテーブルデコーダ37bにデコードすることで取出
すことができるため、マルチプレクスアドレスMAより列
アドレスCAしか供給されない高速アクセス動作を行うキ
ャッシュヒット時において、行アドレスの一部RA0を別
途に外部端子に入力する必要はない。 つまり、第６図（ａ）に示すように各メモリセルアレ
イ5,5′の各ブロックB1〜B4（説明の都合上４ブロッ
ク）に対し、選択された行アドレスの情報がデータレジ
スタ32,32′に格納されるが、各ブロックにおいては１
つのデータレジスタのみ有効（図中○印）とし、他は無
効（図中×印）とすることで、同図（ｂ）に示すように
１つのデータレジスタ32を２つのメモリセルアレイ5,
5′が共有することを等価になる。 なお、第４図，第５図で示した実施例では、メモリセ
ルアレイ２分割で述べたがデータレジスタ選択回路37内
の各テーブルラッチL1〜L16の格納ビット数を2,3,4…と
することで、メモリセルアレイ５の分割数を4,8,16…と
増やすことができ、1M×１ビット構成（分割数４）以上
のDRAMにも充分適用することができる。 また、第５図で示した実施例ではメモリの読出し，書
込みに関係なく、信号▲▼，信号▲▼，信
号CHに従いキャッシュ制御を行っていたが、第７図に示
すように書込み信号▲▼を新たに入力信号として加
えたアンドゲートG2の出力を信号DTに設定することで、
書込み時（▲▼＝“L"）は、信号CHの“H",“L"に
かかわらず、全ブロックデコーダ34を活性化しない、つ
まり全トランスファゲート31を非導通とするような切り
換えを実現することもできる。勿論他の組合せも同様に
実現可能である。 また、これらの実施例ではメモリセルアレイ５を4,16
ブロックB1〜B4,B1〜B16構成（エントリー数4,16）とし
たが、ブロックの分割数は適当に増減することは勿論可
能である。 〔発明の効果〕 以上説明したように、この発明の半導体記憶装置のレ
ジスタ選択手段は、キャッシュヒット時に行アドレス信
号の少なくとも一部に応じた信号に基づき複数のレジス
タ手段に格納された情報を選択的に出力するため、複数
のレジスタ手段に格納された情報を選択的に利用するこ
とができ、キャッシュメモリの利用効率を高めることが
できる。 さらに、レジスタ選択手段は、行アドレス信号の少な
くとも一部に応じた信号を記憶し、キャッシュヒット時
にこの記憶された信号に基づき複数のレジスタ手段に格
納された情報を選択的に出力するため、キャッシュヒッ
ト時に複数のレジスタ手段を選択するための情報（行ア
ドレスの少なくとも一部）を新たに入力することなく、
複数のレジスタ手段の選択を行うことができる。さら
に、メインメモリを分割しても、上記行アドレス信号の
少なくとも一部に応じた信号の入力用に新たな外部入力
端子を増設する必要はない。
【図面の簡単な説明】
第１図は理想的なキャッシュ機能を有するメモリシステ
ムにおけるDRAM素子の構成説明図、第２図は第１図のDR
AM素子の詳細な構成説明図、第３図は第１図，第２図で
示したキャッシュ機能を有するメモリシステムのブロッ
ク構成図、第４図はこの発明の一実施例であるキャッシ
ュ機能を有するメモリシステムにおけるDRAM素子の構成
説明図、第５図は第４図のデータレジスタ選択回路の詳
細を示す回路構成図、第６図はデータレジスタの有効，
無効の状態を示す詳細説明図、第７図はデータトランス
ファ信号DTの他の発生方法を示す回路図、第８図はDRAM
における高速アクセス機能を示した波形図、第９図は従
来のキャッシュ機能を有するメモリシステムにおけるDR
AM素子の構成説明図、第10図は従来のキャッシュ機能を
有するメモリシステムのブロック構成図、第11図は従来
のキャッシュ動作を示す波形図である。 図において、5,5′はメモリセルアレイ、6,6′はセンス
アンプ、22a〜22dはラッチ、24はコンパレータ、31,3
1′はトランスファゲート、32,32′はデータレジスタ、
34,34′はブロックデコーダ、36はセレクタ、37はデー
タレジスタ選択回路、37aはトランスファ回路、37bはテ
ーブルデコーダ、L1〜L16はテーブルラッチである。 なお、各図中同一符号は同一または相当部分を示す。
ムにおけるDRAM素子の構成説明図、第２図は第１図のDR
AM素子の詳細な構成説明図、第３図は第１図，第２図で
示したキャッシュ機能を有するメモリシステムのブロッ
ク構成図、第４図はこの発明の一実施例であるキャッシ
ュ機能を有するメモリシステムにおけるDRAM素子の構成
説明図、第５図は第４図のデータレジスタ選択回路の詳
細を示す回路構成図、第６図はデータレジスタの有効，
無効の状態を示す詳細説明図、第７図はデータトランス
ファ信号DTの他の発生方法を示す回路図、第８図はDRAM
における高速アクセス機能を示した波形図、第９図は従
来のキャッシュ機能を有するメモリシステムにおけるDR
AM素子の構成説明図、第10図は従来のキャッシュ機能を
有するメモリシステムのブロック構成図、第11図は従来
のキャッシュ動作を示す波形図である。 図において、5,5′はメモリセルアレイ、6,6′はセンス
アンプ、22a〜22dはラッチ、24はコンパレータ、31,3
1′はトランスファゲート、32,32′はデータレジスタ、
34,34′はブロックデコーダ、36はセレクタ、37はデー
タレジスタ選択回路、37aはトランスファ回路、37bはテ
ーブルデコーダ、L1〜L16はテーブルラッチである。 なお、各図中同一符号は同一または相当部分を示す。
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(72)発明者 朝倉 幹雄
兵庫県伊丹市瑞原４丁目１番地 三菱電
機株式会社エル・エス・アイ研究所内
(56)参考文献 特開 昭56−61082（ＪＰ，Ａ)
特開 昭62−146490（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．複数行および複数列に配置され、それぞれが情報を
記憶する複数のメモリセルと、複数行に配置され、それ
ぞれが対応した行に配置される複数のメモリセルに接続
される複数のワード線と、複数列に配置され、それぞれ
が対応した列に配置される複数のメモリセルに接続され
る複数のビット線対と、上記複数のビット線対に対応し
て接続される複数のセンスアンプとを有するメインメモ
リと、 上記メインメモリのビット線対に現れる情報を格納する
複数のレジスタ手段を有するキャッシュメモリとを備
え、前記複数のレジスタ手段は行アドレス信号の少なく
とも一部によって選択可能であり、 上記行アドレス信号の少なくとも一部に応じた信号を記
憶し、キャッシュヒット時にこの記憶された信号に基づ
き上記複数のレジスタ手段に格納された情報を選択的に
出力するレジスタ選択手段とを備える、 半導体記憶装置。 ２．上記行アドレス信号は、上記列アドレス信号とマル
チプレックス化されていることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。 ３．上記キャッシュメモリは、複数のエリアに分割さ
れ、各エリアは、アドレス信号の一部を受けてこのアド
レス信号の一部に応じて上記複数のレジスタ手段のうち
対応するレジスタ手段に格納された情報を出力させるた
めのデコーダを有し、 上記レジスタ選択手段は、キャッシュミス時には上記行
アドレス信号の少なくとも一部に応じた信号を記憶し、
キャッシュヒット時にこの記憶された信号に基づく制御
信号を発生する制御信号発生手段と、各エリアから出力
される情報を受け、上記デコーダに上記アドレス信号の
一部が与えられた後に受ける上記制御信号発生手段から
の制御信号に応じて、各エリアから受けた情報を選択的
に出力するエリア選択手段とを備えることを特徴とする
特許請求の範囲第１項または第２項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29810887A JP2693954B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29810887A JP2693954B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25369594A Division JP2694938B2 (ja) | 1994-10-19 | 1994-10-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138693A JPH01138693A (ja) | 1989-05-31 |
| JP2693954B2 true JP2693954B2 (ja) | 1997-12-24 |
Family
ID=17855264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29810887A Expired - Fee Related JP2693954B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693954B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2777247B2 (ja) * | 1990-01-16 | 1998-07-16 | 三菱電機株式会社 | 半導体記憶装置およびキャッシュシステム |
| JP2002079593A (ja) * | 2000-09-06 | 2002-03-19 | Epa Japan Kk | 生分解性の高分子材料を用いた袋の製造方法および製造装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661082A (en) * | 1979-10-22 | 1981-05-26 | Seiko Epson Corp | Two level memory integrated circuit |
-
1987
- 1987-11-25 JP JP29810887A patent/JP2693954B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01138693A (ja) | 1989-05-31 |
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