JPH04227553A - 高速キャッシュメモリのアレイアーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には半導体メモ
リに関し、具体的には半導体サブストレート上の高速、
高密度メモリセルの大アレイに関する。特定的には、本
発明は仮想アドレスまたは変換されたアドレスによって
アドレスされるキャッシュメモリまたは連想メモリに関
する。

【０００２】

【発明の背景】半導体処理技術の進歩及びメモリセル設
計の改良によって、百万ビットを超えて増加し続けるメ
モリ容量の半導体ランダムアクセスメモリチップを製造
できるようになった。一般に、このようなメモリの好ま
しい構造はメモリセルの行列からなる方形アレイである
。情報の１つのビットにアドレスするためには、先ず行
アドレスを行アドレスストローブ信号と共にメモリチッ
プに送る。行アドレスは復号され、メモリセルの選択さ
れた行を横切って伸びる“語線”上に１つの信号を発生
する。それに応答して、その行内の各セルは、アレイ内
のセルの列に沿って伸びる対応ビット線上に記憶情報信
号を発生する。この時間中、アドレスされたビット線を
示す列アドレスが読み出しまたは書き込み信号と共にメ
モリチップに送られる。読み出し動作の場合には、情報
はアドレスされたビット線から読み出され、入力／出力
線上に現われる。書き込み動作の場合には、入力／出力
線からの情報信号はアドレスされたビット線上に印加さ
れ、アドレスされたメモリセル内に書き込まれる。

【０００３】連想メモリまたはキャッシュメモリのよう
な若干の特別な応用の場合には、メモリセルの方形アレ
イは所要のデータ編成に整合しない。これらの場合には
、方形アレイの方が当然好ましいにも拘わらず、矩形メ
モリアレイが使用されて来た。

【０００４】

【発明の概要】本発明の基本的な面によれば、キャッシ
ュメモリ用のメモリセルアレイは、ビット線を分割して
アレイを複数の隣接した行からなるサブアレイに分割し
、各サブアレイが複数の行アドレスによってアドレスさ
れる行と、アレイ内のメモリセルに亘って伸びるデータ
線に多重化されるそれぞれのビット線セグメントとを有
するようにしたことによって、その物理構成と論理構成
とが異なっている。例えばデータ線はビット線に沿って
伸び、ビット線の金属化層から離間し該層上に位置する
金属化層内に形成される。メモリアレイをサブアレイに
細分すると、キャッシュアクセスを開始するのに必要な
アドレスビットの数を減少させ、遅れて到着させること
ができる“遅め”アドレスの数を増加させる効果がある
。仮想アドレスまたは変換されたアドレスによってアド
レスすると（付加的な“遅め”アドレスビットは“早め
”アドレスビットの後のある時点にのみ使用可能である
から）記憶システムの速さが増す。実際にこれによって
、“遅め”アドレスビットに基づく性能劣化を招くこと
なく高いヒット率を有する大きいキャッシュを構成する
ことができる。

【０００５】本発明によれば、メモリセルの行及び列の
アレイと、メモリセルの行に沿って伸びる語線と、メモ
リセルの列に沿って伸びるビット線と、行アドレスを復
号して選択信号を語線上に発生するデコーダと、若干の
ビット線からのタグ出力と、サブブロックアドレスに応
答して他のビット線をデータ出力へと多重化するデータ
多重化装置とを有し、アドレスデコーダが行に沿って伸
びる語線上に選択信号を発生した時、その列に沿って伸
びるビット線上に記憶情報信号を発生する装置を各メモ
リセルが含むキャッシュメモリにおいて、前記アレイは
メモリセルの隣接する行からなる複数のサブアレイに細
分され、各サブアレイは行アドレスによってアドレスさ
れる行を有し、ビット線はサブアレイ間で不連続であっ
て各サブアレイ内にビット線セグメントを有し、メモリ
がさらにアレイ内のメモリセル上を伸びるデータ線をも
含み、そしてサブアレイ多重化装置はサブアレイアドレ
スに応答してビット線セグメントをデータ線に多重化す
ることを特徴としている。

【０００６】本発明によるキャッシュメモリのアドレス
方法は、仮想アドレスの変換されていない部分によって
メモリセルの行をアドレスする段階と、仮想アドレスの
部分を変換して変換されたアドレス部分を得る段階と、
変換されたアドレス部分に応答してメモリの少なくとも
１つのビット線をメモリの少なくとも１つの入力／出力
線に選択的に接続する段階とからなる。メモリセルの行
のアドレス指定と並列に仮想アドレスを変換することに
よって、仮想アドレスを使用するメモリへのアクセスの
速さが増加する。例えば、メモリセルの行は、仮想アド
レスが変換されるのと同時にアドレスされる。

【０００７】好ましい物理構成では、サブアレイは、デ
ータ線を選択された１つのサブアレイ内のビット線セグ
メントに電気的に接続するように選択される多重化要素
の行によって分離される。これらの多重化要素は、それ
らの出力がデータ線に並列に接続されているトライステ
ート要素または“ワイヤードＯＲ”要素である。読み出
しまたは書き込みタグ情報の場合には、それぞれの多重
化要素は各データ線を選択されたサブアレイ内のそれぞ
れのビット線セグメントに電気的に接続する。この場合
、このデータ線をメモリアレイの“スーパビット線”と
して特徴付けることができる。キャッシュブロックから
（へ）選択されたデータを読み出しまたは書き込む場合
には、それぞれの多重化要素は、各データ線を選択され
たサブアレイ内の複数の隣接ビット線セグメントの中か
ら選択された１つに電気的に接続する。この多重化配列
によって、多重化回路のレイアウトが容易になる。

【０００８】本発明は以下の好ましい実施例の説明から
充分に理解できよう。しかしながら本発明は種々の変更
及び変形が可能であるので、この特定の実施例は例示に
過ぎないことを理解されたい。

【０００９】

【実施例】図１は本発明を使用したキャッシュメモリシ
ステムのブロック線図である。周知のようにキャッシュ
メモリはコンピュータシステムの価格を節約するために
使用される。もし価格を問題にしないのであれば、メモ
リシステム全体は入手可能な最高速メモリで構成するこ
とになろう。低価格コンピュータの場合、これは明らか
に不可能である。しかし、それ程高価ではないシステム
の場合の１つの任意選択は、メモリシステムを異なるメ
モリ技術からなる層をなした階層に構成することである
。実行中の典型的なプログラムの統計的特性及びパター
ンの知識を用いてこのように構成すれば僅かな付加価格
でメモリ性能に重要な改善を得ることができる。

【００１０】層をなした階層を有するメモリシステムの
共通構造はキャッシュメモリである。この体系ではキャ
ッシュと呼ばれる小さい高速バッファメモリが最も新し
く使用される命令及びデータを保持する。プログラムが
メモリ要求を行った時、中央処理装置は先ずデータがキ
ャッシュ内にあるか否かを検査する。もしあれば、デー
タは主メモリを使用することなく迅速にキャッシュから
転送される。

【００１１】キャッシュメモリをコンピュータシステム
内に使用する場合、それはユーザプログラムに対して不
可視であるべきである。換言すれば、ユーザプログラム
はキャッシュメモリ内の個々の位置を直接アドレスすべ
きではなく、また所望のデータがキャッシュ内に存在し
ない場合に主メモリからキャッシュへのデータの転送に
ユーザメモリが関与すべきでもない。これらの目的は、
キャッシュメモリを連想メモリとして構成し、データを
入手する主メモリのアドレスを示す情報をデータと組合
せて記憶させることによって達成される。

【００１２】プログラムにさらなる便宜を供するために
、主メモリの物理アドレス空間より大きい、もしくはそ
れとは異なる“仮想”アドレス空間を、ユーザプログラ
ムが参照できるようにする機構を設けることが一般であ
る。このようにすると、ユーザプログラムはより容易に
１つのコンピュータシステムから別のコンピュータシス
テムに転送される。さらに、典型的にはコンピュータシ
ステムは、ユーザプログラム内の仮想アドレスと主メモ
リの物理アドレスとの間の対応を、オペレーティングシ
ステムが変え得るようにする便利な機構を提供する。 このようなアドレス変換機構はオペレーティングシステ
ムによるマルチタスク及び時分割を容易ならしめる（何
故ならば、オペレーティングシステムにとって物理メモ
リをコンピュータシステムの種々のユーザに割当て及び
再割当てすることは極めて容易だからである）。

【００１３】キャッシュメモリの構造及び動作、及び仮
想アドレスから物理アドレスへの変換に関しては、例え
ば１９８０年にマサチュセッツ州メイナードのディジタ
ル・イクィップメント・コーポレーションから刊行され
た“Ｔｈｅ　ＶＡＸ　１１”　の３５１−３６４頁に所
載のレヴィ及びエクハウスＪｒ．　の論文「コンピュー
タ・プログラミング及びアーキテクチャ」を参照された
い。

【００１４】図１のキャッシュメモリシステムは、全体
を１０で示すキャッシュメモリと、仮想アドレスによっ
てキャッシュメモリ１０を効果的にアドレス可能ならし
める変換バッファメモリ１１とを含む。仮想アドレスは
中央処理装置（図示せず）からバス１２上に供給され、
データは双方向データバス１３を介してキャッシュメモ
リ１０と中央処理装置との間で交換される。

【００１５】キャッシュメモリ１０は、任意の時点には
、主メモリ（図示せず）内に記憶されている全てのデー
タの比較的僅かな部分しか記憶していないから、キャッ
シュメモリ１０はアドレスされたデータがキャッシュメ
モリ内に見出されるか否かを中央処理装置に通知する“
ヒット／ミス”信号を線１４上に供給する。このヒット
／ミス信号は中央処理装置に戻されて“キャッシュミス
”誤りが通知される。この誤りは中央処理装置またはオ
ペレーティングシステムによって訂正される。詳述すれ
ば、データを入手するために主メモリがアクセスされて
いる間は現命令の実行は中止される。データが主メモリ
から中央処理装置へ転送される時、これらのデータはキ
ャッシュメモリ１０へも転送される。主メモリからキャ
ッシュメモリ１０へのデータの転送はオペレーティング
システムによっても制御できるが、専用の順次ステート
マシン（図示せず）によって制御することが好ましい。 これらの制御機構は周知である。

【００１６】図２を図１と共に参照すると、キャッシュ
メモリ１０の好ましいアドレス指定が理解しやすい。バ
ス１２上の仮想アドレスは３２ビットを含む。ビット番
号９乃至３１によって識別されるビットは仮想ページ番
号を定義し、ビット０乃至８はメモリの“ページ”内の
バイトオフセットを定義する。ユーザプログラムによっ
て参照される各バイトは個別の仮想アドレスを有するこ
とができる。

【００１７】仮想ページ番号（ＶＰＮ）は変換バッファ
メモリ１１へ供給され、対応する“ページフレーム”が
生成される。ページフレーム番号とページ内のバイトオ
フセットとの組合せが３２ビットの物理アドレスを構成
する。物理アドレスはさらに、キャッシュメモリ１０を
アドレスするために複数の成分に分割される。これらの
成分は、ビット番号１２乃至３１によって識別されるビ
ット位置を有するタグアドレスと、ビット位置５乃至１
１を有する指標アドレスと、ビット３及び４を有するサ
ブブロックアドレスとを含む。タグアドレスビットは、
主メモリ（図示せず）からキャッシュへデータが転送さ
れる時にキャッシュ内にロードされたタグと比較される
。指標アドレスは、キャッシュ内の１２８の指標の中の
特定の１つをアドレスする。サブブロックアドレスは、
指標の８倍長語データブロック内の整列した４倍長語の
１つをアドレスする。

【００１８】変換バッファ１１は連想メモリとして編成
され、仮想ページ番号とページフレーム番号との間の対
応をオペレーティングシステムが変化させ得るようにな
っている。例えば変換バッファ１１は完全に連想型であ
り、９６の仮想ページ番号と連想ページフレーム番号エ
ントリとを含む。各仮想ページ番号エントリは、バス１
２上の仮想ページ番号と並列に比較される。もし一致が
発生すれば、変換バッファメモリ１１は連想ページフレ
ーム番号エントリを出力する。しかし変換バッファメモ
リの物理的構造または大きさは、本発明にとって重要で
はない。

【００１９】キャッシュメモリ１０の機能的構成は図１
に示されている。キャッシュは両方向性のセットアソシ
エイティブであり、これは指標アドレスによって指標付
けられるタグ及び連想データブロックを有する左バンク
及び右バンクに分割されることを意味する。キャッシュ
の読み出しまたは書き込み中、第１のタグは左バンクか
ら読み出され、第２のタグは右バンクから読み出される
。２つのタグはそれぞれタグアドレスと比較され、右ま
たは左バンクの何れかにキャッシュヒットがあるか否か
が決定される。もし一方のバンクにおいてキャッシュヒ
ットが発生すれば、そのタグに対応付けられまた指標ア
ドレスによって指標付けられたデータブロックから（へ
）データが読み出され、または書き込まれる。

【００２０】図１をさらに詳しく説明すると、キャッシ
ュメモリ１０はメモリセルの行及び列のアレイ１５を含
む。メモリセルアレイの各行は行デコーダ１６からの出
力信号によって選択される。行デコーダ１６は、変換バ
ッファメモリ１１によって変換されなかった指標アドレ
スの部分を復号する。仮想アドレスのこの変換されなか
った部分は、仮想アドレスビット５，６，７及び８を含
み、これらはバス１７を通して伝送される。

【００２１】メモリセルアレイの行が選択されると、そ
の行からのデータはメモリセルアレイの列に沿って列マ
クチプレクサへ伝送される。図１に示すように、４倍長
語マルチプレクサ１８及び１９は、線２０及び２１上の
サブブロックアドレス信号に応答して選択された左及び
右バンクデータブロック内の４つの４倍長語の特定の１
つを選択する。さらに、サブアレイマルチプレクサ２２
は指標アドレスの変換された部分に応答する。変換され
た部分は物理アドレスビット番号９、１０及び１１を含
み、これらはバス２３を介して転送される。（変換され
た指標列）マルチプレクサ２２は、行デコーダ１６によ
って選択された左及び右バンク内のキャッシュブロック
からタグ及び４倍長語を選択する。従ってこのマルチプ
レクサ２２の出力は、あるタグと左バンクからのそのタ
グに対応付けられた選択された４倍長語、及びあるタグ
と右バンク内のそのタグに対応付けられた選択された４
倍長語である。好ましくはセンス増幅器または双方向デ
ータバッファ２４、２５、２６及び２７を、メモリセル
アレイ１５または４倍長語マルチプレクサ１８、１９と
サブアレイマルチプレクサ２２との間に配置する。

【００２２】キャッシュヒットがあるか否かを決定する
ために第１のコンパレータ２８は、左バンクから読み出
されたタグと、バス２９を介して変換バッファメモリ１
１から受けたタグアドレスとを比較し、第２のコンパレ
ータ３０は、右バンクから読み出したタグとこのタグア
ドレスとを比較する。例えば、各コンパレータ２８、３
０は２０の排他的ＯＲゲートを含み、各ゲートはタグア
ドレスから読み出された２０ビットのそれぞれと、キャ
ッシュメモリから読み出されたタグの対応ビットとを比
較する。これらの全ての排他的ＯＲゲートの出力は論理
和されてキャッシュヒット信号を発生する。コンパレー
タ２８はキャッシュメモリの左バンク内にキャッシュヒ
ットがあるか否かを示す信号を発生し、コンパレータ３
０は右バンク内にキャッシュヒットがあるか否かを示す
信号を発生する。左及び右キャッシュヒット信号はＯＲ
ゲート３１において論理和され、線１４上にヒット／ミ
ス信号を発生する。また、データマルチプレクサ３２は
コンパレータ２８、３０の少なくとも一方からのキャッ
シュヒット信号に応答してデータバスを左または右キャ
ッシュメモリバンクに選択的に接続する。

【００２３】図３にキャッシュメモリに記憶される情報
をさらに示す。論理的には、キャッシュメモリは指標ア
ドレスによって指標付けられた１２８行として構成され
ている。各行は、左バンク及び右バンクのそれぞれに１
つのタグと４つの４倍長語からなる１つのデータブロッ
クとを含む。各行内の２つのタグ及び２つのデータブロ
ックに対応付けて記憶されているのは、左または右バン
クの何れが最後に割当てられたかを示す割当てビット（
Ａ）である。もしキャッシュメモリはアクセスされたが
ミスが発生すれば、割当てビットが検査されて左バンク
または右バンク内のキャッシュブロックを主メモリから
受けた新しいデータに置換すべきか否かが決定される。 もし左バンクが最後に割当てられたのであれば、今度は
右バンクが新データを受けるように割当てられる。 逆の場合には、左バンクが新データ受入れのために割当
てられる。新データをキャッシュメモリに転送する過程
で、割当てビットの状態が切替えられる。

【００２４】各列は、各バンク毎に、上述したタグ及び
４つの４倍長語の他に、１つのタグパリティビット（Ｔ
Ｐ）と４つの有効ビット（ＶＢ）とを含む。タグパリテ
ィはタグのパリティを示し、誤り検出のために使用され
る。例えば、タグコンパレータ（図１の２８及び３０）
はパリティ検査回路（図示せず）であり、もし一方のコ
ンパレータがタグパリティエラーを検出すればそのコン
パレータは、タグアドレスがキャッシュメモリから読み
出したタグと一致しないことを指示するようになる。さ
らに、パリティエラーは診断及び保守の目的で中央処理
装置（図示せず）へ通知することができる。

【００２５】４つの各有効ビット（ＶＢ）は各データブ
ロック内の４つの４倍長語の１つに対応している。各４
倍長語毎に有効ビットを設けることによって、キャッシ
ュの再充填をより柔軟にすることができる。（何故なら
ば、現在主メモリから入手できるのがキャッシュブロッ
クのデータの一部である場合に限ってそのキャッシュブ
ロックの再充填が可能となるからである。）また、文脈
スイッチ中に、全ての有効ビットはデータを除く他の全
てのビットと共に“フラッシュ”操作でクリアされ、キ
ャッシュ内のデータが新文脈に対して適切ではないこと
が示される。

【００２６】図３の論理構成は、メモリセルアレイを１
２８行６２７列に編成すべきであることを示唆している
。もしこのようなメモリを普通に構築すれば、行は７ビ
ットの指標を受ける行デコーダによって選択されて１２
８の行選択信号を発生することになろう。これらの行選
択信号はメモリセルアレイの語線に印加され、アクセス
された情報はアレイの列に沿うビット線を介してメモリ
アレイから受けることになる。しかし、キャッシュが物
理アドレスタグを記憶し、システムが仮想アドレスによ
ってアクセスされる場合には、このような普通のメモリ
アレイ構成ではキャッシュメモリシステムが過度に減速
することが分った。

【００２７】キャッシュメモリシステムのメモリアクセ
ス速度は、指標アドレスの変換済部分を使用して、行デ
コーダではなくサブアレイマルチプレクサを動作させる
ことによって大巾に改善される。もし行復号に必要なも
のが変換済のアドレスだけであれば、ページフレーム番
号を入手するために変換バッファメモリ（図１の１１）
が仮想ページ番号を変換するためにアクセスされる時間
中に、メモリセルをアクセスすることが可能となり、そ
れらのビット線は記憶した情報信号を受けることが可能
になる。極めて最適の設計では、例えば情報がメモリセ
ルアレイのビット線から使用可能になるのとほぼ同時に
サブアレイマルチプレクサ（図１の２２）を付活するよ
うに指標アドレスの変換済部分が使用される。

【００２８】しかし、図１及び図３に示すようなメモリ
構成は、メモリセルアレイを集積回路として実現しよう
とすると物理的に困難をもたらす。行デコーダ１６は４
つのアドレスビット（ビット５，６，７及び８）しか復
号しないから、１６の個別の行選択信号だけを発生する
。図３の１２８の各行は６２７ビットを含んでいるから
、１２８行の普通のメモリセルアレイ構成の代りに１６
行構成にすると、５０１６列が必要になる。長さが幅の
２４０倍にも達するこのような長い痩身のメモリセルア
レイは全く受入れられないであろう。縦横比が望ましく
ないばかりか、長い語線に沿う伝達遅延を減少させる手
段も必要になるであろう。

【００２９】図８を参照して後述するように、この問題
の解決法は１２８行のアレイを使用することであるが、
このようにするには行デコーダ１６は同時に８つの異な
る行を選択し、これら８つの各行が１６の隣接行からな
る分離したサブアレイを含むことになる。これは列から
のデータの多重化（マルチプレクシング）をより困難な
らしめるが、この付加的な問題は、ビット線をセグメン
ト化し、アレイ内のメモリセル上に伸びるデータ線にこ
れらのセグメント化されたビット線を多重化することに
よって解消される。

【００３０】図４は、図１のメモリセルアレイ１５内の
個々のメモリセルの回路図である。この例ではメモリセ
ルは静的なＣＭＯＳ６トランジスタ配列である。論理１
または論理０の何れかを保持する双安定回路を形成する
ために、セル４０は語線４３と１対の相補ビット線４４
，４５との交点に配置され相互に接続されている１対の
インバータ４１及び４２を含む。

【００３１】メモリセルがアドレスされた時に、記憶し
ている情報を相補ビット線上に発生させるために、ビッ
ト線はそれぞれＮＭＯＳトランジスタ４６，４７（語線
４３上の選択信号によって動作せしめられる）を通して
インバータ４１，４２の出力に接続されている。換言す
れば、語線が行デコーダ（図１の１６）から選択信号（
Ｈで活動）を受けると、語線を含むその行内の各セルの
インバータ４１，４２はそれぞれビット線４４及び４５
に接続される。インバータ４１及び４２による相補的な
動作によって一方のビット線は放電し、他方のビット線
は充電されたままとなる。また書き込み動作中には、両
ビット線は外部から相補的な論理レベルにされるが、こ
れらはインバータ４１及び４２によって発生される論理
レベルに対抗するかも知れない。このような場合、ビッ
ト線に対する外部の駆動能力をインバータ４１及び４２
の駆動能力より遙かに大きくしてインバータの論理レベ
ルを外部から印加する論理レベルに強制し、インバータ
の論理状態をスイッチさせる。

【００３２】有効ビット用のメモリセルは、これらのメ
モリセルを全て並列ヘラッシュ動作によってクリアする
ための別のトランジスタ４８を含む。フラッシュ線４９
に信号が印加されると、トランジスタ４８は導通せしめ
られ、インバータ４２の出力を論理Ｌレベルにする。ト
ランジスタ４８の駆動能力はインバータ４２の駆動能力
より大きくしてあり、もしインバータがとっているメモ
リセルの論理状態がこれに対抗するようであれば、その
状態をスイッチさせるのに充分である。

【００３３】メモリセルの列は、図５に示すように、予
備充電回路５０によって終端されており、また図６に示
すようにセンス増幅器６０によって終端してもよい。し
かし、図１のキャッシュメモリの場合には、この好まし
いアレイ構造はデータビットのためのセンス増幅器を必
要としないことを理解されたい。何故ならば、データビ
ットに対するメモリアクセス速度を増すためのセンス増
幅器を必要としない程ビット線セグメントが充分に短か
くなっているからである。センス増幅器は、図６におい
て、それらの代りにそれらの正入力６１をそれらの出力
６２に直接接続することによって省略することができる
。しかし、タグビットのメモリアクセス速度を約３０％
だけ増加させてタグコンパレータ（図１の２８及び３０
）の付加的な遅延を補償するためにはセンス増幅器を用
いることか望ましい。

【００３４】予備充電回路５０は、メモリセルの行のア
ドレス指定に先立って、ビット線４４，４５を論理Ｈ（
＋ＶＤＤ）に充電するために使用される。図５に示すよ
うに、ビット線４４，４５は１対のＰＭＯＳトランジス
タ５１，５２によって論理Ｈレベルに充電される。また
これらのビット線は第３のＰＭＯＳトランジスタ５３に
よって短絡されている。このようにしてビット線が充電
された後、語線選択信号が行デコーダ（図１の１６）か
ら供給されて記憶している情報信号がビット線上に現わ
れるのである。

【００３５】センス増幅器６０はビット線上に現われる
記憶された情報信号を検知する。図６に示すように、セ
ンス増幅器６０はセンス線６４に印加される論理Ｈ信号
によってゆるやかに導通する電流シンク用トランジスタ
６３を含む。ビット線４４，４５間の電圧差はセンス増
幅器の正入力６１及び負入力６５に供給され、この電圧
差はＮＭＯＳ差動対トランジスタ６６及び６７によって
検知される。これらの差動トランジスタ６６及び６７に
はそれぞれＰＭＯＳトランジスタ６８及び６９が負荷と
して接続されている。これらの各ＮＭＯＳトランジスタ
とそのＰＭＯＳ負荷トランジスタとはインバータを形成
しており、これら２つのインバータの入力と出力とが交
又結合されていて、トランジスタ６３がセンス線信号に
よって完全導通すると完全な論理振幅を発生するように
なる。

【００３６】図７はキャッシュメモリ内の割当てビット
、タグパリティビットまたはタグビットのための多重化
回路７０（予備充電回路５０及びセンス増幅器６０を含
む）の相互接続を示す図である。この多重化回路は“ス
ーパビット”データ線７１への読み出しまたは該線から
の書き込みのために双方向特性である。制御線７２上の
サブアレイ読み出し信号に応答してドライバ７３はセン
ス増幅器６０の出力をデータ線７１上に供給する。 制御線７４上のサブアレイ書き込み信号に応答してドラ
イバ７５及び７６はビット線４４及び４５上に相補信号
を供給する。ドライバ７６はデータ線７１上の信号の補
数をインバータ７７から入手する。

【００３７】図８はキャッシュメモリ内の４倍長語から
のビットを“スーパビット”データ線８１と交換するた
めの多重化回路８０を示す図である。この多重化回路は
、図７に示す組合せ７８と同様に、センス増幅器８２、
ドライバ８３，８４及び８５及びインバータ８６を使用
して“読み書き”センス増幅器組合せ８７を形成してい
る。さらにこの多重化回路は、この“読み書き”センス
増幅器組合せ８７と４つの予備充電回路８９，９０，９
１及び９２（これらはビットｂ０　，ｂ１　，ｂ２　及
びｂ３　のための４対の隣接相補ビット線を終端する）
とを相互接続する４ビット双方向マルチプレクサ８８を
も含む。

【００３８】図９に４ビットマルチプレクサ８８の回路
図を示す。データは、ＣＭＯＳ伝送ゲート９５，９６，
９７，９８，９９，１００，１０１，１０２の選択され
た対によって相補書き込み入力（ＷＯ，ＷＯ）から相補
ビット線の選択された対へ渡される。しかしビット線の
選択された対からデータを読み出す場合には、ＣＭＯＳ
伝送ゲートは必要としない。その代りとしてＰＭＯＳ通
過トランジスタを使用することが可能であるが、もしこ
れらのデータビットのためにセンス増幅器も使用するの
であればＰＭＯＳトランジスタを使用すべきである。こ
れらのデータビットのためにセンス増幅器を使用しない
場合には、ＰＭＯＳトランジスタの代りにＮＭＯＳ通過
トランジスタを使用することがてきる。ＮＭＯＳ通過ト
ランジスタの方がＰＭＯＳ通過トランジスタより遅延が
小さいからビット線の選択された対が５データを読み出
すために、ＮＭＯＳ通過トランジスタ１０３，１０４，
１０５，１０６，１０７，１０８，１０９及び１１０が
４ビットマルチプレクサ８８内に使用されているのであ
る。

【００３９】図１０はキャッシュデータの読み書きのた
めの制御信号のシーケンスをより明瞭に示すタイミング
図である。“早めアドレスストローブ”信号が現われる
時には行アドレスは安定している。行アドレスの安定性
は、例えば早めアドレスストローブが現われる時に早め
アドレスをラッチすることによって保証する。早めアド
レスストローブが現われると、行デコーダ（図１の１６
）内を安定させるためにアドレス信号にある時間長が必
要である。行デコーダ内のアドレスが安定した後に行デ
コーダは“行動作”信号によって動作させられる。行動
作信号が立下った後に、選択された行内のメモリセルの
インバータ（図４の４１，４２）をビット線（図４の４
４，４５）から切離すためにある時間長が必要である。 このある時間長の後に“予備充電”信号が現われてビッ
ト線の予備充電が行われる。予備充電信号は、行アドレ
スストローブの出現によって立下る。これによってある
行のメモリセルが選択されている時にはビット線が予備
充電されることはなく、ビット線の予備充電がもたらす
メモリセル内のインバータの争いを阻止する。

【００４０】ビット線はインバータ（図４の４１，４２
）の駆動能力に対してかなり大きい容量を有しているか
ら、選択されたメモリセルが選択されたビット線上に情
報信号を出現させるまでにはかなり時間長を必要とする
。メモリセルの大きさが小さいこと、及びインバータの
駆動能力に打勝ってセルへ情報を書き込みたいことから
、インバータの駆動能力はかなり小さくしてある。２５
０ｍＶ程度の差動電圧が相補ビット線にまたがって出現
した後にセンス信号が現われる。例えば図６に示すセン
ス信号は行動作信号の出現期間の中間点で出現する。

【００４１】センス信号は、センス増幅器の小さい差動
余裕度を妨害しないようにかなりゆるやかに現われる。 センス信号が完全に出現すると、読み出し動作中はサブ
アレイ読み出し信号（図７及び８の線７２上）が出現し
、センス増幅器を“スーパビット”データ線（図７の７
１、または図８の８１）に接続し、また書き込み動作中
はサブアレイ書き込み信号（図７及び８の線７４上）が
読み出し信号に代って出現する。

【００４２】図１１はキャッシュメモリ１０のサブアレ
イ１２０を構成する行デコーダ１６、メモリセル４０、
読み書きセンス増幅器回路組合せ７８，８７及び４ビッ
トマルチプレクサ８８間の相互接続を示す回路図である
。語線４３はメモリセル４０の行に沿って伸び、ビット
線４４，４５はメモリセルの列に沿って伸びている。 ビット線４４，４５のセグメントは予備充電回路５０，
８９，９０，９１，９２によって終端されている。

【００４３】図１１に示すように、サブアレイはタグを
記憶するセル１２１と４倍長語を記憶するセル１２２と
に細分されている。４倍長語用４ビットマルチプレクサ
は４倍長語デコーダ１２３からの制御信号によって制御
される。読み書きセンス増幅器７８，８７はサブアレイ
デコーダ１２４からのサブアレイ読み出し信号及び書き
込み信号によって一斉に制御される。

【００４４】さて図１２は、図１のキャッシュメモリ１
０内に使用するための組合せメモリセルアレイを形成す
るように相互接続された８つのサブアレイ回路１２０の
回路図である。先ず、図１１に示したような単一のサブ
アレイ回路１２０自体を全メモリセルアレイ１５のため
に使用できることに注目すべきである。この場合、図１
１のメモリセルアレイを行方向に拡張して５，０１６列
を含むようにする。しかしこれによってメモリセルのア
レイは列方向に過度に狭く、また行方向に長くなってし
まう。そこでメモリセルアレイを８つのサブアレイ００
２　，００１２　，───１１１２　に細分する。

【００４５】物理的には全メモリセルアレイは、アレイ
の列を横切って伸びる語線と、アレイの列に沿って伸び
るビット線とを含むが、ビット線はサブアレイ間で不連
続である。図１２に示すように、例えば割当てビット（
Ａ）のための第１ビット線はメモリセルサブアレイ００
０２　のためにビット線セグメント１３１を有し、サブ
アレイ００１２　のためにビット線セグメント１３２を
有し、サブアレイ１１１２　のためにビット線セグメン
ト１３３を有している。しかし、メモリはアレイ内のメ
モリセル上を、特に第１のサブアレイ０００２　用を除
く全てのサブアレイ上を伸びる複数の“スーパビット”
データ線を含んでいる。別の実施例（図示せず）におい
ては、“スーパビット”データ線は、アレイの中央を横
切って行方向に沿って走る入力・出力線（図示せず）と
交又させてある。この場合、“スーパビット”が最後の
サブアレイ１１１２　上を伸びることはない。

【００４６】ビット線セグメントは、指標アドレスの変
換されない部分（物理アドレスのビット９、１０及び１
１）によって供給されるサブアレイアドレスに応答して
“スーパビット”データ線へ多重化される。即ち、サブ
アレイ０００２　用のサブアレイデコーダ１２４は、ア
ドレスビット１１，１０，９が０，０，０である場合に
だけ読み書きセンス増幅器組合せ７８を付活する。同様
に、第２のサブアレイ００１２　のためのサブアレイデ
コーダ１３４はアドレスビット１１，１０，９が０，０
，１の場合にのみサブアレイ００１２用の読み書きセン
ス増幅器組合せ１３５を動作可能ならしめる。また同様
に、８番目のサブアレイ１１１２　用サブアレイデコー
ダ１３６はアドレスビット１１，１０，９が１，１，１
である場合にだけ読み書きセンス増幅器組合せ１３７を
動作可能ならしめる。

【００４７】キャッシュメモリ１０を半導体サブストレ
ート上の集積回路とし、線７１のような“スーパビット
”データ線をビット線が形成されている金属化層上の、
該層とは離間した金属化層内に形成させることが好まし
い。データ線は、例えば読み書きセンス増幅器によって
これらのデータ線を多重化する隣接ビット線に沿って伸
ばす。例えばデータ線７１はビット線セグメント１３２
及び１３３に沿って、且つこれらのセグメント上を伸び
る。データ線７１は読み書きセンス増幅器組合せ７８，
１３５及び１３７によってビット線セグメント１３１，
１３２，及び１３３を多重化する。

【００４８】４倍長語用４ビットマルチプレクサは組合
って各サブアレイのための１対の４倍長語マルチプレク
サを形成する。例えばサブアレイ０００２　は、第１の
４倍長語マルチプレクサ１３８及び第２の４倍長語マル
チプレクサ１３９に組合わされている。組合わされた読
み書きセンス増幅器のバンク１４２から得られるマルチ
プレクサ１３８の出力は、サブアレイ００１２　用読み
書きセンス増幅器のバンク１４４から得られる４倍長語
マルチプレクサ１４０の出力、及びサブアレイ１１１２
　用読み書きセンス増幅器のバンク１４５から得られる
４倍長語マルチプレクサ１４１の出力のような各サブア
レイ用４倍長語マルチプレクサの出力と“スーパビット
”データ線上で並列に結線される。

【００４９】メモリセルのサブアレイは多重化要素によ
って互に分離されている。各行の多重化要素は、行デコ
ーダ１６がある行内のメモリセルを動作可能ならしめる
のと同じようにして、デコーダによって選択され、動作
可能ならしめられる。しかし多重化要素を動作可能なら
しめるデコーダには、行アドレスビットに対して遅延し
ている“遅め”アドレスビットを供給することができる
。これにより、（メモリセルのサブアレイは、指標アド
レスのある部分が変換バッファによって変換されている
時に行デコーダによって選択することができるので）仮
想アドレスによるキャッシュメモリのアクセス速度を増
加させることができる。またこれは、（別の複数のサブ
アレイを付加することによってキャッシュメモリを増大
させることができるので）メモリのアクセス速度を低下
させることなくキャッシュメモリの大きさを増大させる
ことをも可能にする。これは、このキャッシュメモリ構
成のアクセス速度に悪影響を与えることなく遅めビット
の数を増加させる。

【００５０】以上に説明したように、キャッシュメモリ
のメモリセルアレイの物理構成は、ビット線を分割して
アレイをサブアレイに分割し且つビット線をデータ線に
多重化することによって、その論理構成とは異なってい
る。ビット線を分割することによって“早め”アドレス
ビット数に対する“遅め”アドレスビット数が増加する
ので仮想アドレスを使用するシステムにおけるメモリア
クセス速度が増加する。データ線をアレイ内のメモリセ
ル上でビット線と平行に伸ばし、金属化層内のデータ線
をビット線の金属化層上に且つこの層から離間させて形
成することによって、経路指定の諸問題は回避される。 複数のビット線セグメントは各データ線に多重化され、
入力／出力線への最終マルチプレクサを省いている。

【００５１】以上の説明は本発明の特定の実施例に対し
てなされたものであり、例示の目的でなされたに過ぎな
い。しかし当業者ならば本発明の範囲から逸脱すること
なく本発明の方法及び装置に多くの変更及び変化を考案
できることは明白であろう。

【図面の簡単な説明】

【図１】本発明を使用したキャッシュメモリのブロック
線図であり、

【図２】図１のキャッシュメモリシステムに使用される
仮想アドレス及び物理アドレスの成分を示す図であり、

【図３】キャッシュメモリ内に記憶される情報の論理構
成を示す図であり、

【図４】図１のキャッシュメモリをＣＭＯＳメモリセル
によって実現した回路図であり、

【図５】図１のキャッシュメモリのＣＭＯＳ実施例内の
ビット線を予備充電するために使用される回路の回路図
であり、

【図６】図１のキャッシュメモリのＣＭＯＳ実施例のた
めのセンス増幅器の回路図であり、

【図７】図１のキャッシュメモリのＣＭＯＳ実施例にお
いてタグ情報を読み出し、書き込むサブアレイ多重化回
路の回路図であり、

【図８】図１のキャッシュメモリのＣＭＯＳ実施例にお
いてキャッシュブロックから選択された４倍長語を読み
出し、書き込むサブアレイ多重化回路の回路図であり、

【図９】図８のサブアレイ多重化回路に使用される４ビ
ット双方向マルチプレクサの回路図であり、

【図１０】
図１のキャッシュメモリに使用される種々の制御信号と
、読み出しサイクル中及び書き込みサイクル中のビット
線上の典型的な信号とを示すタイミング図であり、

【図１１】図１のキャッシュメモリのメモリセルサブア
レイと、復号及び多重化回路へのその相互接続の回路図
であり、

【図１２】図１のキャッシュメモリの好ましい物理構成
におけるメモリセルサブアレイ間の接続を示す回路図で
ある。

【符号の説明】

１０　　キャッシュメモリ １１　　変換バッファ １５　　メモリセルアレイ １６　　行デコーダ １８，１９　　４倍長語マルチプレクサ２２　　サブア
レイマルチプレクサ ２４−２７，６０　　センス増幅器 ２８，３０　　コンパレータ ３１　　ＯＲゲート ３２　　データマルチプレクサ ４０　　メモリセル ４１，４２，７７　　インバータ ４３　　語線 ４４，４５　　ビット線 ４６−４８，６３，６６，６７　　ＮＭＯＳトランジス
タ５０，８９−９２　　予備充電回路 ５１−５３，６８，６９　　ＰＭＯＳトランジスタ７０
，８０　　多重化回路 ７１，８１　　スーパビットデータ線 ７３，７５，７６　　ドライバ ７８，８７，１３５，１３７，１４０−１４２，１４４
，１４５　　読み書きセンス増幅器組合せ８８　　マル
チプレクサ ９５−１０２　　ＣＭＯＳトランジスタ１０３−１１０
　　ＮＭＯＳ通過トランジスタ１２０　　サブアレイ回
路 １２１　　タグ記憶セル １２２　　４倍長語記憶セル １２３　　４倍長語デコーダ

Claims (20)

【特許請求の範囲】
1. 【請求項１】　　メモリセルの行及び列のアレイ（１５
   ）と、メモリセルの行に沿って伸びる語線と、メモリセ
   ルの列に沿って伸びるビット線（４４，４５）と、行ア
   ドレスを復号して選択信号を語線上に供給するアドレス
   デコーダ（１６）と、若干のビット線からのタグ出力と
   、サブブロックアドレスに応答して他のビット線にデー
   タ出力を多重化するデータ多重化装置とを有し、アドレ
   スデコーダがその行に沿う語線上に選択信号を供給した
   時、記憶している情報信号をその列に沿うビット線に供
   給する装置を各メモリセルが含むキャッシュメモリ（１
   ０）であって、アレイが隣接するメモリセルの行からる
   複数のサブアレイに細分され、各サブアレイが行アドレ
   スによってアドレスされる行を有し、ビット線がサブア
   レイ間で不連続であって各サブアレイ内にビット線セグ
   メントを有し、前記メモリがアレイ内のメモリセル上を
   伸びるデータ線と、サブアレイアドレスに応答してビッ
   ト線セグメントをデータ線へ多重化する装置（２２）と
   をも含むことを特徴とするキャッシュメモリ。
2. 【請求項２】　　データ線が、サブアレイの最初の１つ
   を除きメモリセルの全てのサブアレイ上を伸びている請
   求項１に記載のキャッシュメモリ。
3. 【請求項３】　　メモリが半導体サブストレート上の集
   積回路であり、データ線はビット線が形成されている金
   属化層上の、この層とは離間した金属化層内に形成され
   ている請求項１または２に記載のキャッシュメモリ。
4. 【請求項４】　　データ線がビット線セグメントに沿っ
   て伸び、ビット線セグメントが多重化装置によってデー
   タ線に多重化される請求項１乃至３の何れかに記載のキ
   ャッシュメモリ。
5. 【請求項５】　　メモリセルの列が、タグを記憶するよ
   うになっていて各ビット線毎にそれぞれデータ線が設け
   られている一組の列と、これらのタグに対応付けられた
   データ語のブロックを記憶するようになっていて隣接す
   るビット線からなる複数の群のそれぞれにデータ線が設
   けられている一組の列とを含む請求項１乃至４の何れか
   に記載のキャッシュメモリ。
6. 【請求項６】　　仮想アドレスを変換してサブアレイア
   ドレスを発生する装置をも具備し、行アドレスが仮想ア
   ドレスの変換されない部分である請求項１乃至５に記載
   のキャッシュメモリ。
7. 【請求項７】　　メモリが読み出し／書き込みメモリで
   あり、データ多重化装置及びサブアレイ多重化装置が双
   方向性である請求項１乃至６の何れかに記載のキャッシ
   ュメモリ。
8. 【請求項８】　　サブアレイ多重化装置が各サブアレイ
   に対応付けられた多重化要素の行からなり、多重化要素
   の列がサブアレイ内のメモリセルの行に平行であり、こ
   の行に整列され、そしてこの行に隣接している請求項１
   乃至７の何れかに記載のキャッシュメモリ。
9. 【請求項９】　　各データ線が各行内のそれぞれの多重
   化要素に接続されている請求項１乃至８の何れかに記載
   のキャッシュメモリ。
10. 【請求項１０】　　メモリセルの行及び列のアレイ（１
    ５）と、メモリセルの行に沿って伸びる語線と、メモリ
    セルの列に沿って伸びるビット線（４４，４５）と、行
    アドレスを復号して選択信号を語線上に供給するアドレ
    スデコーダ（１６）と、若干のビット線からのタグ出力
    と、サブブロックアドレスに応答して他のビット線にデ
    ータ出力を多重化するデータ多重化装置とを有し、アド
    レスデコーダがその行に沿う語線上に選択信号を供給し
    た時、記憶している情報信号をその列に沿うビット線に
    供給する装置を各メモリセルが含む半導体サブストレー
    ト上の集積回路キャッシュメモリ（１０）であって、ア
    レイが隣接するメモリセルの行からなる複数のサブアレ
    イに細分され、ビット線がサブアレイ間で不連続であっ
    て各サブアレイ内にビット線セグメントを有し、前記メ
    モリがアレイ内のメモリセル上を伸びるデータ線と、サ
    ブアレイアドレスに応答してビット線セグメントをデー
    タ線へ多重化するサブアレイ多重化装置（２２）とをも
    含み、データ線がサブアレイ多重化装置によって多重化
    されるビット線セグメントに沿って伸び、サブアレイ多
    重化装置が各サブアレイに対応付けられた多重化要素の
    行からなり、多重化要素の列がサブアレイ内のメモリセ
    ルの行に平行であり、この行に整列され、そしてこの行
    に隣接していることを特徴とするメモリ。
11. 【請求項１１】　　各データ線が各行内のそれぞれの多
    重化要素に接続されている請求項１０に記載のメモリ。
12. 【請求項１２】　　データ線は、ビット線が形成されて
    いる金属化層上の、この層とは離間した金属化層内に形
    成されている請求項１０または１１に記載のメモリ。
13. 【請求項１３】　　メモリセルの列が、タグを記憶する
    ようになっていて各ビット線毎にそれぞれデータ線が設
    けられている一組の列と、これらのタグに対応付けられ
    たデータ語のブロックを記憶するようになっていて隣接
    するビット線からなる複数の群のそれぞれにデータ線が
    設けられている一組の列とを含む請求項１０乃至１２の
    何れかに記載のメモリ。
14. 【請求項１４】　　仮想アドレスを変換してサブアレイ
    アドレスを発生する装置をも具備し、メモリセルの行が
    仮想アドレスのどの変換されない部分によっても選択さ
    れることがない請求項１０乃至１３の何れかに記載のメ
    モリ。
15. 【請求項１５】　　メモリセルの行及び列のアレイと、
    メモリセルの行に沿って伸びる語線と、メモリセルの列
    に沿って伸びるビット線と、行アドレスを復号して語線
    上に選択信号を供給するアドレスデコーダとを有し、ア
    ドレスデコーダがその行に沿う語線上に選択信号を供給
    した時、記憶している情報信号をその列に沿うビット線
    上に供給する装置を各メモリセルが含むメモリであって
    、アレイが隣接メモリセルの行からなる複数のサブアレ
    イに細分され、ビット線がサブアレイ間で不連続であっ
    て各サブアレイ内にビット線セグメントを有し、前記メ
    モリがサブアレイアドレスに応答してビット線セグメン
    トをデータ線へ多重化する装置と、仮想アドレスを変換
    してサブアレイアドレスを発生する装置とをも含み、多
    重化装置が各サブアレイに対応付けられた多重化要素の
    行からなり且つサブアレイ内のメモリセルの行に隣接し
    ており、メモリセルの行が仮想アドレスのどの変換され
    ない部分によっても選択されることがないことを特徴と
    するメモリ。
16. 【請求項１６】　　メモリが連想メモリであり、メモリ
    セルの列が、タグを記憶するようになっていて各ビット
    線毎にそれぞれデータ線が設けられている一組の列と、
    これらのタグに対応付けられたデータ語のブロックを記
    憶するようになっていて隣接するビット線からなる複数
    の群のそれぞれにデータ線が設けられている一組の列と
    を含む請求項１５に記載のメモリ。
17. 【請求項１７】　　メモリセルの隣接する行からなるサ
    ブアレイを含むキャッシュメモリを仮想アドレスでアド
    レスする方法であって、 （１）仮想アドレスの変換されない部分に応答して各サ
    ブアレイ内のメモリセルの行を選択する段階、（２）仮
    想アドレスを変換して変換されたアドレス部分を入手す
    る段階、及び （３）変換されたアドレス部分に応答してサブアレイの
    選択された１つからデータを入手する段階を具備する方
    法。
18. 【請求項１８】　　段階（１）及び（２）が並列に遂行
    される請求項１７に記載の方法。
19. 【請求項１９】　　段階（１）及び（２）が同時に遂行
    される請求項１７及び１８の何れかに記載の方法。
20. 【請求項２０】　　段階（３）が、データ線を選択され
    たサブアレイ内のビット線セグメントに接続するマルチ
    プレクサによって遂行される請求項１７乃至１９の何れ
    かに記載の方法。