JPS63101944A - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JPS63101944A JPS63101944A JP61247414A JP24741486A JPS63101944A JP S63101944 A JPS63101944 A JP S63101944A JP 61247414 A JP61247414 A JP 61247414A JP 24741486 A JP24741486 A JP 24741486A JP S63101944 A JPS63101944 A JP S63101944A
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- 230000015654 memory Effects 0.000 title claims abstract description 124
- 239000000872 buffer Substances 0.000 claims abstract description 25
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
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- 238000004364 calculation method Methods 0.000 description 1
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- 239000011159 matrix material Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想記憶方式とバッファ記憶方式を採用した電
子計算機の記憶制御装置に関する。
子計算機の記憶制御装置に関する。
近年の大型及び中型に類する電子計算機は、仮想記憶方
式とバッファ記憶方式を一般的に併用している。仮想記
憶方式はプログラマに実記憶の大きさを意識することな
くコーディングを可能とする方式で、プログラマは実記
憶上の実アドレスではなく仮想記憶上の仮想アドレスが
与えられる。
式とバッファ記憶方式を一般的に併用している。仮想記
憶方式はプログラマに実記憶の大きさを意識することな
くコーディングを可能とする方式で、プログラマは実記
憶上の実アドレスではなく仮想記憶上の仮想アドレスが
与えられる。
一方バツフ７記憶方式は大容量ではあるが演算速度に比
較して低速な主記憶とのギャップを補うため中央処理装
置と主記憶の間に高速小容量のバラ・フッ記憶を配して
記憶階層を構成する方式である。
較して低速な主記憶とのギャップを補うため中央処理装
置と主記憶の間に高速小容量のバラ・フッ記憶を配して
記憶階層を構成する方式である。
仮想記憶方式では、主記憶参照に先立って、仮想アドレ
スを実アドレスに変換する必要がある。
スを実アドレスに変換する必要がある。
仮想アドレスの実アドレスへの変換はプログラムが用意
した主記憶上のアドレス変換テーブルを参。
した主記憶上のアドレス変換テーブルを参。
照して行うが、毎回低速な主記憶を参照していたのでは
アドレス変換のオーバヘッドが大きい。そこで−産生記
憶を参照して得た仮想アドレスと実アドレスの変換対を
記憶してお（アドレス変換バッファ（以下ＴＬＢ：Ｔｒ
ａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅ
ｒと呼ぶ）を配し、主記憶参照時に該当仮想アドレスが
ＴＬＢに存在するか否かチェックし、存在する時（プロ
グラムの局所性によりこの確率が非常に高い）は。
アドレス変換のオーバヘッドが大きい。そこで−産生記
憶を参照して得た仮想アドレスと実アドレスの変換対を
記憶してお（アドレス変換バッファ（以下ＴＬＢ：Ｔｒ
ａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅ
ｒと呼ぶ）を配し、主記憶参照時に該当仮想アドレスが
ＴＬＢに存在するか否かチェックし、存在する時（プロ
グラムの局所性によりこの確率が非常に高い）は。
高速に実アドレスを得られるようにしている。
バッファ記憶方式に於ては、バッファ記憶は主記憶の一
部の写しであるため、その対応関係を記憶するためには
バッファ・アドレス・アレイ（以下ＢＡＡ ： Ｂｕｆ
ｆｅｒ Ａｄｄｒｅｓｓ Ａｒｒａｙと呼ぶ）が配され
ている。中央処理装置が仮想アドレスで主記憶参照を起
動すると、ＴＬＢにより変換された実アドレスがＢＡＡ
に存在するか否かチェックされ、存在する時（プログラ
ムの局所性によりこの確率が非常に高い）はバッファ記
憶から高速に該当データが読み出されて中央処理装置に
送られる。
部の写しであるため、その対応関係を記憶するためには
バッファ・アドレス・アレイ（以下ＢＡＡ ： Ｂｕｆ
ｆｅｒ Ａｄｄｒｅｓｓ Ａｒｒａｙと呼ぶ）が配され
ている。中央処理装置が仮想アドレスで主記憶参照を起
動すると、ＴＬＢにより変換された実アドレスがＢＡＡ
に存在するか否かチェックされ、存在する時（プログラ
ムの局所性によりこの確率が非常に高い）はバッファ記
憶から高速に該当データが読み出されて中央処理装置に
送られる。
以上の説明ではＴＬＢ、ＢＡＡの参照はシリアルに行わ
れる様に説明したが、処理の高速化の為にはパラレル（
参照することが必要である。この場合。
れる様に説明したが、処理の高速化の為にはパラレル（
参照することが必要である。この場合。
仮想アドレスでＢＡＡが参照される。さらに正確に記述
すれば仮想アドレス内の実アドレス部（ページ内アドレ
ス）でＢＡＡが参照されるようになっている。なお、主
記憶とバッファ記憶のデータ対応はブロックと呼ばれる
３２Ｂあるいは６４Ｂが一般的であることから、ＢＡＡ
参照に使用可能なビット数は高々６ないし７ビツトにな
る。
すれば仮想アドレス内の実アドレス部（ページ内アドレ
ス）でＢＡＡが参照されるようになっている。なお、主
記憶とバッファ記憶のデータ対応はブロックと呼ばれる
３２Ｂあるいは６４Ｂが一般的であることから、ＢＡＡ
参照に使用可能なビット数は高々６ないし７ビツトにな
る。
第５図は前記のＴＬＢとＢＡＡをパラレルに参照する方
式のバッファ記憶装置の一例を示すブロック図である。
式のバッファ記憶装置の一例を示すブロック図である。
中央処理装置で発生するメモリ要求リクエストは仮想ア
ドレスをレジスタｌに格納する。
ドレスをレジスタｌに格納する。
仮想アドレスのページ・アドレスの下位ビットでＴＬＢ
２の該当エントリが索引される。本例ではＴＬＢ２はに
カラム×２０つから成り、２−１が第１０つ、２−２が
第２０つを示している。つまり、第１０つと第２０つに
それぞれに組のエントリがある。ＴＬＢの各ロウ２−１
．２−２の各エントリは仮想アドレス部、有効フラグ・
ビット部及び実アドレス部から成る。ＴＬＢ２の各ロウ
から読み出されたＬ部及び７部の内容は、該当する仮想
アドレス比較回路４−１．４−２によってレジスタ１内
のページ・アドレスの上位ビットと比較される。
２の該当エントリが索引される。本例ではＴＬＢ２はに
カラム×２０つから成り、２−１が第１０つ、２−２が
第２０つを示している。つまり、第１０つと第２０つに
それぞれに組のエントリがある。ＴＬＢの各ロウ２−１
．２−２の各エントリは仮想アドレス部、有効フラグ・
ビット部及び実アドレス部から成る。ＴＬＢ２の各ロウ
から読み出されたＬ部及び７部の内容は、該当する仮想
アドレス比較回路４−１．４−２によってレジスタ１内
のページ・アドレスの上位ビットと比較される。
ページ内アドレスの上位ビットでＢＡＡが索引される。
本例ではＢＡＡ３はｌカラム×２０つから成り、３−１
と３−２が第１０つ、第２０つを示し℃いる。つまり、
各ロウは、それぞれ１組のエントリを持っている。ＴＬ
Ｂ２とＢＡＡ３をパラレルに参照する方式では、バッフ
ァメモリのブロック・サイズによりＢＡＡのカラム数ｌ
が決定される。即ち、ページ・サイズ４ＫＢ、ブロック
・サイズ６４Ｂの場合、！＝６４カラムである。ロウ数
はバッファ・メモリ容量により決定される。ＢＡＡ３の
各エントリは実アドレス部■及び有効フラグ・ビット部
間から成る。実アドレス比較回路６−１．６−２は、選
択回路５を通じて入力されるところのＴＬＢ２−１のＲ
部から読出される実アドレス（ページアドレス）または
中央処理装置が直接レジスタ１に格納する実アドレス（
ページアドレス）と、対応するＢＡＡ３−１．３−２の
Ｒ部から読出される内容とを比較する。選択回路５は、
中央処理装置が直接実アドレスをレジスタに格納した場
合にレジスタ１の内容を選択し、レジスタ１に仮想アド
レスが格納された場合はＴＬＢ２−１の内容を選択する
。他方の実アドレス比較回路７−１．７−２は、ＴＬＢ
２−２のＲ部から読出される実アドレスと、対応するＢ
ＡＡ３−１．３−２のＲ部から読出される実アドレスと
を比較する。前記各実アドレス比較回路６−１ 、６−
２ 、７−１ 、７−２はそれぞれの２人力が一致する
ときにその出力が＠１”になる。
と３−２が第１０つ、第２０つを示し℃いる。つまり、
各ロウは、それぞれ１組のエントリを持っている。ＴＬ
Ｂ２とＢＡＡ３をパラレルに参照する方式では、バッフ
ァメモリのブロック・サイズによりＢＡＡのカラム数ｌ
が決定される。即ち、ページ・サイズ４ＫＢ、ブロック
・サイズ６４Ｂの場合、！＝６４カラムである。ロウ数
はバッファ・メモリ容量により決定される。ＢＡＡ３の
各エントリは実アドレス部■及び有効フラグ・ビット部
間から成る。実アドレス比較回路６−１．６−２は、選
択回路５を通じて入力されるところのＴＬＢ２−１のＲ
部から読出される実アドレス（ページアドレス）または
中央処理装置が直接レジスタ１に格納する実アドレス（
ページアドレス）と、対応するＢＡＡ３−１．３−２の
Ｒ部から読出される内容とを比較する。選択回路５は、
中央処理装置が直接実アドレスをレジスタに格納した場
合にレジスタ１の内容を選択し、レジスタ１に仮想アド
レスが格納された場合はＴＬＢ２−１の内容を選択する
。他方の実アドレス比較回路７−１．７−２は、ＴＬＢ
２−２のＲ部から読出される実アドレスと、対応するＢ
ＡＡ３−１．３−２のＲ部から読出される実アドレスと
を比較する。前記各実アドレス比較回路６−１ 、６−
２ 、７−１ 、７−２はそれぞれの２人力が一致する
ときにその出力が＠１”になる。
４−１．４−２の結果により選択された後、；亭゛
エンコードされた出力（本例では１ピツト）
がレジスタ９の上位に格納される。レジスタ９の下位に
はレジスタ１のページ内アドレスが格納される。かくし
てレジスタ１に格納された仮想アドレスまたは実アドレ
スに対応するバッファ記憶アドレスがレジスタ９に得ら
れる。
エンコードされた出力（本例では１ピツト）
がレジスタ９の上位に格納される。レジスタ９の下位に
はレジスタ１のページ内アドレスが格納される。かくし
てレジスタ１に格納された仮想アドレスまたは実アドレ
スに対応するバッファ記憶アドレスがレジスタ９に得ら
れる。
このレジスタ９のアドレスでバッファ記憶を索引し読み
出したデータは中央処理装置へ転送される。
出したデータは中央処理装置へ転送される。
ところで、前記ＴＬＢ２およびＢＡＡ２は高速性と県時
にある程度の容量を必要とするため、バイポーラ・メモ
リで構成されるのが普通である。かかる用途のバイポー
ラ・メモリの従来例を第６図に示す。
にある程度の容量を必要とするため、バイポーラ・メモ
リで構成されるのが普通である。かかる用途のバイポー
ラ・メモリの従来例を第６図に示す。
第６図において、入力ピンＡ、−Ａ２及びＡ３〜Ａ５に
印加されるアドレス信号は、それぞれ、Ｘアドレス・デ
コーダ１０及びＸアドレス・デコーダ１４でデコードさ
れた後ドライバー１１及び１３を経てメモリーセル１２
を起動する。本例では、メモリ・セル１２は８ビツト×
８ビツトから成る６４ビツト構成である。
印加されるアドレス信号は、それぞれ、Ｘアドレス・デ
コーダ１０及びＸアドレス・デコーダ１４でデコードさ
れた後ドライバー１１及び１３を経てメモリーセル１２
を起動する。本例では、メモリ・セル１２は８ビツト×
８ビツトから成る６４ビツト構成である。
メモリ・セル１２から選択された１ビツトはセンス・ア
ップ１５を経て出力回路１６に導かれ、出力ビンＤＯ（
データ・アウト）に読出しデータを出力する。
ップ１５を経て出力回路１６に導かれ、出力ビンＤＯ（
データ・アウト）に読出しデータを出力する。
ＷＥ（ライト・イネーブル）が有効な時にライト・モー
ドとなる。ライト・モードでは、入力ビンＤＩ（データ
やイン）がゲート１７を経てアンド回路１８及び１９で
ＷＥとアンドがとられ、これらアンド回路１８ 、１９
の出力によって出力にライト＠１″あるいはライト“０
′信号が有効とされ、ドライバー１３を経てアドレスＡ
Ｏ−Ａ５で指定されたメモリ・セル１２０ビツトに書き
込み指示を行う。
ドとなる。ライト・モードでは、入力ビンＤＩ（データ
やイン）がゲート１７を経てアンド回路１８及び１９で
ＷＥとアンドがとられ、これらアンド回路１８ 、１９
の出力によって出力にライト＠１″あるいはライト“０
′信号が有効とされ、ドライバー１３を経てアドレスＡ
Ｏ−Ａ５で指定されたメモリ・セル１２０ビツトに書き
込み指示を行う。
前述のＴＬＢまたはＢＡＡとして使用する時は、この種
のバイポーラ・メモリをマトリクス状に配置して所望の
ワード幅、ビット幅を実現している。
のバイポーラ・メモリをマトリクス状に配置して所望の
ワード幅、ビット幅を実現している。
さて、近年電子計算機は超高密度ＬＳＩの開発。
改良によって大規模化、高速化が実現され始め、この傾
向は今後とも推し進められろことと思われる。このよう
に、演算装置等多くの論理装置がＬＳＩ化され高速化さ
れる一方、バイポーラ・メモリを含む論理部はバイポー
ラ・メモリへのアドレスの拡散及びバイポーラ・メモリ
からの読み出しデータの収束のゲートがその大部分を占
めＬＳＩ化しに（くその効果を生かすことが出来ず、電
子計算機のマシン・サイクルを制限するクリティカル・
バスになる可能性が大きい。また、主記憶の容量も大容
量化する傾向があり、従ってバッファ記憶の容量増加も
要求される。即ち、ＢＡＡの容量増加が要求される。一
方ではバイポーラ・メそりの高集積化も進められて高速
の４にビット・メモリも可能になっている。しかし、Ｂ
ＡＡに関しては、ＴＬＢ。
向は今後とも推し進められろことと思われる。このよう
に、演算装置等多くの論理装置がＬＳＩ化され高速化さ
れる一方、バイポーラ・メモリを含む論理部はバイポー
ラ・メモリへのアドレスの拡散及びバイポーラ・メモリ
からの読み出しデータの収束のゲートがその大部分を占
めＬＳＩ化しに（くその効果を生かすことが出来ず、電
子計算機のマシン・サイクルを制限するクリティカル・
バスになる可能性が大きい。また、主記憶の容量も大容
量化する傾向があり、従ってバッファ記憶の容量増加も
要求される。即ち、ＢＡＡの容量増加が要求される。一
方ではバイポーラ・メそりの高集積化も進められて高速
の４にビット・メモリも可能になっている。しかし、Ｂ
ＡＡに関しては、ＴＬＢ。
ＢＡＡパラレル参照方式に於ては前述のようにカラム数
が高々６ないし７ビツトしか許されないため、バイポー
ラ・メモリの高集積化九対してはビット数の増加を必要
とする。しかし第６図に述べたような構成の従来のバイ
ポーラ・メモリを用いて大男できない。
が高々６ないし７ビツトしか許されないため、バイポー
ラ・メモリの高集積化九対してはビット数の増加を必要
とする。しかし第６図に述べたような構成の従来のバイ
ポーラ・メモリを用いて大男できない。
ちなみに、４にビット・メモリを６４ワードで構成する
と６４ビツトを収容可能であるが、必要ピン数はアドレ
ス線、データ線共で１４０ピンにも達してしまい、バイ
ポーラ・メモリのパッケージ・サイズは入出力ピン数で
制約されてしまう。
と６４ビツトを収容可能であるが、必要ピン数はアドレ
ス線、データ線共で１４０ピンにも達してしまい、バイ
ポーラ・メモリのパッケージ・サイズは入出力ピン数で
制約されてしまう。
特公昭５７−５７７８４号公報は、比較回路内蔵形のメ
モリを使ってＴＬＢとＢＡＡを構成する装置を開示して
いる。例えば第ケ図の点線で囲んだ部分をメモリ・チッ
プに内蔵することによりこれを解決しようとしている。
モリを使ってＴＬＢとＢＡＡを構成する装置を開示して
いる。例えば第ケ図の点線で囲んだ部分をメモリ・チッ
プに内蔵することによりこれを解決しようとしている。
特公昭５７−５７７８４号公報は、ＴＬＢから読出され
た実アドレスはＴＬＢを構成するメモリ・チップから一
担外部へ出た後、ＢＡＡを構成するメモリ・チップに入
力され、ＢＡＡから読出された実アドレスと比較される
。このため、ＴＬＢ、ＢＡＡの入出力に要するビン数、
プロパゲージ重ン舎ディレィが増加するという問題があ
る。
た実アドレスはＴＬＢを構成するメモリ・チップから一
担外部へ出た後、ＢＡＡを構成するメモリ・チップに入
力され、ＢＡＡから読出された実アドレスと比較される
。このため、ＴＬＢ、ＢＡＡの入出力に要するビン数、
プロパゲージ重ン舎ディレィが増加するという問題があ
る。
本発明の目的とするところは、前記の如き従来の問題点
を除去し、プロパゲージ重ン・ディレィの減少及びパッ
ケージの入出力ピンの減少を図る記憶制御装置を提供す
るととくある。
を除去し、プロパゲージ重ン・ディレィの減少及びパッ
ケージの入出力ピンの減少を図る記憶制御装置を提供す
るととくある。
ＴＬＢのうち実アドレス部を保持する第１のメモリと、
ＢＡＡの実アドレスを保持する第２のメモリと、および
ｍｌのメモリからの出力と第２のメモリからの出力とを
比較する比較回路とを内蔵し、第１と筺２のメモリを異
なるアドレス信号入力に接研し、かつ共通のデータ・イ
ン信号入力に接続するようメモリ素子を構成する。
ＢＡＡの実アドレスを保持する第２のメモリと、および
ｍｌのメモリからの出力と第２のメモリからの出力とを
比較する比較回路とを内蔵し、第１と筺２のメモリを異
なるアドレス信号入力に接研し、かつ共通のデータ・イ
ン信号入力に接続するようメモリ素子を構成する。
本発明はＴＬＢからＢＡＡへの実アドレスがチップ問わ
たりをすることがないので、ピン数、プロパゲージ踵ン
・ディレィの減少をはかることができる。ＴＬＢとＢＡ
Ａは異なる機能を分担するものであるが、密接に関係す
るものであり、ＴＬＢ全体およびＢＡＡ全体を１チツプ
化することによっても達成できるが、大形化することに
よって現実的でない場合がある。よって本発明ではＴＬ
Ｂを分割し、実アドレス部を保持する部分をＢＡＡと共
に１チツプ化している。
たりをすることがないので、ピン数、プロパゲージ踵ン
・ディレィの減少をはかることができる。ＴＬＢとＢＡ
Ａは異なる機能を分担するものであるが、密接に関係す
るものであり、ＴＬＢ全体およびＢＡＡ全体を１チツプ
化することによっても達成できるが、大形化することに
よって現実的でない場合がある。よって本発明ではＴＬ
Ｂを分割し、実アドレス部を保持する部分をＢＡＡと共
に１チツプ化している。
第１図は本発明の一実施例を示すブロックである。第１
図において点線で囲んだ部分が本発明の特徴となるメモ
リ素子チップである。第５図のものと同一構成要素のも
のは同一番号で示している６点線で囲んだメモリ素子は
ＢＡＡ３を構成する各ロウ３−１．３−２．比較回路６
−１．６−２．７−路５を内蔵している。ＢＡＡの各ロ
ウ３−１．３−２にはカラムアドレスとなる共通の入力
に接続さし、アドレスレジスタ１のページ内アドレスの
上位ビットに接続される。またＴＬＢの各Ｒ部２−１３
゜２−２３にはＢＡＡとは異なるカラムアドレスとなる
共通の入力に接続され、アドレスレジスタ１のページア
ドレスの下位ビットに接続される。またＢＡＡの各ロウ
３−１．３−２およびＴＬＢのＬ部２−１３゜２−２３
は共通のデータ・イン信号入力に接続され、アドレスレ
ジスタ１のページ・アドレスに接続される。これにより
、ＴＬＢから読出した実アドレスがメモリ・チップから
出ることな（、ＢＡＡから読出した実アドレスと比較す
ることができる。ＢＡＡの７部はＲ部と同様に比較回路
に入力してもよい。
図において点線で囲んだ部分が本発明の特徴となるメモ
リ素子チップである。第５図のものと同一構成要素のも
のは同一番号で示している６点線で囲んだメモリ素子は
ＢＡＡ３を構成する各ロウ３−１．３−２．比較回路６
−１．６−２．７−路５を内蔵している。ＢＡＡの各ロ
ウ３−１．３−２にはカラムアドレスとなる共通の入力
に接続さし、アドレスレジスタ１のページ内アドレスの
上位ビットに接続される。またＴＬＢの各Ｒ部２−１３
゜２−２３にはＢＡＡとは異なるカラムアドレスとなる
共通の入力に接続され、アドレスレジスタ１のページア
ドレスの下位ビットに接続される。またＢＡＡの各ロウ
３−１．３−２およびＴＬＢのＬ部２−１３゜２−２３
は共通のデータ・イン信号入力に接続され、アドレスレ
ジスタ１のページ・アドレスに接続される。これにより
、ＴＬＢから読出した実アドレスがメモリ・チップから
出ることな（、ＢＡＡから読出した実アドレスと比較す
ることができる。ＢＡＡの７部はＲ部と同様に比較回路
に入力してもよい。
またＴＬＢのＬ部、７部および比較回路４−１．４−２
も比較回路内蔵のメモリ・チップとして構成することが
できる。
も比較回路内蔵のメモリ・チップとして構成することが
できる。
第２図は第１図の点線で囲んだメモリ素子の具体例を示
す。図中、０内の数字は信号本数を表すが、信号本数は
集積度により異なり本発明はこれ忙限定されるものでは
ない。２０−１と２０−２は第１のメモリ部であり本例
では２０つ構成となっている。２０−３と２０−４は第
２のメモリ部であり本例では２０つ構成となっている。
す。図中、０内の数字は信号本数を表すが、信号本数は
集積度により異なり本発明はこれ忙限定されるものでは
ない。２０−１と２０−２は第１のメモリ部であり本例
では２０つ構成となっている。２０−３と２０−４は第
２のメモリ部であり本例では２０つ構成となっている。
２０−１〜２０−４のメモリの内部構成は従来のものと
同様でよい。
同様でよい。
各メモリ部２０−１〜２０−４はそれぞれライト許可信
号（端子）２４−１〜２４−４と共通信号としてデータ
・イン信号（端子）２６が入力される。メモリ部２０−
１と２０−２は共通信号として第１のアドレス信号（端
子） ２５−１ 、メモリ部２０−３．２０−４は共通
信号として第２のアドレス信号（端子）２５−２が入力
され、その結果としてデータ・アウト信号３０−１〜３
０−４を出力する。２３は選択回路であり、データ・ア
ウト信号３０−１とデータ・イン信号２６のいずれかを
データ・セレクト信号２７で選択し出力信号２８に出力
する。２１−１〜２１−４は比較回路であり、メモリ部
２０−３および２０−４から読み出されたデータ・アウ
ト信号３０−３および３０−４と選択回路２３の出力信
号２８およびメモリ部２〇−２の出力信号３０−２を比
較し、それぞれ２人力の不一致が検出された時に比較出
力２９−１〜２９−４Ｋ”１″を出力する。
号（端子）２４−１〜２４−４と共通信号としてデータ
・イン信号（端子）２６が入力される。メモリ部２０−
１と２０−２は共通信号として第１のアドレス信号（端
子） ２５−１ 、メモリ部２０−３．２０−４は共通
信号として第２のアドレス信号（端子）２５−２が入力
され、その結果としてデータ・アウト信号３０−１〜３
０−４を出力する。２３は選択回路であり、データ・ア
ウト信号３０−１とデータ・イン信号２６のいずれかを
データ・セレクト信号２７で選択し出力信号２８に出力
する。２１−１〜２１−４は比較回路であり、メモリ部
２０−３および２０−４から読み出されたデータ・アウ
ト信号３０−３および３０−４と選択回路２３の出力信
号２８およびメモリ部２〇−２の出力信号３０−２を比
較し、それぞれ２人力の不一致が検出された時に比較出
力２９−１〜２９−４Ｋ”１″を出力する。
メモリ部２０−１〜２０−４は従来のバ・ｆポーラ・メ
モリとほぼ同様であるが、本発明ではメモリにが第１の
メモリと第２のメモリに分割され、第１のメモリと第２
のメモリの出力を比較する点が特徴である。以下各動作
モード別に説明する。
モリとほぼ同様であるが、本発明ではメモリにが第１の
メモリと第２のメモリに分割され、第１のメモリと第２
のメモリの出力を比較する点が特徴である。以下各動作
モード別に説明する。
（イ） ライト・モード
ライト許可信号２４−１〜２４−４のうちの一本とアド
レス信号２５−１又は２５−２及びデータ・イン信号２
６が有効とされ、ライト許可信号で指定されたメモリ部
のアドレス信号２５−１又は２５−２が示すメモリへデ
ータ・イン信号２６の内容が書き込まれる。メモリ部２
０−１と２０−２はそれぞれＴＬＢ実アドレス部の第１
０つと第２０つに対応しメモリ部２０−３と２０−４は
それぞれＢＡＡの第１０つと第２０つに対応し、ＴＬＢ
又はＢＡＡに新しいアドレスが登録される時はある種の
アルゴリズムに従って特定のロウが選択された後登録が
行われ、通常ＴＬＢとＢＡＡの登録は同時に行われない
ので、データ・イン信号は各メモリに共通で良く、パッ
ケージ・ピン数を減少させる効果がある。
レス信号２５−１又は２５−２及びデータ・イン信号２
６が有効とされ、ライト許可信号で指定されたメモリ部
のアドレス信号２５−１又は２５−２が示すメモリへデ
ータ・イン信号２６の内容が書き込まれる。メモリ部２
０−１と２０−２はそれぞれＴＬＢ実アドレス部の第１
０つと第２０つに対応しメモリ部２０−３と２０−４は
それぞれＢＡＡの第１０つと第２０つに対応し、ＴＬＢ
又はＢＡＡに新しいアドレスが登録される時はある種の
アルゴリズムに従って特定のロウが選択された後登録が
行われ、通常ＴＬＢとＢＡＡの登録は同時に行われない
ので、データ・イン信号は各メモリに共通で良く、パッ
ケージ・ピン数を減少させる効果がある。
（ハ）比較モード
アドレス信号２５−１および２５−２が有効とされ、メ
モリ部２０−１〜２０−４が起動されデータ・アウト信
号を出力する。データ・アウト信号３〇−１はデータ・
セレクト信号２７の指示により選択回路２３で選択され
出力信号２８となる。出力信号２８及びデータ・アウト
信号３０−２〜３０−４はそれぞれ比較回路２１−１〜
２１−４に入力される。
モリ部２０−１〜２０−４が起動されデータ・アウト信
号を出力する。データ・アウト信号３〇−１はデータ・
セレクト信号２７の指示により選択回路２３で選択され
出力信号２８となる。出力信号２８及びデータ・アウト
信号３０−２〜３０−４はそれぞれ比較回路２１−１〜
２１−４に入力される。
比較回路２１−１はＴＬＢ実アドレス部の第１０つとＢ
ＡＡ実アドレス部の第１０つを比較し、比較回路２１−
２はＴＬＢ実アドレス部の第１０つとＢＡＡ実アドレス
部の第２０つを比較し、比較回路２１−３はＴＬＢ実ア
ドレス部の第２０つとＢＡＡ実アドレス部の第１０つを
比較し更に比較回路２１−４はＴＬＢ実アドレス部の第
２０つとＢＡＡ実アドレス部の第２０つを比較して結果
を出力２９−１〜２９−４へそれぞれ出力する。比較回
路２１−１〜２１−４はそれぞれの入力の排他的論理和
をとることにより入力ビツトのうち１ビツトでも不一致
がある時それぞれの出力２９−１〜２９−４を′１″と
する。ただし、一致がとれた時に出力２９−１〜２９−
４を′１′とするように比較回路２１−１〜２１−４を
構成してもよいことは勿論である。選択回路２３はＢＡ
Ａを参照するアドレスが仮想アドレスの場合、ＴＬＢの
実アドレス部を選択し、実アドレスの場合、参照アドレ
スそのものを選択する。参照アドレスが実アドレスの場
合はこのアドレスがデータ・イン信号から入力される。
ＡＡ実アドレス部の第１０つを比較し、比較回路２１−
２はＴＬＢ実アドレス部の第１０つとＢＡＡ実アドレス
部の第２０つを比較し、比較回路２１−３はＴＬＢ実ア
ドレス部の第２０つとＢＡＡ実アドレス部の第１０つを
比較し更に比較回路２１−４はＴＬＢ実アドレス部の第
２０つとＢＡＡ実アドレス部の第２０つを比較して結果
を出力２９−１〜２９−４へそれぞれ出力する。比較回
路２１−１〜２１−４はそれぞれの入力の排他的論理和
をとることにより入力ビツトのうち１ビツトでも不一致
がある時それぞれの出力２９−１〜２９−４を′１″と
する。ただし、一致がとれた時に出力２９−１〜２９−
４を′１′とするように比較回路２１−１〜２１−４を
構成してもよいことは勿論である。選択回路２３はＢＡ
Ａを参照するアドレスが仮想アドレスの場合、ＴＬＢの
実アドレス部を選択し、実アドレスの場合、参照アドレ
スそのものを選択する。参照アドレスが実アドレスの場
合はこのアドレスがデータ・イン信号から入力される。
なお本実施例における各信号２４−１〜２４−４゜２５
−１ 、２５−２ 、２６ 、２７ 、２９−１〜２９
−４はそれぞれ対応してパッケージに設けられた入出力
ピン上に入出力される。
−１ 、２５−２ 、２６ 、２７ 、２９−１〜２９
−４はそれぞれ対応してパッケージに設けられた入出力
ピン上に入出力される。
第３図は本発明の他の実施例を示すブロック図である。
Ｗ、３図の例は第１図の例に対して２つのメモリ素子が
用いられている。第１図の例ではＢＡＡのロウ数が２で
あったが、それ以上のロウ数で１つのメモリ素子で収容
できない場合に有用である。メモリ素子１００および１
０１は共に第１図に示したメモリ素子と全く同一の構造
である。メモリ素子１００および１０１のＲ部２−１３
．２−１３はＴＬＢの第１０つのＲ部であり、同一の実
アドレスが格納される。またメモリ素子１００および１
０１のＲ部２−２３と７７７２−２３’はＴＬＢの第２
０つのＲ部であり、ｔだ同一の実アドレスが格納される
。メモリ素子１０００＃／３−１．３−２はそれぞれＢ
ＡＡのロウ１，２であり、メモリ素子１０１のＩり３−
３゜３−４はそれぞれロウ３．４である。
用いられている。第１図の例ではＢＡＡのロウ数が２で
あったが、それ以上のロウ数で１つのメモリ素子で収容
できない場合に有用である。メモリ素子１００および１
０１は共に第１図に示したメモリ素子と全く同一の構造
である。メモリ素子１００および１０１のＲ部２−１３
．２−１３はＴＬＢの第１０つのＲ部であり、同一の実
アドレスが格納される。またメモリ素子１００および１
０１のＲ部２−２３と７７７２−２３’はＴＬＢの第２
０つのＲ部であり、ｔだ同一の実アドレスが格納される
。メモリ素子１０００＃／３−１．３−２はそれぞれＢ
ＡＡのロウ１，２であり、メモリ素子１０１のＩり３−
３゜３−４はそれぞれロウ３．４である。
このように、ＢＡＡのロウ数の増加に対してメモリ素子
を増やし、ＴＬＢの同一ロウを構成するＲ部をそれぞれ
のメモリ素子に内蔵することにより、第１図の例と同様
に、ＴＬＢから読出した実アドレスがチップ渡りをする
ことな（ＢＡＡＯＲ部と比較することができる。
を増やし、ＴＬＢの同一ロウを構成するＲ部をそれぞれ
のメモリ素子に内蔵することにより、第１図の例と同様
に、ＴＬＢから読出した実アドレスがチップ渡りをする
ことな（ＢＡＡＯＲ部と比較することができる。
第４図は本発明のさらに他の実施例を示す。第４図の例
は第３図の例と同様に２つのメモリ素子２００ 、２０
１を備えるが、１つのメモリ素子でピットが不足する場
合に有用である。例えば第２図の例で１つのメモリ部は
８ビツト巾を有しているが、４ビツトしかない場合、あ
るいは実アドレスとして１６ビツト格納する必要がある
場合、上位の半分と下位の半分をメモリ素子２００と２
０１とで分割して格納する。ＢＡＡの各ロウは７部を備
えるが、同一ロウの上位ビットを分担するロウ３−１ａ
は７部を備えず、下位ビットを分担するロウ３−１ｂ（
メモリ素子２０１内）は７部を備える。エンコーダ８０
”は上位ビットの比較と下位ビットの比較が共に一致し
た時にそのロウの一致と判断する。
は第３図の例と同様に２つのメモリ素子２００ 、２０
１を備えるが、１つのメモリ素子でピットが不足する場
合に有用である。例えば第２図の例で１つのメモリ部は
８ビツト巾を有しているが、４ビツトしかない場合、あ
るいは実アドレスとして１６ビツト格納する必要がある
場合、上位の半分と下位の半分をメモリ素子２００と２
０１とで分割して格納する。ＢＡＡの各ロウは７部を備
えるが、同一ロウの上位ビットを分担するロウ３−１ａ
は７部を備えず、下位ビットを分担するロウ３−１ｂ（
メモリ素子２０１内）は７部を備える。エンコーダ８０
”は上位ビットの比較と下位ビットの比較が共に一致し
た時にそのロウの一致と判断する。
前述の各実施例において、ＴＬＢのＲ部は７部を備えな
いが、７部を設け、全て”１″に設定しておいてＢＡＡ
の７部と各比較回路にて比較するようにしてもよい。Ｔ
ＬＢＯＲ部に７部を設けず、ＢＡＡの７部と対応するビ
ットにハイレベル固定するよう比較回路を構成してもよ
い。
いが、７部を設け、全て”１″に設定しておいてＢＡＡ
の７部と各比較回路にて比較するようにしてもよい。Ｔ
ＬＢＯＲ部に７部を設けず、ＢＡＡの７部と対応するビ
ットにハイレベル固定するよう比較回路を構成してもよ
い。
またＴＬＢはＬ部、７部がメモリ素子の外部に設けられ
るが、各種の識別子、テーブル・オリジン（ＳＴＯ）あ
るいは記憶保護キー等が格納されるようになっていても
よい。
るが、各種の識別子、テーブル・オリジン（ＳＴＯ）あ
るいは記憶保護キー等が格納されるようになっていても
よい。
さらにＢＡＡのカラムアドレスとしてページ内アドレス
の上位ビットのみならずページアドレスの下位アドレス
も使用することも可能であり、この場合、メモリ素子内
のＴＬＢカラムアドレスの下位ビットとＢＡＡカラムア
ドレスの上位ビットが重複するのでこのビットを共用し
てもよい。
の上位ビットのみならずページアドレスの下位アドレス
も使用することも可能であり、この場合、メモリ素子内
のＴＬＢカラムアドレスの下位ビットとＢＡＡカラムア
ドレスの上位ビットが重複するのでこのビットを共用し
てもよい。
［発明の効果］
本発明によれば、ＴＬＢおよびＢＡＡの実アドレス部を
構成するメモリ部とこれらの出力を比較比較回路部を同
一メモリ・パッケージ上圧搭載することにより、プロパ
ゲージ璽ン・ディレィを改善できると共にピン数削減に
効果があり、高密度化を可能とする。
構成するメモリ部とこれらの出力を比較比較回路部を同
一メモリ・パッケージ上圧搭載することにより、プロパ
ゲージ璽ン・ディレィを改善できると共にピン数削減に
効果があり、高密度化を可能とする。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のメモリ素子の具体例を示す図、第３図および第
４図は本発明の他の実施例を示すブロック図、第５図は
従来例を示すブロック図、第６図はバイポーラ・メモリ
の構成を示すブロック図である。 １・・・アドレスレジスタ、 ２・・・アドレス変換バッファ（ＴＬＢ）、３・・・バ
ッファ・アドレス・アレー（ＢＡＡ）、６−１ 、６−
２ 、７−１ 、７−２・・・比較回路。 −一
第１図のメモリ素子の具体例を示す図、第３図および第
４図は本発明の他の実施例を示すブロック図、第５図は
従来例を示すブロック図、第６図はバイポーラ・メモリ
の構成を示すブロック図である。 １・・・アドレスレジスタ、 ２・・・アドレス変換バッファ（ＴＬＢ）、３・・・バ
ッファ・アドレス・アレー（ＢＡＡ）、６−１ 、６−
２ 、７−１ 、７−２・・・比較回路。 −一
Claims (1)
- 【特許請求の範囲】 １、仮想アドレスと実アドレスの変換対を記憶し、仮想
アドレスを実アドレスに変換するアドレス変換バッファ
と、バッファ記憶に格納されたデータの実アドレスを記
憶するバッファ・アドレス・アレイを備える記憶制御装
置において、上記アドレス変換バッファのうち実アドレ
ス部を保持する第１のメモリ、上記バッファ・アドレス
・アレイの実アドレスを保持する第２のメモリおよび上
記第１のメモリからの出力と上記第２のメモリからの出
力とを比較する比較回路とを内蔵し、上記第１と第２の
メモリを異なるアドレス信号入力に接続し、かつ共通の
データ・イン信号入力に接続するようメモリ素子を構成
することを特徴とする記憶制御装置。 ２、上記１つのメモリ素子内の上記第１のメモリはｍ個
のメモリ部からなり、各メモリ部は共通のアドレス信号
入力およびデータ・イン信号入力に接続され、上記第２
のメモリは１個のメモリ部からなり、各メモリ部は共通
のアドレス信号入力およびデータ・イン信号入力に接続
され、上記比較回路はｍ×ｎ個の比較回路からなり、上
記第２のメモリの各メモリ部の出力はｍ個の比較回路に
接続され、さらに上記第１のメモリの各メモリ部の出力
はｎ個のそれぞれ異なる第２のメモリのメモリ部に対応
する比較回路に接続されることを特徴とする特許請求の
範囲第１項記載の記憶制御装置。 ３、複数個の上記メモリ素子を備え、上記第１のメモリ
は各メモリ素子とも同一内容を保持し、上記第２のメモ
リは各メモリ素子とも異なる内容を保持することを特徴
とする特許請求の範囲第１項もしくは第２項記載の記憶
制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247414A JPH0661066B2 (ja) | 1986-10-20 | 1986-10-20 | 記憶制御装置 |
| KR8711559A KR910001737B1 (en) | 1986-10-20 | 1987-10-19 | Storage control system |
| EP87115348A EP0264912B1 (en) | 1986-10-20 | 1987-10-20 | Storage control system and logic-in memory device therefor |
| US07/110,425 US4943914A (en) | 1986-10-20 | 1987-10-20 | Storage control system in which real address portion of TLB is on same chip as BAA |
| DE3788704T DE3788704T2 (de) | 1986-10-20 | 1987-10-20 | Speichersteuerungsanordnung und Logik-in-Speichervorrichtung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247414A JPH0661066B2 (ja) | 1986-10-20 | 1986-10-20 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63101944A true JPS63101944A (ja) | 1988-05-06 |
| JPH0661066B2 JPH0661066B2 (ja) | 1994-08-10 |
Family
ID=17163078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61247414A Expired - Lifetime JPH0661066B2 (ja) | 1986-10-20 | 1986-10-20 | 記憶制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4943914A (ja) |
| EP (1) | EP0264912B1 (ja) |
| JP (1) | JPH0661066B2 (ja) |
| KR (1) | KR910001737B1 (ja) |
| DE (1) | DE3788704T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227553A (ja) * | 1990-04-11 | 1992-08-17 | Digital Equip Corp <Dec> | 高速キャッシュメモリのアレイアーキテクチャ |
| US5396605A (en) * | 1989-08-10 | 1995-03-07 | Hitachi, Ltd. | Buffer storage control apparatus including a translation lookaside buffer and an improved address comparator layout arrangement |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920001282B1 (ko) * | 1987-10-02 | 1992-02-10 | 가부시키가이샤 히타치세이사쿠쇼 | 버퍼메모리 제어장치 |
| JPH07120312B2 (ja) * | 1987-10-07 | 1995-12-20 | 株式会社日立製作所 | バッファメモリ制御装置 |
| US5293612A (en) * | 1989-05-11 | 1994-03-08 | Tandem Computers Incorporated | Selective dump method and apparatus |
| JPH035851A (ja) * | 1989-06-01 | 1991-01-11 | Fujitsu Ltd | バッファ記憶装置 |
| JPH03216744A (ja) * | 1990-01-22 | 1991-09-24 | Fujitsu Ltd | 内蔵キャッシュ・メモリ制御方式 |
| US5584003A (en) * | 1990-03-29 | 1996-12-10 | Matsushita Electric Industrial Co., Ltd. | Control systems having an address conversion device for controlling a cache memory and a cache tag memory |
| US5498990A (en) * | 1991-11-05 | 1996-03-12 | Monolithic System Technology, Inc. | Reduced CMOS-swing clamping circuit for bus lines |
| EP0541288B1 (en) * | 1991-11-05 | 1998-07-08 | Fu-Chieh Hsu | Circuit module redundacy architecture |
| US5831467A (en) * | 1991-11-05 | 1998-11-03 | Monolithic System Technology, Inc. | Termination circuit with power-down mode for use in circuit module architecture |
| US5576554A (en) * | 1991-11-05 | 1996-11-19 | Monolithic System Technology, Inc. | Wafer-scale integrated circuit interconnect structure architecture |
| US5386527A (en) * | 1991-12-27 | 1995-01-31 | Texas Instruments Incorporated | Method and system for high-speed virtual-to-physical address translation and cache tag matching |
| AU4798793A (en) * | 1992-08-10 | 1994-03-03 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
| US5604889A (en) * | 1994-06-15 | 1997-02-18 | Texas Instruments Incorporated | Memory management system for checkpointed logic simulator with increased locality of data |
| US5655113A (en) | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| JP3456768B2 (ja) * | 1994-09-28 | 2003-10-14 | 株式会社東芝 | アドレス変換装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4317168A (en) * | 1979-11-23 | 1982-02-23 | International Business Machines Corporation | Cache organization enabling concurrent line castout and line fetch transfers with main storage |
| US4332010A (en) * | 1980-03-17 | 1982-05-25 | International Business Machines Corporation | Cache synonym detection and handling mechanism |
| US4400770A (en) * | 1980-11-10 | 1983-08-23 | International Business Machines Corporation | Cache synonym detection and handling means |
| US4695950A (en) * | 1984-09-17 | 1987-09-22 | International Business Machines Corporation | Fast two-level dynamic address translation method and means |
| DE3650584T2 (de) * | 1985-02-22 | 1997-06-26 | Intergraph Corp | Anordnung von Cachespeicherverwaltungseinheiten |
-
1986
- 1986-10-20 JP JP61247414A patent/JPH0661066B2/ja not_active Expired - Lifetime
-
1987
- 1987-10-19 KR KR8711559A patent/KR910001737B1/ko not_active IP Right Cessation
- 1987-10-20 EP EP87115348A patent/EP0264912B1/en not_active Expired - Lifetime
- 1987-10-20 DE DE3788704T patent/DE3788704T2/de not_active Expired - Fee Related
- 1987-10-20 US US07/110,425 patent/US4943914A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396605A (en) * | 1989-08-10 | 1995-03-07 | Hitachi, Ltd. | Buffer storage control apparatus including a translation lookaside buffer and an improved address comparator layout arrangement |
| JPH04227553A (ja) * | 1990-04-11 | 1992-08-17 | Digital Equip Corp <Dec> | 高速キャッシュメモリのアレイアーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661066B2 (ja) | 1994-08-10 |
| EP0264912A2 (en) | 1988-04-27 |
| KR880005518A (ko) | 1988-06-29 |
| EP0264912A3 (en) | 1990-02-14 |
| US4943914A (en) | 1990-07-24 |
| DE3788704D1 (de) | 1994-02-17 |
| DE3788704T2 (de) | 1994-05-19 |
| EP0264912B1 (en) | 1994-01-05 |
| KR910001737B1 (en) | 1991-03-22 |
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