JP2654590B2

JP2654590B2 - 半導体集積回路装置

Info

Publication number: JP2654590B2
Application number: JP62308379A
Authority: JP
Inventors: 欽哉光本; 武夫内山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-05
Filing date: 1987-12-05
Publication date: 1997-09-17
Anticipated expiration: 2012-09-17
Also published as: JPH01149445A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置に関するものであ
り、例えば、仮想記憶方式を採るコンピュータシステム
のアドレス変換バッファに含まれるタグメモリ等に利用
して特に有効な技術に関するものである。

〔従来の技術〕記憶装置の物理的性質による制約を解き、柔軟性のあ
るプログラム体系をつくる一つの手段として、仮想記憶
方式がある。この仮想記憶方式を用いたコンピュータシ
ステムには、処理装置から出力される論理アドレスをそ
のバスサイクル内において記憶装置上の物理アドレスに
変換するためのアドレス変換バッファが設けられる。

アドレス変換バッファは、それぞれのアドレスが対応
付けられる二つのメモリすなわちタグメモリ及びフレー
ムメモリを含む。アドレル変換バッファは、まず処理装
置CPUから出力される論理アドレスの一部を検索データ
として、上記タグメモリに格納されるタグと比較照合す
る。その結果、両データが一致すると、上記フレームメ
モリの対応するアドレスに格納されるフレーム番号を読
み出し、物理アドレスの一部とする。

アドレス変換バッファについては、例えば日経マグロ
ウヒル社発行、1983年12月５日付「日経エレクトロニク
ス」の137頁〜152頁に記載されている。

〔発明が解決しようとする問題点〕

本願発明者等は、この発明に先立って、複数のメモリ
マットを有する論理機能付メモリを、上記アドレス変換
バッファのタグメモリとして用いることを考えた。これ
らの論理機能付メモリにおいて、各メモリマット及び論
理回路は、バイポーラトランジスタを基本構成とする。
論理回路は、与えられた検索データと各メモリマットか
ら読み出されたタグを比較照合するためのタグ比較回路
を構成する。アドレス変換バッファは、アドレスを順次
変換させながら上記論理機能付メモリを繰り返しアクセ
スし、検索データと読み出されたタグが一致した時点
で、別途設けられるフレームメモリの読み出しデータを
取り込む。

ところが、上記のような論理機能付メモリには次のよ
うな問題点があることが、本願発明者等によって明らか
となった。すなわち、前述のように、上記論理機能付メ
モリは、複数のメモリマットを含む。これらのメモリマ
ットに対してアドレス信号や記憶データを入出力するた
めのパッドは、論理機能付メモリが形成される半導体基
板上において、例えば従来の論理機能付メモリとコンパ
ティブルとなるように配置される。したがって、それぞ
れのパッドから各メモリマットまでの距離すなわちアド
レス信号や読み出しデータを伝達する信号線長が比較的
大きなバラツキを呈し、各信号の伝達遅延時間がメモリ
マットごとに変化する。このことは、論理機能付メモリ
が大容量化されその半導体基板が大型化されるに従っ
て、各メモリマットのアクセスタイムのバラツキを拡大
し、結果的に論理機能付メモリのアクセスタイム及びサ
イクルタイムを遅くする。このため、アドレス変換バッ
ファのアドレス変換に要する時間が長くなり、アドレス
変換バッファを含むコンピュータシステム全体の処理能
力が低下するものである。

この発明の目的は、複数の機能ブロックを含む論理機
能付メモリ等の信号伝達時間のバラツキを縮小すること
にある。この発明の他の目的は、論理機能付メモリ等の
アクセスタイム及びサイクルタイムを高速化し、それを
含むシステム処理の処理能力を向上させることにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
メモリマット等の複数の機能ブロックに対し入力信号及
び出力信号をそれぞれ伝達する入力ノード及び出力ノー
ドを、上記機能ブロックの両側にそれぞれ配置し、それ
ぞれの機能ブロックから上記入力ノード及び出力ノード
までの信号線長の和すなわち各の機能ブロックに対する
信号伝達径路長が、全機能ブロックについてほぼ同長と
なるように配置するものである。

〔作用〕

上記した手段によれば、入力ノードから各機能ブロッ
クを介して出力ノードに達するまでの信号伝達時間のバ
ラツキを縮小し、結果的にこれらの機能ブロックを含む
論理機能付メモリ等のアクセスタイム及びサイクルタイ
ムを高速化できるため、論理機能付メモリ等を含むシス
テムの処理能力を向上させることができる。

〔実施例〕

第２図には、この発明が適用された論理機能付メモリ
を含むアドレス変換バッファTLBの一実施例のブロック
図が示されている。

この実施例のアドレス変換バッファTLBは、特に制限
されないが、メモリ管理ユニットに含まれ、処理装置CP
Uから出力される論理アドレスLAを物理アドレスPAに変
換して主記憶装置MS等に伝達する機能を持つ。論理アド
レスLAは、特に制限されないが、インデックス部IDとオ
フセット部OSとを含む。このうち、オフセット部OSは、
そのまま物理アドレスPAの一部として伝達され、インデ
ックス部IDは、このアドレス変換バッファTLBによって
フレーム番号FNに変換された後、物理アドレスPAの残り
の一部とされる。

この実施例のアドレス変換バッファTLBは、この発明
が適用された論理機能付メモリを基本構成とするタグメ
モリTMと、論理機能を持たない同様なメモリを基本構成
とするフレーム番号メモリFNMを含む。これらのタグメ
モリTM及びフレーム番号メモリFNMは、それぞれ対応付
けられる同数のアドレスを有する。すなわち、タグメモ
リTMの各アドレスには、論理アドレスLAのインデックス
部IDに相当するタグが格納され、フレーム番号メモリFN
Mの各アドレスには、タグメモリTMの対応するアドレス
に格納されるタグに対応したフレーム番号FMが格納され
る。タグメモリTM及びフレーム番号メモリFNMのアドレ
スは、タグメモリTMがミスヒットしたとき、随時任意に
割り当てられる。

アドレス変換バッファTLBは、さらにアドレス変換バ
ッファ制御回路TLBCを含む。アドレス変換バッファ制御
回路TLBCは、上記タグメモリTM及びフレーム番号メモリ
FNMを統轄し、アドレス変換バッファTLB全体の動作を制
御する。アドレス変換バッファ制御回路TLBCとタグメモ
リTM及びフレーム番号メモリFNMを含むアドレス変換バ
ッファTLBは、特に制限されないが、１枚の実装ボード
上に搭載される複数の半導体集積回路装置によって構成
される。

第２図において、処理装置CPUから出力される論理ア
ドレスLAは、オフセット部OSとインデックス部IDとを含
む。このうち、オフセット部OSは、前述のように、その
まま物理アドレスPAの一部として、主記憶装置MSに伝達
され、インデックス部IDは、アドレス変換バッファTLB
に供給される。

アドレス変換バッファTLBは、図示されない起動制御
信号によって動作状態とされ、タグメモリTMによるイン
デックス部IDつまりタグの比較照合動作を開始する。す
なわち、アドレス変換バッファTLBは、処理装置CPUから
供給されるｍ＋１ビットの上記インデックス部IDを検索
データID0〜IDmとしてタグメモリTMに供給する。また、
これと同時に、ｉ＋１ビットのアドレス信号A0〜Aiを、
所定の順序で変化させながら、タグメモリTM及びフレー
ム番号メモリFNMに供給する。これにより、タグメモリT
Mの指定されたアドレスに格納されるタグが読み出さ
れ、タグメモリTMの論理部によって比較照合される。ま
た、フレーム番号メモリFNMでは、対応するアドレスに
格納されるフレーム番号FNの読み出し動作が開始され
る。

ここで、タグメモリTMは、前述のように、論理機能付
メモリによって構成され、特に制限されないが、６個の
メモリマットを含む。同様に、フレーム番号メモリFNM
は、上記タグメモリTMの各メモリマットに対応して設け
られる６個のメモリマットを含む。したがって、タグメ
モリTMにおけるタグの比較照合動作は同時に６個のメモ
リマットについて行われ、その結果がタグ一致信号TM0
〜TM5としてアドレス変換バッファ制御回路TLBCに出力
される。これらのタグ一致信号TM0〜TM5は、対応するメ
モリマットの指定されたアドレスから読み出されたタグ
と上記アドレス変換バッファ制御回路TLBCから供給され
る検索データID0〜IDmとが全ビット一致したとき、選択
的にハイレベルとされる。アドレス変換バッファ制御回
路TLBCは、上記タグ一致信号TM0〜TM5のいずれかがハイ
レベルとされるとき、特に制限されないが、対応する読
み出し選択信号RS0〜RS5をハイレベリとし、フレーム番
号メモリFNMの対応するメモリマットから読み出された
フレーム番号FNを、読み出しデータRF0〜RFnとして、選
択的に取り込む。これらの読み出しデータRF0〜RFnは、
物理アドレスPAの一部すなわちフレーム番号FNとして、
主記憶装置MSに伝達される。

ところで、タグメモリTMがミスヒットし、与えられた
検索データID0〜IDmと一致するタグがタグメモリTMに格
納されていない場合、アドレス変換バッファ制御回路TL
BCは、特に制限されないが、まず図示されないDATコン
トローラを起動する。これにより、DATコントローラ
は、主記憶装置MS内に設けられたアドレス変換テーブル
をアクセスし、インデックス部IDに対応したフレーム番
号FNを読み出してアドレス変換バッファTLBに送る。ア
ドレス変換バッファTLBは、上記インデックス部IDとDAT
コントローラから供給されたフレーム番号FNを、書き込
みデータWD0〜WDm及びWF0〜WFnとしてタグメモリTM及び
フレーム番号メモリFNMに供給する。また、所定のアル
ゴリズムに従って、タグメモリTM及びフレーム番号メモ
リFNMの今後最もアクセスされる確立の少ないアドレス
を選択し、書き込み選択信号WS0〜WS5及びアドレス信号
A0〜AiとしてタグメモリTM及びフレーム番号メモリFNM
に供給する。これにより、タグメモリTM及びフレーム番
号メモリFNMの対応するメモリマットの対応するアドレ
スに、ミスヒットした論理アドレスLAに関するインデッ
クス部IDとそれに対応するフレーム番号FNが書き込まれ
る。

第１図には、第２図のアドレス変換バッファTLBのタ
グメモリTMの一実施例のブロック図が示されている。同
図の各ブロックを構成する回路素子は、特に制限されな
いが、単結晶シリコンのような１個の半導体基板上に形
成される。なお、同図において、タグメモリTMを構成す
る各ブロックは、半導体基板上における実際の配置位置
とほぼ対応した位置に記載される。

第１図において、タグメモリTMは、特に制限されない
が、機能ブロックとされる６個のメモリマットMM0〜MM5
を含む。これらのメモリマットは、タグメモリTMが形成
される半導体基板のほぼ中央の比較的大きな領域に配置
される。タグメモリTMは、さらにバイポーラトランジス
タからなる論理ゲート回路を基本構成とする論理部すな
わち入力バッファIB,出力バッファOB,タグ比較回路TC及
びデータ選択回路DSLを含む。このうち、入力バッファI
Bは、タグメモリTMが成される半導体基板の片側に配置
され、出力バッファOBとタグ比較回路TC及びデータ選択
回路DSLは、上記メモリマットをはさんで半導体基板の
反対側に配置される。

アドレス変換バッファ制御回路TLBCから供給されるア
ドレス信号A0〜Ai,検索データID0〜IDm,書き込みデータ
WD0〜WDm,書き込み選択信号WS0〜WS5及び読み出し選択
信号RS0〜RS5は、まず入力バッファIBに入力され、保持
される。このうちアドレス信号A0〜Ai及び書き込みデー
タWD0〜WDmは、内部アドレス信号a0〜ai及び内部書き込
み信号wd0〜wdmとしてメモリマットMM0〜MM5に共通に供
給される。また、書き込み選択信号WS0〜WS5は、内部書
き込み選択信号ws0〜ws5として対応するメモリマットMM
0〜MM5にそれぞれ供給される。さらに、検索データID0
〜IDmは、内部検索データid0〜idmとしてタグ比較回路T
Cの一方の入力端子に供給され、読み出し選択信号RS0〜
RS5は、内部読み出し選択信号rs0〜rs5としてデータ選
択回路DSLに供給される。

メモリマットMM0〜MM5は、都に制限されないが、メモ
リアレイとアドレスデコーダ及びセンスアンプ等の周辺
回路をそれぞれ含む。このうち、メモリアレイは、２の
（ｉ＋１）乗本のワード線とｍ＋１組の相補データ線及
びこれらのワード線と相補データ線の交点に格子状に配
置される複数のメモリセルを含む。メモリアレイ及び周
辺回路は、上述の入力バッファIB等と同様に、バイポー
ラトランジスタからなるメモリセル及び論理ゲート回路
を基本構成とする。

メモリマットMM0〜MM5は、上記入力バッファIBから供
給される内部アドレス信号a0〜aiに従って、対応する１
本のワード線を選択状態とする。これにより、選択され
たワード線に結合されるｍ＋１個のメモリセルに格納さ
れる記憶データすなわちタグが読み出される。これらの
タグは、各メモリマットの読み出し信号rd00〜rd0mない
しrd50〜rd5mとして、タグ比較回路TCの対応する入力端
子に供給されるとともに、データ選択回路DSLの対応す
るデータ入力端子に供給される。ワード線が択一的に選
択状態とされるとき、上記内部書き込み選択信号ws0〜w
s5が択一的にハイレベルされると、対応するメモリマッ
トMM0〜MM5は、書き込み動作状態とされ、選択されたワ
ード線に結合されるｍ＋１個のメモリセルにタグすなわ
ち内部書き込み信号wd0〜wdmを書き込む。

タグ比較回路TCは、特に制限されないが、上記メモリ
マットMM0〜MM5に対応して設けられる６個の単位比較回
路を含む。各単位比較回路の一方の入力端子には、上記
内部検索データid0〜idmが共通に供給され、その他方の
入力端子には、対応するメモリマットから上記内部読み
出し信号rd00〜rd0mないしrd50〜rd5mがそれぞれ供給さ
れる。

タグ比較回路TCの各単位比較回路は、上記内部検索デ
ータid0〜idmと対応する上記内部読み出し信号rd00〜rd
0mないしrd50〜rd5mとをビットごとにそれぞれ比較照合
する。その結果、両データが全ビット一致すると、その
出力信号すなわち内側タグ一致信号tm0〜tm5を選択的に
ハイレベルとする。これらの内部タグ一致信号tm0〜tm5
は、出力バッファOBに供給され、さらにタグ一致信号で
TM0〜TM5として上記アドレス変換バッファ制御回路TLBC
に供給される。

データ選択回路DSLは、各メモリマットから供給され
る上記内部読み出し信号rd00〜rd0mないしrd50〜rd5m
を、上記内部読み出し選択信号rs0〜rs5に従って選択
し、内部読み出し信号rd0〜rdmとして出力バッファOBに
伝達する。これらの内部読み出しデータrd0〜rdmは、さ
らに読み出しデータRD0〜RDmとしてアドレス変換バッフ
ァ制御回路TLBCに供給される。なお、タグメモリTMの読
み出し動作は、アドレス変換バッファTLBの所定の試験
動作時においてのみ実行されるところで、アドレス変換バッファTLBによるアドレス
変換動作が行われるとき、タグメモリTMには、前述のよ
うに、アドレス変換バッファ制御回路TLBCからアドレス
信号A0〜Aiと論理するアドレスLAのインデックス部IDに
対応した検索データID0〜IDmが供給される。タグメモリ
TMのメモリマットMM0〜MM5は、アドレス信号A0〜Aiによ
って同時に起動され、指定されたアドレスに格納される
タグすなわち内部読み出し信号rd00〜rd0mないしrd50〜
rd5mを、タグ比較回路TCに出力する。これらの内部読み
出し信号は、タグ比較回路TCの対応する単位比較回路に
よって上記検索データID0〜IDmとビットごとに比較照合
され、その結果、タグ一致信号TM0〜TM5が選択的にハイ
レベルとされる。つまり、タグメモリTMのアクセスタイ
ム及サイクルタイムは、メモリマットMM0〜MM5自体のア
クセスタイムに左右されると同時に、入力信号すなわち
内部アドレス信号a0〜aiが各メモリマットに伝達される
までの信号伝達時間と、出力信号すなわち各メモリマッ
トの内部読み出し信号rd00〜rd0mないしrd50〜rd5mがタ
グ比較回路TCに伝達されるまでの信号伝達時間の和に左
右される。言うまでもなく、これらの信号伝達時間は、
対応する信号線の配線長の和に左右される。

これらのことから、この実施例のタグメモリTMでは、
まずメモリマットMM0〜MM5が、その内部における信号伝
達時間のバラツキが問題とならない程度の大きさとされ
る。また、入力バッファIB及び出力バッファOBは、前述
のように、これらのメモリマットMM0〜MM5をはさんで両
側にそれぞれ配置され、上記内部アドレス信号及び内部
読み出し信号がその論理的な流れに沿って半導体基板上
を移動するように配慮される。さらに、各メモリマット
に注目した場合、入力ノードとされる入力バッファIBの
内部アドレス信号の出力端子からメモリマットまでの距
離すなわち入力信号線長と、各メモリマットの出力端子
から出力ノードとされるタグ比較回路TCの入力端子まで
の距離すなわち出力信号線長との和が、すべてのメモリ
マットにおいてほぼ同長となるように設計される。この
ため、入力バッファIBから各メモリマットを介して出力
バッファOBに達するまで信号伝達径路長のバラツキは最
小とされ、かつ全体的に最短とされる。これにより、等
価的にタグメモリTMのクリティカルパスが短縮され、そ
のアクセスタイム及びサイクルタイムが高速化されるも
のである。

以上のように、この実施例のアドレス変換バッファTL
BのタグメモリTMは、その内部における信号伝達時間の
バラツキが問題にならない程度に分割された複数のメモ
リマットMM0〜MM5を基本構成とする。これらのメモリマ
ットには、入力バッファIBを介してアドレス信号等の入
力信号が供給される。また、各メモリマットの出力信号
は、タグ比較回路TCによって検索データID0〜IDmと比較
照合され、その結果、タグ一致信号TM0〜TM5が出力バッ
ファOBを介して送出される。メモリマットMM0〜MM5は、
タグメモリTMが形成される半導体基板上のほぼ中央に配
置され、これらのメモリマットをはさんで、入力バッフ
ァIBとタグ比較回路TC及び出力バッファOBがそれぞれ配
置される。さらに、入力バッファIBから各メモリマット
に内部アドレス信号を供給するための入力信号線長と、
各メモリマットからタグ比較回路TCにその読み出し信号
を供給するための出力信号線長との和すなわち各メモリ
マットの入力ノード及び出力ノード間の信号伝達径路長
は、そのバラツキが最小となり、かつ全体的に最短とな
るように設計される。これらのことから、この実施例の
タグメモリTMは、等価的にそのクリティカルパスが短縮
され、アクセスタイムやサイクルタイムが高速化され
る。その結果、タグメモリTMを含むアドレス変換バッフ
ァTLBのアドレス変換動作が高速化され、アドレス変換
バッファTLBを含むコンピュータシステムの処理能力が
向上される。

以上の本実施例に示されるように、この発明を仮想記
憶方式を採るコンピュータシステムのアドレス変換バッ
ファに含まれるタグメモリTM等に適用した場合、次のよ
うな効果が得られる。すなわち、（１）メモリマット等の複数の機能ブロックに対し入力
信号及び出力信号をそれぞれ伝達する入力ノード及び出
力ノードを、上記機能ブロックをはさんでそれぞれ両側
に配置し、それぞれの機能ブロックから上記入力ノード
及び出力ノードまでの信号線長の和がほぼ同長となるよ
うに配置することで、入力ノードから各機能ブロックを
介して出力ノードに達するまでの信号伝達径路長のバラ
ツキを縮小し、かつ全体的に最短長とすることができる
といる効果が得られる。

（２）上記（１）項により、複数の機能ブロックを含む
論理機能付メモリ等のクリティカルパスを短縮し、その
アクセスタイム及びサイクルタイムを高速化できるとい
う効果が得られる。

（３）上記（１）項及び（２）項より、論理機能付メモ
リをタグメモリとするアドレス変換バッファのアドレス
変換動作を高速化し、仮想記憶方式を採るコンピュータ
システムの処理能力を高めることができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の実
施例において、入力バッファIB及び出力バッファOBは、
メモリマットMM0ないしMM5をはさんで上下に配置される
ものであってもよい。また、入力バッファIBを半導体基
板の中央部に配置し、その外側に入力バッファIBをかこ
むようにして、メモリマットや出力バッファOBを配置す
るものであってもよい。入力バッファIB,出力バッファO
B及びメモリマットMM0〜MM5等の配置方法は、各信号の
論理的な流れと半導体基板上における各信号の実際の移
動方向とがほぼ一致することを条件に、種々の実施形態
が考えられる。入力ノード及び出力ノードからみた信号
伝達径路は、例えば適当な遅延回路等を追加すること
で、等価的に同長となるようにしてもよい。また、メモ
リマットは、６個以外の数に分割されるものであっても
よいし、メモリマット以外の機能ブロックに置き換える
こともできる。タグメモリTMの各ブロックは、例えば相
補型MOSからなる論理ゲート回路やメモリセットを基本
構成とするものであってもよい。第２図の実施例におい
て、タグメモリTM及びフレーム番号メモリFNMは、共通
の半導体基板上に形成されるものであってもよいし、ア
ドレス変換バッファTLB全体を１個の半導体基板上に形
成することもよい。さらに第１図に示されるタグメモリ
TMのブロック構成や第２図に示されるアドレス変換バッ
ファTLBのブロック構成及びアドレス信号ならびに各制
御信号の組み合わせ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるアドレス変換バッ
ファのタグメモリに適用した場合について説明したが、
それに限定されるものではなく、例えば、キャッシュメ
モリ等として単独で用いられるバイポーラメモリや、複
数の機能ブロックを含むその他のディジタル集積回路等
にも適用できる。本発明は、少なくとも複数の機能ブロ
ックとこれらの機能ブロックに入力及び出力信号を伝達
する入力ノード及び出力ノードを含む半導体集積回路装
置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的のものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、メモリマット等の複数の機能ブロック
に対し入力信号及び出力信号をそれぞれ伝達する入力ノ
ード及び出力ノードを上記機能ブロックをはさんでそれ
ぞれ両側に配置し、それぞれの機能ブロックから上記入
力ノード及び出力ノードまでの信号線長の和がほぼ同長
となるように配置することで、入力ノードから各機能ブ
ロックを介して出力ノードに達するまでの信号伝達径路
長のバラツキを縮小し、かつ全体的に最短長とすること
ができるため、複数の機能ブロックを含む論理機能付メ
モリ等のアクセスタイム及びサイクルタイムを高速化
し、論理機能付メモリをタグメモリとするアドレス変換
バッファ等の動作を高速化して、アドレス変換バッファ
等を含むコンピュータシステム等の処理能力を高めるこ
とができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたアドレス変換バッファ
のタグメモリの一実施例を示すブロック図、第２図は、第１図のタグメモリを含むアドレス変換バッ
ファの一実施例を示すブロック図である。 TM……タグメモリ、MM0〜MM5……メモリマット、IB……
入力バッファ、OB……出力バッファ、TC……タグ比較回
路、DSL……データ選択回路。 TLB……アドレス変換バッファ、TLBC……アドレス変換
バッファ制御回路、FNM……フレーム番号メモリ、CPU…
…中央処理装置、MS……主記憶装置。

Claims

(57)【特許請求の範囲】

【請求項１】複数からなる所定の入力信号をそれぞれ伝
達する複数の入力信号線と、上記複数の入力信号線を通してそれぞれ伝達された入力
信号をそれぞれが受けて、互いに同様な所定の動作を行
う複数の機能ブロックと、上記複数の機能ブロックにより形成された複数からなる
出力信号をそれぞれ伝達する複数からなる出力信号線
と、上記複数からなる出力信号線を通して伝達された複数か
らなる出力信号を受けて所定の論理処理を行う論理回路
とを備え、上記複数からなる各機能ブロックの各々は、それぞれの
入力信号線の長さが互いに異なるときに上記入力信号線
と上記出力信号線とを加算した合計の配線長が互いに実
質的に等しくされてなることを特徴とする半導体集積回
路装置。
【請求項２】上記機能ブロックは、メモリアイレとその
周辺回路を含むメモリマットであり、仮想記憶方式にお
ける論理アドレスを物理アドレスに変換するアドレス変
換バッファに用いられるタグメモリを構成するものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。