JPH06243045A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】 【目的】 データブロックサイズが小さいキャッシュに
おいて、タグメモリの容量と面積を削減し、初期状態の
ヒット率を高める。 【効果】 タグメモリ１０のアドレスタグ部をデータブ
ロックとサブデータブロックの２階層の木構造に合わせ
てアドレスタグＡ，Ｂの２つのフィールドに分割し、さ
らにアドレスタグＢをデータメモリ２０に格納されるサ
ブデータブロックａ，ｂ，ｃ，ｄに合わせてアドレスタ
グＢａ，Ｂｂ，Ｂｃ，Ｂｄの４つのフィールドに分割
し、これらのエントリはリクエストアドレスのオフセッ
ト部のサブデータブロック選択のフィールドにより定義
し、かつサブデータブロックａ，ｂ，ｃ，ｄのアドレス
タグの上位部をアドレスタグＡとして共有させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサおよ
びマイクロコントローラにおけるキャッシュメモリに関
するものである。

【０００２】

【従来の技術】近年、キャッシュメモリはマイクロプロ
セッサチップ内に取り込まれてきている。このようなキ
ャッシュは高速にアクセスすることができるが、チップ
面積の点から容量や構成に制限がある。一般にオンチッ
プキャッシュではデータブロックサイズを大きくするこ
とによってタグメモリの面積を小さくしている。しか
し、データブロックサイズを大きくすることにより、使
用されるデータに付随して使用されないデータがキャッ
シュに格納される場合があり、キャッシュの使用効率が
悪い。また、キャッシュミスのときのように主記憶から
キャッシュまたはキャッシュから主記憶への転送を行う
場合のサイクル数が長くなるという問題がある。これは
データブロックサイズを小さくすることで回避できる
が、そうすることによりタグメモリの容量が大きくな
る。さらに、キャッシュの初期状態において、使用され
るデータに付随して次に使用される可能性のあるデータ
がキャッシュに格納されないのでキャッシュの初期状態
のヒット率が低下する。以下図面を参照しながら、上記
の従来のキャッシュメモリの一例について説明する。本
従来例ではデータブロックサイズが小さいキャッシュメ
モリを示す。

【０００３】図９は従来のキャッシュメモリの概略図を
示すものである。図９において、１はキャッシュメモ
リ、２はＣＰＵ、３はバスコントローラ、４は主記憶で
ある。１０は４つのアドレスタグａ，ｂ，ｃ，ｄと４つ
のバリッドビットａ，ｂ，ｃ，ｄを各エントリに格納す
るタグメモリ、２０は４つのデータブロックａ，ｂ，
ｃ，ｄを各エントリに格納するデータメモリ、３０は比
較器、５０はヒット信号生成のための論理回路、７０、
７１、７２はそれぞれアドレスタグ、バリッドビット、
データの各メモリのリード／ライト制御回路、８０はキ
ャッシュメモリ全体の制御回路である。キャッシュメモ
リ１とＣＰＵ２とバスコントローラ３はアドレスバス１
００およびデータバス１１０で接続されており、主記憶
４はメモリバス９００によりバスコントローラ３に接続
されている。リクエストアドレスのインデックスフィー
ルドはタグメモリ１０とデータメモリ２０のエントリを
選択する。リード／ライト制御回路７０、７１、７２は
それぞれアドレスタグ、バリッドビット、データの各メ
モリの選択されたエントリの内容をバス３１５、バリッ
ド信号３２０、データバス１１０に出力したり、これら
からのデータを書き込んだりする。リクエストアドレス
のアドレスタグ部とタグメモリ１０の各アドレスタグフ
ィールドの出力は比較器３０に入力されそれぞれの一致
信号３０１を生成し、論理回路５０で一致信号３０１と
バリッド信号３２０からヒット信号３００を生成する。
ヒット信号は制御回路８０に入力され制御信号を生成す
る。

【０００４】以上のように構成された従来のキャッシュ
メモリについて、以下その動作について説明する。説明
の簡単化のためＣＰＵ２がリードを行なう場合の説明を
行う。まず、ＣＰＵ２がアドレスバス１００にリクエス
トアドレスを出力する。リクエストアドレスのアドレス
タグ部によりヒット信号３００が”１”の場合はデータ
ブロックａ，ｂ，ｃ，ｄのうちリクエストアドレスのデ
ータブロック選択フィールドに対応するデータをデータ
バス１１０に出力し、ＣＰＵ２はデータバス１１０のデ
ータを取り込む。

【０００５】ヒット信号３００が”０”の場合はバスコ
ントローラ３を介して主記憶４からデータを読みだし、
データブロックａ，ｂ，ｃ，ｄのうちリクエストアドレ
スのデータブロック選択フィールドに対応する部分に書
き込む。その後、データメモリ２０のデータをデータバ
ス１１０に出力し、ＣＰＵ２はデータバス１１０のデー
タを取り込む。

【０００６】以上のように動作するキャッシュにおい
て、たとえば、アドレスタグが２０ビットであるとする
とタグメモリの１エントリの大きさは８４ビットにな
る。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、各データブロック毎にアドレスタグを
保持する必要があるのでタグメモリの容量と面積が大き
くなる。さらに、キャッシュの初期状態において、使用
するデータに付随して次に使用される可能性のあるデー
タがキャッシュに格納されないので、初期状態のヒット
率が低下するという問題を有していた。また、データブ
ロックサイズを大きくすると上記問題は回避できるがキ
ャッシュの全てのエントリにデータが入った状態でのデ
ータメモリの使用効率が低下し、キャッシュミス時のサ
イクル数が大きくなる。

【０００８】本発明は上記問題点に鑑み、データブロッ
クサイズが小さいキャッシュにおいて、タグメモリの容
量と面積を削減し、初期状態のヒット率が高いキャッシ
ュメモリを提供することを目的とするものである。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の請求項１記載のキャッシュメモリは、一回
のキャッシュアクセスにおいて主記憶からの転送または
主記憶への転送に用いられるデータの集合で定義される
データブロックにおいて、複数の子データブロックから
成る親データブロックがそれ自体子データブロックに成
り得る木構造をなしたデータブロック群を有し、前記デ
ータブロック群の子データブロックを有するデータブロ
ックはアドレスタグ部の一部が同一であるアドレスのデ
ータブロックを子データブロックとして有するようにし
たものである。

【００１０】さらに、本発明の請求項２記載のキャッシ
ュメモリは、上記構成に基づき、木構造を成したデータ
ブロック群の階層数と同数でかつ前記データブロック群
の各階層に対応した第１のフィールドに分割されたアド
レスタグ部を有するリクエストアドレスと、前記データ
ブロック群の階層数と同数でかつ前記データブロック群
の各階層に対応した第２のフィールドに分割され、さら
に前記第２のフィールドが前記データブロック群の各階
層のデータブロック数と同数でかつ前記各階層のデータ
ブロックに対応した第３のフィールドに分割されたアド
レスタグ部を前記リクエストアドレスのオフセット部に
より定義されるエントリに有するタグメモリとを有し、
前記データブロック群内の第１のデータブロックのアド
レスのアドレスタグ部の前記第１のデータブロックに対
応する第１のフィールドを、前記タグメモリのアドレス
タグ部の前記第１のデータブロックに対応する第３のフ
ィールドに格納する手段を備えたものである。

【００１１】また、本発明の請求項３記載のキャッシュ
メモリは、上記構成に加え、木構造のデータブロック群
の中で主記憶からデータ転送を行うデータブロックを属
性ビットの状態により決定する手段を備えたものであ
る。

【００１２】さらに、本発明の請求項４記載のキャッシ
ュメモリは、上記構成に基づき、木構造のデータブロッ
ク群の中で主記憶からデータ転送を行うデータブロック
をタグメモリの選択されたエントリの有効ビットの状態
により決定する手段を備えたものである。

【００１３】また、本発明の請求項５記載のキャッシュ
メモリは、上記構成に基づき、タグメモリのアドレスタ
グ部のフィールドの中で、木構造をしたデータブロック
群の上位階層から指定された階層までに対応する前記フ
ィールドの内容が、フラッシュリクエストアドレスのア
ドレスタグ部の上位階層から前記指定された階層に対応
するフィールドの内容とそれぞれ一致した場合、前記指
定された階層に含まれる全てのデータブロックをフラッ
シュする手段を備えたものである。

【００１４】

【作用】上記請求項１および２記載の構成により、小さ
なデータブロックサイズのキャッシュにおいて、各デー
タブロックのアドレスタグの一部をいくつかのデータブ
ロックで共有できるので、アドレスタグを個々のデータ
ブロックごとに持つ場合よりタグメモリの容量が少なく
面積も小さくなる。

【００１５】また、上記請求項３および４記載の構成に
より、アクセス要求があるとキャッシュメモリの各エン
トリのひとつが選択される。このとき、キャッシュメモ
リの選択されているデータが要求されたデータでない場
合は要求されたデータを主記憶から読み出す。主記憶か
らのデータ転送時に通常は木構造の下位に対応する（つ
まり、データブロックサイズの小さい）データブロック
で転送するが、属性ビットの適切な条件による木構造の
上位に対応する（つまり、データブロックサイズの大き
い）データブロックで転送することにより、キャッシュ
サイズの大きいキャッシュとして動作する。たとえば、
初期状態のようにエントリ内の全てのバリッドビット
が”０”のときにデータブロックサイズの大きいキャッ
シュとして動作することにより、データブロックサイズ
の小さいキャッシュの場合より初期状態のビット率を良
くすることができる。

【００１６】また、上記請求項５記載の構成により、フ
ラッシュ要求があるとキャッシュメモリの各エントリを
順番に選択する。このとき、フラッシュ要求のアドレス
比較を木構造のデータブロック群の上位から指定された
階層に対応するデータブロックのアドレスを用いて行な
うことで、小さいデータブロック時のアドレス比較の場
合に比べてアドレス比較の回数が少なくなり、効率よく
フラッシュすることができる。

【００１７】

【実施例】以下本発明の一実施例のキャッシュメモリに
ついて、図面を参照しながら説明する。 （実施例１）図１は本発明の第１の実施例におけるキャ
ッシュメモリのブロック図である。本実施例は請求項１
および２に対応している。図２はリクエストアドレスの
アドレス構成を示しており、図３はリクエストアドレス
のアドレスタグ部のためのタグメモリのエントリ構成を
示しており、図４は本キャッシュ制御部の状態遷移図を
示している。

【００１８】図１において、１はキャッシュメモリ、２
はＣＰＵであり、キャッシュメモリ１とＣＰＵ２はアド
レスバス１００とデータバス１１０で接続されている。
３はバスコントローラであり、アドレスバス１００とデ
ータバス１１０でキャッシュメモリ１に接続されてい
る。４は主記憶であり、メモリバス９００でバスコント
ローラ３に接続されている。１０はタグメモリであり、
図３に示すように各エントリにアドレスタグＡ、アドレ
スタグＢａ，Ｂｂ，Ｂｃ，Ｂｄ、バリッドビットａ，
ｂ，ｃ，ｄのフィールドを持つ。２０はデータブロック
のためのデータメモリであり、各エントリにサブデータ
ブロックａ，ｂ，ｃ，ｄのフィールドを持つ。比較器３
０，３１はそれぞれリクエストアドレスのアドレスタグ
部のアドレスタグＡフィールド、アドレスタグＢフィー
ルドとタグメモリ１０のアドレスタグＡフィールド、ア
ドレスタグＢａ，Ｂｂ，Ｂｃ，Ｂｄのうちいずれかのフ
ィールドを比較し、ヒット信号を生成するものである。
５０はビット信号を生成する論理回路、７０、７１、７
２、７３はそれぞれアドレスタグＡ、アドレスタグＢ、
バリッドビット、データの各メモリのリード／ライト制
御回路、８０はキャッシュメモリ１全体を制御する制御
回路であり、図４に示す状態遷移図に従った動作をす
る。

【００１９】２００はＣＰＵ２からキャッシュメモリ１
へのリクエスト信号、２０１はリクエスト信号２００に
対するアクノレッジ信号、２１０はキャッシュメモリ１
からバスコントローラ３へのリクエスト信号、２１１は
リクエスト信号２１０に対するアクノレッジ信号であ
る。３００，３０１はそれそれ比較器３０，３１が出力
するヒット信号である。３２０はタグメモリ１０のバリ
ッドビットａ，ｂ，ｃ，ｄのうちいずれかのフィールド
の出力であるバリッド信号、３５０はヒット信号、４０
０はリード／ライト信号、４０１はインバリデート要求
信号である。

【００２０】また、図２に示すように、リクエストアド
レスはアドレスタグ部がアドレスタグＡ、アドレスタグ
Ｂの２つのフィールドに分割され、オフセット部がイン
デックス、サブデータブロック選択、サブデータブロッ
クオフセットのフィールドに分割されている。

【００２１】以上のように構成された図１のキャッシュ
メモリはデータブロックとサブデータブロックで２階層
の木構造を成しており、タグメモリ１０のアドレスタグ
部は、データブロックとサブデータブロックの２階層の
木構造に対応してアドレスタグＡ、アドレスタグＢの２
つのフィールドに分割され、さらにアドレスタグＢはサ
ブデータブロックａ，ｂ，ｃ，ｄに対応して、図３に示
すような、アドレスタグＢａ，アドレスタグＢｂ，アド
レスタグＢｃ，アドレスタグＢｄの４つのフィールドに
分割され、これらのエントリは、図２のリクエストアド
レスのオフセット部のサブデータブロック選択のフィー
ルドにより定義されるとともに、サブデータブロック
ａ，ｂ，ｃ，ｄのアドレスタグの上位部がアドレスタグ
Ａとして共有されている。したがって、サブデータブロ
ックａ，ｂ，ｃ，ｄのアドレスタグを個々に持つ場合と
比較してタグメモリの容量が小さくなる。たとえば、ア
ドレスタグ部が２０ビットとし、上位１０ビットをサブ
データブロックａ，ｂ，ｃ，ｄで共有すると１エントリ
の大きさは５４ビットになるが、サブデータブロック
ａ，ｂ，ｃ，ｄで個々に持つ場合は８４ビットになる。

【００２２】以下図１、図２、図３および図４を用いて
その動作を説明する。本実施例のキャッシュはライトス
ルーキャッシュであり、ＣＰＵ２がリードを行うときの
説明を行う。また、特に断らない限りデータは８バイト
のデータを表し、データブロックサイズは３２バイト、
サブデータブロックサイズは８バイトのデータを表す。

【００２３】（１）ＣＰＵ２がリクエスト信号２００
を”０”にしているときは制御回路８０の内部状態はＳ
０である。したがって、リード／ライト信号４００は”
１”に、インバリデート要求信号４０１は”０”に、リ
クエスト信号２１０は”０”に、アクノレッジ信号２０
１は”０”になる。

【００２４】（２）ＣＰＵ２がリクエストアドレスをア
ドレスバス１００に出力し、リクエスト信号２００を”
１”にする。リクエストアドレスのインデックスフィー
ルドはタグメモリ１０とデータメモリ２０に入力され、
それぞれのエントリを選択する。リード／ライト制御回
路７０、７１、７２、７３はリード／ライト信号４００
が”１”になっているので、選択されたタグメモリ１０
のエントリからアドレスタグＡ、アドレスタグＢａ，Ｂ
ｂ，Ｂｃ，Ｂｄ、バリッドビットａ，ｂ，ｃ，ｄを読み
だし、同様に選択されたデータメモリ２０のエントリか
らデータａ，ｂ，ｃ，ｄを読み出す。リード／ライト制
御回路７１、７２、７３はリクエストアドレスのサブデ
ータブロック選択フィールドを用いてそれぞれアドレス
タグＢａ，Ｂｂ，Ｂｃ，Ｂｄ、バリッドビットａ，ｂ，
ｃ，ｄ、データａ，ｂ，ｃ，ｄ、から一つを選択してバ
ス３１５、バリッド信号３２０、データバス１１０に出
力する。選択の方法はサブデータブロック選択フィール
ドが”００”のときはａを、”０１”のときはｂを、”
１０”のときはｃを、”１１”のときはｄを選択する。

【００２５】（３）リクエストアドレスのアドレスタグ
Ａフィールドとタグメモリ１０のアドレスタグＡフィー
ルドの出力は比較器３０に入力され、比較器３０は一致
のときヒット信号３００を”１”にし、不一致の時ヒッ
ト信号３００を”０”にする。同様にリクエストアドレ
スのアドレスタグＢフィールドとタグメモリ１０のアド
レスタグＢの出力は比較器３１に入力され、比較器３１
は一致のときヒット信号３０１を”１”にし、不一致の
時ヒット信号３０１を”０”にする。論理回路５０はヒ
ット信号３０１、バリッド信号３２０およびヒット信号
３００を用いてヒット信号３５０を生成する。

【００２６】（４）制御回路８０はヒット信号３５０
が”１”のときは（５）の処理を行い、”０”のときは
（７）の処理を行う。 （５）リクエスト信号２００が”１”になっており、ヒ
ット信号３５０が”１”であるので、制御回路８０は内
部状態をＳ１にし、アクノレッジ信号２０１を”１”に
する。ＣＰＵ２はアクノレッジ信号２０１が”１”にな
っているのでデータバス１１０のデータを取り込み、リ
クエスト信号２００を”０”にする。

【００２７】（６）制御回路８０の内部状態をＳ０に戻
し、（１）からの処理を繰り返す。 （７）ヒット信号３００が”１”の時は（８）の処理を
行ない、”０”のときは（１１）の処理を行なう。

【００２８】（８）リクエスト信号２００が”１”にな
っており、ヒット信号３５０が”０”でヒット信号３０
０が”１”であるので、制御回路８０内部状態をＳ２に
し、リクエスト信号２１０を”１”にし、リード／ライ
ト信号４００を”０”にする。

【００２９】（９）バスコントローラ３はリクエスト信
号２１０が”１”になっているのでアドレスバス１００
のリクエストアドレスを用いて主記憶４から読みだした
データをデータバス１１０に出力し、アクノレッジ信号
２１１を”１”にする。リード／ライト信号４００か”
０”になっているので、リード／ライト制御回路７０は
タグメモリ１０の選択されているエントリのアドレスタ
グＡフィールドにリクエストアドレス１００のアドレス
タグＡフィールドを書き込み、リード／ライト制御回路
７１はタグメモリ１０の選択されているエントリのアド
レスタグＢａ，Ｂｂ，Ｂｃ，Ｂｄフィールドのうちリク
エストアドレス１００のサブデータブロック選択フィー
ルドで示されたフィールドにリクエストアドレス１００
のアドレスタグＢフィールドを書き込み、リード／ライ
ト制御回路７２はタグメモリ１０の選択されているエン
トリのバリッドビットａ，ｂ，ｃ，ｄフィールドのうち
リクエストアドレス１００のサブデータブロック選択フ
ィールドで示されたフィールドに”１”を書き込み、リ
ード／ライト制御回路７３はデータメモリ２０の選択さ
れているエントリのサブデータブロックａ，ｂ，ｃ，ｄ
フィールドのうちリクエストアドレス１００のサブデー
タブロック選択フィールドで示されたフィールドにデー
タバス１１０のデータを書き込む。

【００３０】（１０）制御回路８０はアクノレッジ信号
２１１が”１”になっているので内部状態をＳ０に戻
し、（２）からの処理を繰り返す。この場合はリクエス
ト信号２００が”１”で、ヒット信号３５０が”１”の
場合の動作になる。

【００３１】（１１）リクエスト信号２００が”１”に
なっており、ヒット信号３５０が”０”でヒット信号３
００が”０”であるので、制御回路８０は内部状態をＳ
３にし、インバリデート要求信号４０１を”１”にす
る。インバリデート要求信号４０１が”１”になるとタ
グメモリ１０の選択されているエントリのバリッドビッ
トａ，ｂ，ｃ，ｄフィールドに”０”がセットされる。

【００３２】（１２）（８）からの処理を行なう。以上
のように本実施例によれば、サブデータブロックａ，
ｂ，ｃ，ｄのアドレスの上位部がアドレスタグＡとして
共有されているので、サブデータブロックａ，ｂ，ｃ，
ｄのアドレスタグを個々に持つ場合と比較してタグメモ
リの容量が小さくなり、総面積も小さくなる。

【００３３】（実施例２）図５は本発明の第２の実施例
におけるキャッシュメモリのブロック図である。本実施
例は請求項１〜４に対応している。図６は本キャッシュ
の制御部の状態遷移図を示している。

【００３４】図５において、１はキャッシュメモリ、２
はＣＰＵであり、キャッシュメモリ１とＣＰＵ２はアド
レスバス１００とデータバス１１０で接続されている。
３はバスコントローラであり、アドレスバス１００とデ
ータバス１１０でキャッシュメモリ１に接続されてい
る。４は主記憶であり、メモリバス９００でバスコント
ローラ３に接続されている。１０はタグメモリであり、
図３に示すように各エントリにアドレスタグＡ、アドレ
スタグＢａ，Ｂｂ，Ｂｃ，Ｂｄ、バリッドビットａ，
ｂ，ｃ，ｄの各フィールドを持つ。２０はデータブロッ
クのためのデータメモリであり、各エントリにサブデー
タブロックａ，ｂ，ｃ，ｄのフィールドを持つ。比較器
３０，３１はそれぞれリクエストアドレスのアドレスタ
グ部のアドレスタグＡフィールド、アドレスタグＢフィ
ールドとタグメモリ１０のアドレスタグＡフィールド、
アドレスタグＢａ，Ｂｂ，Ｂｃ，Ｂｄフィールド内のい
ずれかのフィールドを比較し、ヒット信号を生成するも
のである。４１はリクエストアドレスのサブデータブロ
ック選択フィールドを保持し、サブデータブロックを順
番に選択するためのカウンタである。５０はヒット信号
を生成する論理回路、７０、７１、７２、７３それぞれ
アドレスタグＡ、アドレスタグＢ、バリッドビット、デ
ータの各メモリのリード／ライト制御回路、８０はキャ
ッシュメモリ１全体を制御する制御回路、８１はバース
ト転送時にデータ転送の回数を保持するカウンタであ
る。

【００３５】２００はＣＰＵ２からキャッシュメモリ１
へのリクエスト信号、２０１はリクエスト信号２００に
対するアクノレッジ信号、２１０はキャッシュメモリ１
からバスコントローラ３へのリクエスト信号、２１１は
リクエスト信号２１０に対するアクノレッジ信号、２１
２はバースト転送リクエスト信号である。３００，３０
１はそれぞれ比較器３０、３１が出力するヒット信号で
ある。３２０はタグメモリ１０のバリッドビットａ，
ｂ，ｃ，ｄフィールドのいずれかの出力であり、３５０
はヒット信号である。３５１は選択されたエントリの全
てのデータの有効状態を示すバリッド信号であり、これ
により主記憶からの転送を行うデータブロックを決定す
る。４００はリード／ライト信号、４０２はバーストリ
セット信号、４０３はバースト更新信号、４０４バース
ト終了信号である。

【００３６】また、第１の実施例と同様に、図２に示す
ようにリクエストアドレスはアドレスタグ部がアドレス
タグＡ、アドレスタグＢの２つのフィールドに分割さ
れ、オフセット部がインデックス、サブデータブロック
選択、サブデータブロックオフセットのフィールドに分
割されている。

【００３７】以上のように構成されたキャッシュメモリ
は、第１の実施例と同様に、データブロックとサブデー
タブロックで２階層の木構造を成しており、タブメモリ
１０のアドレスタグ部はアドレスタグＡ、アドレスタグ
Ｂの２つのフィールドに分割され、さらにアドレスタグ
ＢはアドレスタグＢａ、アドレスタグＢｂ、アドレスタ
グＢｃ、アドレスタグＢｄの４つのフィールドに分割さ
れ、これらのエントリは図２のリクエストアドレスのオ
フセット部のサブデータブロック選択のフィールドによ
り定義されるとともにサブデータブロックａ，ｂ，ｃ，
ｄのアドレスタグの上位部がアドレスタグＡとして共有
されている。したがって、サブデータブロックａ，ｂ，
ｃ，ｄのアドレスタグを個々に持つ場合と比較してタグ
メモリの容量が小さくなる。たとえば、アドレスタグ部
が２０ビットとし、上位１０ビットをサブデータブロッ
クａ，ｂ，ｃ，ｄで共有すると１エントリの大きさは５
４ビットになるが、サブデータブロックａ，ｂ，ｃ，ｄ
で個々に持つ場合は８４ビットになる。また、エントリ
内のすべてのデータが無効状態のときはデータブロック
で主記憶からの転送を行い、それ以外はサブデータブロ
ックで主記憶からの転送を行うため、エントリ内の全て
のデータが無効状態であることの多い初期状態の動作が
データブロックのキャッシュとして動作するのでヒット
率を高くすることができる。

【００３８】以下図５および図６を用いてその動作を説
明する。本実施例のキャッシュはライトスルーキャッシ
ュであり、ＣＰＵ２がリードを行うときの説明を行う。
また、特に断らない限りデータは８バイトのデータを表
し、データブロックサイズは３２バイト、サブデータブ
ロックサイズは８バイトのデータを表す。

【００３９】（１）ＣＰＵ２がリクエスト信号２００
を”０”にしているときは制御回路８０の内部状態はＳ
０である。したがって、リード／ライト信号４００は”
１”に、バーストリセット信号４０２は”０”に、バー
スト更新信号４０３は”０”に、リクエスト信号２１０
は”０”に、バーストリクエスト信号２１２は”０”
に、アクノレッジ信号２０１は”０”になる。

【００４０】（２）ＣＰＵ２がリクエストアドレスをア
ドレスバス１００に出力し、リクエスト信号２００を”
１”にする。リクエストアドレスのインデックスフィー
ルドはタグメモリ１０とデータメモリ２０に入力され、
それぞれのエントリを選択する。リード／ライト制御回
路７０、７１、７２、７３はリード／ライト信号４００
が”１”になっているので、選択されたタグメモリ１０
のエントリからアドレスタグＡ、アドレスタグＢａ，Ｂ
ｂ，Ｂｃ，Ｂｄ、バリッドビットａ，ｂ，ｃ，ｄを読み
出し、同様に選択されたデータメモリ２０のエントリか
らデータａ，ｂ，ｃ，ｄを読み出す。リード／ライト制
御回路７１、７２、７３はリクエストアドレスのサブデ
ータブロック選択フィールドを用いてそれぞれアドレス
タグＢａ，Ｂｂ，Ｂｃ，Ｂｄ、バリッドビットａ，ｂ，
ｃ，ｄ、データａ，ｂ，ｃ，ｄ、から一つを選択してバ
ス３１５、バリッド信号３２０、データバス１１０に出
力する。選択の方法はサブデータブロック選択フィール
ドが”００”のときはａを、”０１”のときはｂを、”
１０”のときはｃを、”１１”のときはｄを選択する。

【００４１】（３）リクエストアドレスのアドレスタグ
Ａフィールドとタグメモリ１０のアドレスタグＡは比較
器３０に入力され、一致のときはヒット信号３００を”
１”にし、不一致のときはヒット信号３００を”０”に
する。同様にリクエストアドレスのアドレスタグＢフィ
ールドとタグメモリ１０のアドレスタグＢａ，Ｂｂ，Ｂ
ｃ，Ｂｄの内いずれかのフィールドは比較器３１に入力
され、一致のときはヒット信号３０１を”１”にし、不
一致のときはヒット信号３０１を”０”にする。論理回
路５０はヒット信号３０１、バリッド信号３２０および
ヒット信号３００を用いてヒット信号３５０を生成す
る。リード／ライト制御回路７２はバリッドビットａ，
ｂ，ｃ，ｄからバリッド信号３５１を生成する。

【００４２】（４）制御回路８０はヒット信号３５０
が”１”のときは（５）の処理を行い、”０”のときは
（７）の処理を行う。 （５）リクエスト信号２００が”１”になっており、ヒ
ット信号３５０が”１”であるので、制御回路８０は内
部状態をＳ１にし、アクノレッジ信号２０１を”１”に
する。ＣＰＵ２はアクノレッジ信号２０１が”１”にな
っているのでデータバス１１０のデータを取り込み、リ
クエスト信号２００を”０”にする。

【００４３】（６）制御回路８０の内部状態をＳ０に戻
し、（１）からの処理を繰り返す。 （７）ヒット信号３００が”１”でかつバリッド信号３
５１が”１”のときは（８）からの処理を行いヒット信
号３００が”０”かバリッド信号３５１が”０”の時は
（１２）からの処理を行う。

【００４４】（８）リクエスト信号２００が”１”にな
っており、ヒット信号３５０が”０”でヒット信号３０
０とバリッド信号３５１が”１”であるので、制御回路
８０の内部状態をＳ２にし、リクエスト信号２１０を”
１”にし、リード／ライト信号４００を”０”にする。

【００４５】（９）バスコントローラ３はリクエスト信
号２１０が”１”になっているのでアドレスバス１００
のリクエストアドレスを用いて主記憶４から読みだした
データをデータバス１１０に出力し、アクノレッジ信号
２１１を”１”にする。

【００４６】（１０）リード／ライト信号４００が”
０”になっているので、リード／ライト制御回路７０は
タグメモリ１０の選択されているエントリのアドレスタ
グＡフィールドにリクエストアドレス１００のアドレス
タグＡフィールドを書き込み、リード／ライト制御回路
７１はタグメモリ１０の選択されているエントリのアド
レスタグＢａ，Ｂｂ，Ｂｃ，Ｂｄフィールドのうちリク
エストアドレス１００のサブデータブロック選択フィー
ルドで示されたフィールドにリクエストアドレス１００
のアドレスタグＢフィールドを書き込み、リード／ライ
ト制御回路７２はタグメモリ１０の選択されているエン
トリのバリッドビットａ，ｂ，ｃ，ｄフィールドのうち
リクエストアドレス１００のサブデータブロック選択フ
ィールドで示されたフィールドに”１”を書き込み、リ
ード／ライト制御回路７３はデータメモリ２０の選択さ
れているエントリのサブデータブロックａ，ｂ，ｃ，ｄ
フィールドのうちリクエストアドレス１００のサブデー
タブロック選択フィールドで示されたフィールドにデー
タバス１１０のデータを書き込む。

【００４７】（１１）制御回路８０はアクノレッジ信号
２１１が”１”になっているので内部状態をＳ０に戻
し、（２）からの処理を繰り返す。この場合はリクエス
ト信号２００が”１”で、ヒット信号３５０が”１”の
場合の動作になる。

【００４８】（１２）リクエスト信号２００が”１”に
なっており、ヒット信号３５０が”０”でヒット信号３
００が”０”かバリッド信号３５１が”０”であるの
で、制御回路８０の内部状態をＳ３にし、リクエスト信
号２１０とバースト転送リクエスト信号２１２を”１”
し、バーストリセット信号４０２を”１”にし、リード
／ライト信号４００を”０”にする。バーストリセット
信号４０２が”１”になったのでカウンタ４１はリクエ
ストアドレスのサブデータブロック選択フィールドを保
持し、カウンタ８１はカウンタの値を”０”にする。カ
ウンタの値が”０”になったのでバースト終了信号４０
４が”０”になる。

【００４９】（１３）バスコントローラ３はリクエスト
信号２１０とバースト転送リクエスト信号２１２が”
１”になっているのでアドレスバス１００のリクエスト
アドレスを用いて主記憶４から読みだしたデータをデー
タバス１１０に出力し、アクノレッジ信号２１１を”
１”にする。

【００５０】（１４）リード／ライト信号４００が”
０”になっているので、リード／ライト制御回路７０は
タグメモリ１０の選択されているエントリのアドレスタ
グＡフィールドにリクエストアドレス１００のアドレス
タグＡフィールドを書き込み、リード／ライト制御回路
７１はタグメモリ１０の選択されているエントリのアド
レスタグＢａ，Ｂｂ，Ｂｃ，Ｂｄフィールドのうちリク
エストアドレス１００のサブデータブロック選択フィー
ルドで示されたフィールドにリクエストアドレス１００
のアドレスタグＢフィールドを書き込み、リード／ライ
ト制御回路７２はタグメモリ１０の選択されているエン
トリのバリッドビットａ，ｂ，ｃ，ｄフィールドのうち
リクエストアドレス１００のサブデータブロック選択フ
ィールドで示されたフィールドに”１”を書き込み、リ
ード／ライト制御回路７３はデータメモリ２０の選択さ
れているエントリのデータａ，ｂ，ｃ，ｄフィールドの
うちリクエストアドレス１００のサブデータブロック選
択フィールドで示されたフィールドにデータバス１１０
のデータを書き込む。

【００５１】（１５）制御回路８０はアクノレッジ信号
２１１が”１”になっているのでバースト更新信号４０
３を”１”にする。カウンタ４１はバースト更新信号４
０３が”１”になっているので保持されているサブデー
タブロック選択フィールドの値をインクリメントし、保
持する。なお、”１１”をインクリメントした後は”０
０”になる。また、カウンタ８１はバースト更新信号４
０３が”１”になっているのでカウンタの値をインクリ
メントする。カウンタの値が”４”になるとバースト終
了信号４０４を”１”にする。

【００５２】（１６）バースト終了信号４０４が”１”
になると制御回路８０は内部状態をＳ０にし、以降は
（２）からの処理を繰り返す。この場合はリクエスト信
号２００が”１”で、ヒット信号３５０が”１”の場合
の動作になる。

【００５３】（１７）バスコントローラ３はバースト転
送リクエスト信号２１２が”１”になっているので直前
にアクセスしたアドレス＋４のデータを主記憶４から読
みだし、データバス１１０に出力する。これ以降は（１
４）からの処理を繰り返す。

【００５４】以上のように本実施例によれば、選択され
たエントリ内のすべてのデータがインバリッド状態のと
きはデータブロックで主記憶からの転送を行い、それ以
外のときはサブデータブロックで主記憶からの転送を行
うため、エントリ内の全てのデータが無効であることの
多い初期状態の動作がデータブロックのキャッシュとし
て動作するのでヒット率を高くすることができる。

【００５５】（実施例３）図７は本発明の第３の実施例
におけるキャッシュメモリのフラッシュ機能部のブロッ
ク図である。１はキャッシュメモリ、２はＣＰＵ、３は
バスコントローラ、４は主記憶である。１０はアドレス
タグＡ、アドレスタグＢａ，Ｂｂ，Ｂｃ，Ｂｄ、バリッ
ドビットａ，ｂ，ｃ，ｄ、ダーティビットａ，ｂ，ｃ，
ｄのフィールドを持つタグメモリであり、２０はサブデ
ータブロックａ，ｂ，ｃ，ｄのフィールドを持つデータ
メモリである。３５は比較器、７０、７１、７２、７３
はそれぞれアドレスタグＡ、アドレスタグＢ、バリッド
ビット、ダーティービット、データの各メモリのリード
／ライト制御回路である。８０はキャッシュメモリ１の
制御回路、９１はフラッシュアドレスを格納するレジス
タ、９２はタグメモリ１０とデータメモリ２０の各エン
トリを順番に選択するためのカウンタ、９３はサブデー
タブロックを順番に選択するためのカウンタである。１
０１はＣＰＵ２のフラッシュ要求のアドレスバス、１０
２はバスコントローラ３に対するリクエストアドレスバ
ス、１１０はデータバス、２０２はフラッシュリクエス
ト信号、２０３はフラッシュが完了したことを示すフラ
ッシュアクノレッジ信号、２１５はバスコントローラ３
に対するリクエスト信号、２１６はリクエスト信号２１
５に対するアクノレッジ信号である。４５０はフラッシ
ュアドレスヒット信号、４５１はバリッド信号、４５２
はダーティー信号であり、ヒット信号４５０が”１”で
かつバリッド信号４５１が”１”でかつダーティー信号
４５２が”１”のとき選択されたエントリのデータをデ
ータブロックでフラッシュする。４６０はカウンタ９２
のリセット信号、４６１はカウンタ９２のインクリメン
ト信号、４６２はカウンタ９２の終了信号である。４６
３はカウンタ９３のリセット信号、４６４はカウンタ９
３のインクリメント信号、４６５はカウンタ９３の終了
信号である。また、図８は制御回路８０の内部状態の状
態遷移図を表している。

【００５６】以上のように構成されたキャッシュメモリ
において以下図７、図８を用いてフラッシュ動作の説明
をする。なお、本実施例ではフラッシュする階層をデー
タブロックであると指定した場合を示す。

【００５７】（１）ＣＰＵ２がフラッシュリクエスト信
号２０２を”１”にしていないので、制御回路８０の内
部状態はＳ０になっている。 （２）ＣＰＵ２がアドレスバス１０１にフラッシュアド
レスを出力し、フラッシュリクエスト信号２０２を”
１”にする。フラッシュリクエスト信号２０２が”１”
になっているので制御回路８０の内部状態はＳ１にな
る。状態がＳ１になったので、信号４６０を”１”にす
る。信号４６０が”１”になったのでカウンタ９２の値
は”０”にリセットされ、信号４６２が”０”になる。

【００５８】（３）制御回路８０は内部状態をＳ２にす
る。 （４）カウンタ９２の出力であるインデックスアドレス
を用いてタグメモリ１０とデータメモリ２０はエントリ
を選択し、各フィールド毎に読み出す。

【００５９】（５）比較器３５はレジスタ９１のフラッ
シュアドレスのアドレスタグＡフィールドとタグメモリ
１０のアドレスタグＡフィールドを比較し、一致の場合
はヒット信号４５０を”１”にし、不一致の場合はヒッ
ト信号４５０を”０”にする。 （６）ヒット信号４５０が”０”かバリッド信号４５１
が”０”かダーティー信号４５２が”０”の場合は
（７）からの処理を行い、ヒット信号４５０が”１”で
かつバリッド信号４５１が”１”でかつダーティー信号
４５２が”１”の場合は（８）からの処理を行う。

【００６０】（７）カウンタ９２が一巡した場合は信号
４６２が”１”になるので、制御回路８０は内部状態を
Ｓ０に戻し、（１）からの処理を繰り返す。信号４６２
が”０”の場合は信号４６１を”１”にして（４）から
の処理を繰り返す。

【００６１】（８）制御回路８０は内部状態をＳ３に
し、信号４６３を”１”に、リクエスト信号２１５を”
１”にする。信号４６３が”１”になったので、カウン
タ９３はリセットされ、信号４６５を”０”にする。

【００６２】（９）制御回路８０は内部状態をＳ４にす
る。 （１０）リード／ライト制御回路７０はアドレスタグＡ
フィールドの内容をアドレスバス１０２のアドレスタグ
Ａフィールドに出力し、リード／ライト制御回路７１は
カウンタ９３か”０”のときはアドレスタグＢａフィー
ルドの、”１”のときはアドレスタグｂフィールド
の、”２”のときはアドレスタグｃのフィールドの、”
３”のときはアドレスタグｄフィールドの内容をアドレ
スバス１０２のアドレスタグＢフィールドに出力し、リ
ード／ライト制御回路７２はカウンタ９３が”０”のと
きはバリッドビットａフィールドの、”１”のときはバ
リッドビットｂフィールドの、”２”のときはバリッド
ビットｃのフィールドの、”３”のときはバリッドビッ
トｄフィールドのバリッドビットをバリッド信号４５１
に、カウンタ９３が”０”のときはダーティービットａ
フィールドの、”１”のときはダーティービットｂフィ
ールドの、”２”のときはダーティービットｃのフィー
ルドの、”３”のときはダーティービットｄフィールド
のダーティービットをダーティー信号４５２に出力し、
リード／ライト制御回路７３はカウンタ９３が”０”の
ときはデータａフィールドの、”１”のときはデータｂ
フィールドの、”２”のときはデータｃフィールド
の、”３”のときはデータｄフィールドのデータをデー
タバス１１０に出力する。

【００６３】（１１）バスコントローラ３はリクエスト
信号２１５が”１”になっているのでアドレスバス１０
２のアドレスを用いてデータバス１１０のデータを主記
憶４に書き込む。その後、アクノレッジ信号２１６を”
１”にする。

【００６４】（１２）制御回路８０はアクノレッジ信号
２１６か”１”になると、信号４６４を”１”にし、カ
ウンタ９３をインクリメントする。 （１３）カウンタ９３が”３”になると信号４６５を”
１”にする。制御回路８０は信号４６５が”１”になる
と内部状態をＳ２にし、（４）からの処理を繰り返す。
信号４６５が”０”のときは（１０）からの処理を繰り
返す。

【００６５】以上のように本実施例によれば、フラッシ
ュリクエストアドレスのアドレスタグＡフィールドと一
致するアドレスタグＡフィールドを持つエントリのデー
タブロックをフラッシュすることにより、個々のサブデ
ータブロックのアドレスタグを比較した結果によりフラ
ッシュするより少ないステップでフラッシュすることが
できるので効率をよくすることができる。

【００６６】

【発明の効果】以上のように本発明によれば、リクエス
トアドレスのアドレスタグ部が複数のフィールドに分割
され、複数の子データブロックから成る親データブロッ
クがそれ自体子データブロックに成り得る木構造をなし
ており、リクエストアドレスのオフセット部により定義
されるエントリのアドレスタグ部に、木構造の階層に対
応した複数のアドレスタグフィールドを設けることによ
り、データブロックサイズの小さなキャッシュにおい
て、タグメモリの面積を削減し、初期状態のヒット率を
向上することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるキャッシュメモ
リのブロック図

【図２】同第１の実施例におけるキャッシュメモリの動
作説明のためのリクエストアドレスの構成図

【図３】同第１の実施例におけるキャッシュメモリの動
作説明のためのタグメモリのエントリの構成図

【図４】同第１の実施例におけるキャッシュメモリの動
作説明のための状態遷移図

【図５】本発明の第２の実施例におけるキャッシュメモ
リのブロック図

【図６】同第２の実施例におけるキャッシュメモリの動
作説明のための状態遷移図

【図７】本発明の第３の実施例におけるキャッシュメモ
リのフラッシュ機能部のブロック図

【図８】同第３の実施例におけるキャッシュメモリの動
作説明のための状態遷移図

【図９】従来のキャッシュメモリの概略図

【符号の説明】

１ キャッシュメモリ ２ ＣＰＵ ３ バスコントローラ ４ 主記憶 １０ タグメモリ ２０ データメモリ ３０、３１ 比較器 ５０ 論理回路 ７０、７１、７２、７３ リード／ライト制御回路 ８０ 制御回路 １００ アドレスバス １１０ データバス

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一回のキャッシュアクセスにおいて主記
   憶からの転送または主記憶への転送に用いられるデータ
   の集合で定義されるデータブロックにおいて、複数の子
   データブロックから成る親データブロックがそれ自体子
   データブロックに成り得る木構造をなしたデータブロッ
   ク群を有し、前記データブロック群の子データブロック
   を有するデータブロックはアドレスタグ部の一部が同一
   であるアドレスのデータブロックを子データブロックと
   して有することを特徴とするキャッシュメモリ。
2. 【請求項２】 請求項１記載のキャッシュメモリにおい
   て、木構造を成したデータブロック群の階層数と同数で
   かつ前記データブロック群の各階層に対応した第１のフ
   ィールドに分割されたアドレスタグ部を有するリクエス
   トアドレスと、前記データブロック群の階層数と同数で
   かつ前記データブロック群の各階層に対応した第２のフ
   ィールドに分割され、さらに前記第２のフィールドが前
   記データブロック群の各階層のデータブロック数と同数
   でかつ前記各階層のデータブロックに対応した第３のフ
   ィールドに分割されたアドレスタグ部を前記リクエスト
   アドレスのオフセット部により定義されるエントリに有
   するタグメモリとを有し、前記データブロック群内の第
   １のデータブロックのアドレスのアドレスタグ部の前記
   第１のデータブロックの階層に対応する第１のフィール
   ドを、前記タグメモリのアドレスタグ部の前記第１のデ
   ータブロックの階層に対応する第２のフィールド内の前
   記第１のデータブロックに対応する第３のフィールドに
   格納する手段を備えたことを特徴とするキャッシュメモ
   リ。
3. 【請求項３】 請求項１もしくは請求項２のキャッシュ
   メモリにおいて、木構造のデータブロック群の中で主記
   憶からデータ転送を行うデータブロックを属性ビットの
   状態により決定する手段を備えたことを特徴とするキャ
   ッシュメモリ。
4. 【請求項４】 請求項３記載のキャッシュメモリにおい
   て、木構造のデータブロック群の中で主記憶からデータ
   転送を行うデータブロックをタグメモリの選択されたエ
   ントリの有効ビットの状態により決定する手段を備えた
   ことを特徴とするキャッシュメモリ。
5. 【請求項５】 請求項１もしくは請求項２のキャッシュ
   メモリにおいて、タグメモリのアドレスタグ部の第２の
   フィールドの中で、木構造をしたデータブロック群の上
   位階層から指定された階層までに対応する前記第２のフ
   ィールドの内容が、フラッシュリクエストアドレスのア
   ドレスタグ部の上位階層から前記指定された階層に対応
   する第１のフィールドの内容とそれぞれ一致した場合、
   前記指定された階層に含まれる全てのデータブロックを
   フラッシュする手段を備えたことを特徴とするキャッシ
   ュメモリ。