JPH0727492B2 - 緩衝記憶装置 - Google Patents
緩衝記憶装置Info
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- JPH0727492B2 JPH0727492B2 JP63011224A JP1122488A JPH0727492B2 JP H0727492 B2 JPH0727492 B2 JP H0727492B2 JP 63011224 A JP63011224 A JP 63011224A JP 1122488 A JP1122488 A JP 1122488A JP H0727492 B2 JPH0727492 B2 JP H0727492B2
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
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- G—PHYSICS
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- G06F12/121—Replacement control using replacement algorithms
- G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
- G06F12/127—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning using additional replacement algorithms
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/601—Reconfiguration of cache memory
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は緩衝記憶装置（キヤツシユメモリ）に関し、
特にバスのアクセスタイプを示すデータ処理装置に使用
されるセツトアソシアテイブ方式のキヤツシユメモリに
関するものである。
特にバスのアクセスタイプを示すデータ処理装置に使用
されるセツトアソシアテイブ方式のキヤツシユメモリに
関するものである。
第１図は４ウエイセツトアソシアテイブ方式の緩衝記憶
装置（以降キヤツシユメモリと称す）のブロツクの構成
図である。図において（１）はキヤツシユメモリをアク
セスしようとするアドレス、（２）は前記アドレス
（１）の一部であるアドレスタグ、（３）は前記アドレ
ス（１）の一部であり、エントリを決めるエントリアド
レス、（４）は前記アドレスの一部であるワードアドレ
ス、（５）はキヤツシユメモリ内にあるアドレスタグを
保持するタグメモリ、（６）はキヤツシユメモリ内にあ
るデータを保持するデータメモリ、（７）は前記アドレ
スタグと前記エントリアドレス（３）で示される前記タ
グメモリ（５）の内容と比較を行なうコンパレータ、
（８）は前記エントリアドレス（３）で示される前記デ
ータメモリ（６）の内容から前記ワードアドレス（４）
で示されるワードを選ぶワードセレクタ、（９）は前記
コンパレータ（７）の出力により前記ワードセレクタ
（８）の出力の一つを選ぶウエイセレクタ、（10）は前
記ウエイセレクタからの出力であるデータ出力である。
装置（以降キヤツシユメモリと称す）のブロツクの構成
図である。図において（１）はキヤツシユメモリをアク
セスしようとするアドレス、（２）は前記アドレス
（１）の一部であるアドレスタグ、（３）は前記アドレ
ス（１）の一部であり、エントリを決めるエントリアド
レス、（４）は前記アドレスの一部であるワードアドレ
ス、（５）はキヤツシユメモリ内にあるアドレスタグを
保持するタグメモリ、（６）はキヤツシユメモリ内にあ
るデータを保持するデータメモリ、（７）は前記アドレ
スタグと前記エントリアドレス（３）で示される前記タ
グメモリ（５）の内容と比較を行なうコンパレータ、
（８）は前記エントリアドレス（３）で示される前記デ
ータメモリ（６）の内容から前記ワードアドレス（４）
で示されるワードを選ぶワードセレクタ、（９）は前記
コンパレータ（７）の出力により前記ワードセレクタ
（８）の出力の一つを選ぶウエイセレクタ、（10）は前
記ウエイセレクタからの出力であるデータ出力である。
次に動作について説明する。
データ処理装置からアドレス（１）がリードサイクルで
与えられるエントリアドレス（３）で選ばれた各ウエイ
のタグメモリ（５）の内容をコンパレータ（７）に送る
と共にデータメモリ（６）の内容をワードセレクタ
（８）に送り、ワードアドレス（４）で選ばれたワード
データをウエイセレクタ（９）に送る。そして、アドレ
スタグ（２）とタグメモリ（５）の内容の比較結果によ
つて一致のウエイがあれば、前記ウエイセレクタ（９）
に一致信号（以降ヒツトとする。また不一致をミスとす
る。）を送りデータが選ばれデータ出力（10）に出力さ
れる。
与えられるエントリアドレス（３）で選ばれた各ウエイ
のタグメモリ（５）の内容をコンパレータ（７）に送る
と共にデータメモリ（６）の内容をワードセレクタ
（８）に送り、ワードアドレス（４）で選ばれたワード
データをウエイセレクタ（９）に送る。そして、アドレ
スタグ（２）とタグメモリ（５）の内容の比較結果によ
つて一致のウエイがあれば、前記ウエイセレクタ（９）
に一致信号（以降ヒツトとする。また不一致をミスとす
る。）を送りデータが選ばれデータ出力（10）に出力さ
れる。
ミスが生じた場合はLeast Recently Usedアルゴリズム
によつて主メモリにデータを取りに行きデータを前記デ
ータ処理装置に送ると共にキヤツシユメモリ内に保持す
る。
によつて主メモリにデータを取りに行きデータを前記デ
ータ処理装置に送ると共にキヤツシユメモリ内に保持す
る。
次にデータ用のキヤツシユメモリと、命令用のキヤツシ
ユメモリとをもつデータ処理装置について第２図を使つ
て説明する。
ユメモリとをもつデータ処理装置について第２図を使つ
て説明する。
図において（21）はデータ処理システム、（22）はデー
タ処理装置、（23）はデータ処理装置からバスをアクセ
スする属性を示すアクセスプロパテイ、（24）はキヤツ
シユメモリで（24a）を命令用、（24b）をデータ用のキ
ヤツシユメモリとする。（25）は主メモリ、（26）は前
記データ処理装置（22）と前記キヤツシユメモリ（24）
と前記主メモリ（25）をつなぐバスなどの配線、（27）
は前記アクセスプロパテイ（23）よりキヤツシユメモリ
のセレクト信号を作るチツプセレクト回路、（28）は、
前記チツプセレクト回路（27）より発信されるチツプセ
レクト信号で（28a）は命令用キヤツシユメモリ（24a）
に、（28b）はデータ用キヤツシユメモリ（24b）につな
がれている。
タ処理装置、（23）はデータ処理装置からバスをアクセ
スする属性を示すアクセスプロパテイ、（24）はキヤツ
シユメモリで（24a）を命令用、（24b）をデータ用のキ
ヤツシユメモリとする。（25）は主メモリ、（26）は前
記データ処理装置（22）と前記キヤツシユメモリ（24）
と前記主メモリ（25）をつなぐバスなどの配線、（27）
は前記アクセスプロパテイ（23）よりキヤツシユメモリ
のセレクト信号を作るチツプセレクト回路、（28）は、
前記チツプセレクト回路（27）より発信されるチツプセ
レクト信号で（28a）は命令用キヤツシユメモリ（24a）
に、（28b）はデータ用キヤツシユメモリ（24b）につな
がれている。
次に動作について説明する。
データ処理装置（22）は命令フエツチする時、アクセス
プロパテイ（23）を出力しながらキヤツシユメモリ（2
4）をアクセスに行く。このとき前記アクセスプロパテ
イ（23）を見て、チツプセレクト回路（27）はチツプセ
レクト信号（28a）を発信しキヤツシユメモリ（24a）を
セレクトする。その結果、前記データ処理装置（22）は
命令用キヤツシユメモリ（24a）をアクセスできる。ま
たデータをアクセスする場合も同様にデータ処理装置
（22）はデータ用キヤツシユメモリ（24b）をアクセス
できる。
プロパテイ（23）を出力しながらキヤツシユメモリ（2
4）をアクセスに行く。このとき前記アクセスプロパテ
イ（23）を見て、チツプセレクト回路（27）はチツプセ
レクト信号（28a）を発信しキヤツシユメモリ（24a）を
セレクトする。その結果、前記データ処理装置（22）は
命令用キヤツシユメモリ（24a）をアクセスできる。ま
たデータをアクセスする場合も同様にデータ処理装置
（22）はデータ用キヤツシユメモリ（24b）をアクセス
できる。
この様な従来のキヤツシユメモリではキヤツシングする
データに属性をつけると複数個のキヤツシユメモリが必
要であつた。しかも１つのキヤツシユメモリは、ほとん
ど記憶されてなく１つのキヤツシユメモリはフルに記憶
された場合においてもメモリの割り付けを変更できな
い。
データに属性をつけると複数個のキヤツシユメモリが必
要であつた。しかも１つのキヤツシユメモリは、ほとん
ど記憶されてなく１つのキヤツシユメモリはフルに記憶
された場合においてもメモリの割り付けを変更できな
い。
この様に複数個のキヤツシユメモリを必要とせず、メモ
リの割り付けも可能なキヤツシユメモリを得る事を目的
とする。
リの割り付けも可能なキヤツシユメモリを得る事を目的
とする。
この発明におけるキヤツシユメモリは、記憶装置もしく
はデータ記憶装置の属性を領域で分割する。またセツト
アソシアテイブ方式のキヤツシユメモリの場合は、ウエ
イごとに属性を指定できるようにしたものである。
はデータ記憶装置の属性を領域で分割する。またセツト
アソシアテイブ方式のキヤツシユメモリの場合は、ウエ
イごとに属性を指定できるようにしたものである。
この発明において、データ処理システム内のキヤツシユ
メモリの個数は削減でき、しかも、アクセスされる属性
に対してもバランスよく割り振る事ができる。
メモリの個数は削減でき、しかも、アクセスされる属性
に対してもバランスよく割り振る事ができる。
以下、この発明の一実施例を第３図と第４図において説
明する。
明する。
なお図中第１図，第２図と同一符号は同一または相当部
分である。
分である。
図において、（１）はキヤツシユメモリをアクセスしよ
うとするアドレス、（２）は前記アドレス（１）の一部
であるアドレスタグ、（３）は前記アドレス（１）の一
部であり、エントリを決めるエントリアドレス、（４）
は前記アドレスの一部であるワードアドレス、（５）は
キヤツシユメモリ内にあるアドレスタグを保持するタグ
メモリ、（６）はキヤツシユメモリ内にあるデータを保
持するデータメモリ、（７）は前記アドレスタグと前記
エントリアドレス（３）で示される前記タグメモリ
（５）の内容と比較を行なうコンパレータ、（８）は前
記エントリアドレス（３）で示される前記データメモリ
（６）の内容から前記ワードアドレス（４）で示される
ワードを選ぶワードセレクタ、（９）は前記コンパレー
タ（７）の出力により前記ワードセレクタ（８）の出力
の一つを選ぶウエイセレクタ、（10）は前記ウエイセレ
クタからの出力であるデータ出力、（11）は指定レジス
タ、（21）はデータ処理システム、（22）はデータ処理
装置、（23）はデータ処理装置からバスをアクセスする
属性を示すアクセスプロパテイ、（24）はキヤツシユメ
モリ、（25）は主メモリ、（26）は前記データ処理装置
（22）と前記キヤツシユメモリ（24）と前記主メモリ
（25）をつなぐバスなどの配線である。
うとするアドレス、（２）は前記アドレス（１）の一部
であるアドレスタグ、（３）は前記アドレス（１）の一
部であり、エントリを決めるエントリアドレス、（４）
は前記アドレスの一部であるワードアドレス、（５）は
キヤツシユメモリ内にあるアドレスタグを保持するタグ
メモリ、（６）はキヤツシユメモリ内にあるデータを保
持するデータメモリ、（７）は前記アドレスタグと前記
エントリアドレス（３）で示される前記タグメモリ
（５）の内容と比較を行なうコンパレータ、（８）は前
記エントリアドレス（３）で示される前記データメモリ
（６）の内容から前記ワードアドレス（４）で示される
ワードを選ぶワードセレクタ、（９）は前記コンパレー
タ（７）の出力により前記ワードセレクタ（８）の出力
の一つを選ぶウエイセレクタ、（10）は前記ウエイセレ
クタからの出力であるデータ出力、（11）は指定レジス
タ、（21）はデータ処理システム、（22）はデータ処理
装置、（23）はデータ処理装置からバスをアクセスする
属性を示すアクセスプロパテイ、（24）はキヤツシユメ
モリ、（25）は主メモリ、（26）は前記データ処理装置
（22）と前記キヤツシユメモリ（24）と前記主メモリ
（25）をつなぐバスなどの配線である。
次に動作について説明する。
今、４つのウエイをA,B,C,Dとする。１つのウエイは、
タグメモリ（５）とデータメモリ（６）からなり指定レ
ジスタ（11）により属性が決められているがここでウエ
イＡを命令用、その他のウエイをデータ用にする。デー
タ処理装置（22）よりリードサイクルでキヤツシユメモ
リ（24）にアクセスしにいき、このときキヤツシユメモ
リ（24）は、前記データ処理装置（22）より出力されて
いるアクセスプロパテイ（23）を受けて（ここでは命令
フエツチする時を考える）命令フエツチと判断、前記指
定レジスタ（11）で示されているウエイＡに前記データ
処理装置（22）より出力されているアドレスでアクセス
しにいく。前記アドレス（１）の一部であるエントリア
ドレス（３）より示されるタグメモリ（５）とデータメ
モリ（６）の内容をそれぞれコンパレータ（７）とワー
ドセレクタ（８）に送り、前記コンパレータ（７）は、
タグアドレス（２）との比較結果を、前記ワードセレク
タ（８）は、ワードアドレス（４）で指定されるワード
をウエイセレクタ（９）に送り、前記比較結果がヒツト
ならデータ出力（10）にウエイセレクタ（９）の内容を
出力する。ミスなら主メモリ（25）にアクセスしにい
き、前記データ処理装置（22）にデータを送ると共にウ
エイＡにデータを保持する。
タグメモリ（５）とデータメモリ（６）からなり指定レ
ジスタ（11）により属性が決められているがここでウエ
イＡを命令用、その他のウエイをデータ用にする。デー
タ処理装置（22）よりリードサイクルでキヤツシユメモ
リ（24）にアクセスしにいき、このときキヤツシユメモ
リ（24）は、前記データ処理装置（22）より出力されて
いるアクセスプロパテイ（23）を受けて（ここでは命令
フエツチする時を考える）命令フエツチと判断、前記指
定レジスタ（11）で示されているウエイＡに前記データ
処理装置（22）より出力されているアドレスでアクセス
しにいく。前記アドレス（１）の一部であるエントリア
ドレス（３）より示されるタグメモリ（５）とデータメ
モリ（６）の内容をそれぞれコンパレータ（７）とワー
ドセレクタ（８）に送り、前記コンパレータ（７）は、
タグアドレス（２）との比較結果を、前記ワードセレク
タ（８）は、ワードアドレス（４）で指定されるワード
をウエイセレクタ（９）に送り、前記比較結果がヒツト
ならデータ出力（10）にウエイセレクタ（９）の内容を
出力する。ミスなら主メモリ（25）にアクセスしにい
き、前記データ処理装置（22）にデータを送ると共にウ
エイＡにデータを保持する。
また別の動作として、データ処理装置（22）からのリー
ドアクセスの時キヤツシユメモリは、アクセスプロパテ
イ（23）を参照せずキヤツシユ動作に入るが、キヤツシ
ユがヒツトせずミスの場合のデータの取り込みの際の
み、前記アクセスプロパテイ（23）を参照して、指定レ
ジスタ（11）で指定されたウエイに記憶する。
ドアクセスの時キヤツシユメモリは、アクセスプロパテ
イ（23）を参照せずキヤツシユ動作に入るが、キヤツシ
ユがヒツトせずミスの場合のデータの取り込みの際の
み、前記アクセスプロパテイ（23）を参照して、指定レ
ジスタ（11）で指定されたウエイに記憶する。
またウエイの属性をＡとB,C,DまたはA,BとC,Dなどに指
定できることは、プログラムによるキヤツシユメモリの
有効利用になる。これは、命令用情報とデータ用情報が
同じ量であるようなプログラムであれば１つの属性に対
して２つのウエイ、他の属性に対しても２つのウエイを
割り当て、また命令用情報よりデータ用情報が多いよう
なプログラムであれば命令用には１つのウエイ、データ
用には３つのウエイを割り当てる。
定できることは、プログラムによるキヤツシユメモリの
有効利用になる。これは、命令用情報とデータ用情報が
同じ量であるようなプログラムであれば１つの属性に対
して２つのウエイ、他の属性に対しても２つのウエイを
割り当て、また命令用情報よりデータ用情報が多いよう
なプログラムであれば命令用には１つのウエイ、データ
用には３つのウエイを割り当てる。
次に本発明の別の使用法として（図せず）、属性をアク
セスプロパテイにするのではなく、アクセスCPUにす
る。つまりマルチプロセツサシステムにおいて、ウエイ
ごとにアクセスできるCPUを指定する。
セスプロパテイにするのではなく、アクセスCPUにす
る。つまりマルチプロセツサシステムにおいて、ウエイ
ごとにアクセスできるCPUを指定する。
これによりマルチプロセツサシステムにおいても、キヤ
ツシユメモリの数は少なくでき、しかも、他のCPUのア
クセスによるモニタ処理がキヤツシユメモリ内だけにし
か及ばないため処理が速くなる。
ツシユメモリの数は少なくでき、しかも、他のCPUのア
クセスによるモニタ処理がキヤツシユメモリ内だけにし
か及ばないため処理が速くなる。
次にウエイの属性を１エントリに対するブロツク数（例
えば、ワード数）とした場合、例えば１ウエイに４ブロ
ツクのデータを保持するか、８ブロツクのデータを保持
するのかを指定レジスタ（11）で決める。
えば、ワード数）とした場合、例えば１ウエイに４ブロ
ツクのデータを保持するか、８ブロツクのデータを保持
するのかを指定レジスタ（11）で決める。
またこれらの動作は指定レジスタ（11）を使用するので
はなくピン情報でも変わりはない。
はなくピン情報でも変わりはない。
以上のように、この発明によればキヤツシユメモリ装置
及び、前記キヤツシユメモリ装置を含むデータ処理シス
テムは、アクセスする情報の属性またはアクセスするデ
ータ処理装置の属性によつてキヤツシユメモリ装置内の
記憶場所を割り振ることが可能となり、しかも従来より
少ないチツプ数ですむ。
及び、前記キヤツシユメモリ装置を含むデータ処理シス
テムは、アクセスする情報の属性またはアクセスするデ
ータ処理装置の属性によつてキヤツシユメモリ装置内の
記憶場所を割り振ることが可能となり、しかも従来より
少ないチツプ数ですむ。
第１図は、４ウエイセツトアソシアテイブ方式のキヤツ
シユメモリのブロツク構成図、第２図は、キヤツシユメ
モリを持つデータ処理システムのブロツク構成図、第３
図は、本発明の一実施例を示す４ウエイセツトアソシア
テイブ方式のキヤツシユメモリのブロツク構成図、第４
図は、本発明のキヤツシユメモリを含むデータ処理シス
テムのブロツク構成図である。 （１）はアドレス、（２）はアドレスタグ、（３）はエ
ントリアドレス、（４）はワードアドレス、（５）はダ
クメモリ、（６）はデータメモリ、（７）はコンパレー
タ、（８）はワードセレクタ、（９）はウエイセレク
タ、（10）はデータ出力、（11）は指定レジスタ、（2
1）はデータ処理システム、（22）はデータ処理装置、
（23）はアクセスプロパテイ、（24）はキヤツシユメモ
リ、（25）は主メモリ、（26）は配線、（27）はチツプ
セレクト回路、（28）はチツプセレクト信号である。
シユメモリのブロツク構成図、第２図は、キヤツシユメ
モリを持つデータ処理システムのブロツク構成図、第３
図は、本発明の一実施例を示す４ウエイセツトアソシア
テイブ方式のキヤツシユメモリのブロツク構成図、第４
図は、本発明のキヤツシユメモリを含むデータ処理シス
テムのブロツク構成図である。 （１）はアドレス、（２）はアドレスタグ、（３）はエ
ントリアドレス、（４）はワードアドレス、（５）はダ
クメモリ、（６）はデータメモリ、（７）はコンパレー
タ、（８）はワードセレクタ、（９）はウエイセレク
タ、（10）はデータ出力、（11）は指定レジスタ、（2
1）はデータ処理システム、（22）はデータ処理装置、
（23）はアクセスプロパテイ、（24）はキヤツシユメモ
リ、（25）は主メモリ、（26）は配線、（27）はチツプ
セレクト回路、（28）はチツプセレクト信号である。
Claims (7)
- 【請求項１】アドレス情報の一部、もしくは全部を記憶
するタグ記憶装置群と、前記アドレス情報で示されるデ
ータ情報を記憶するデータ記憶装置群とを備えた緩衝記
憶装置において、前記記憶装置群の各属性を指定記憶す
る手段、データ処理装置が前記記憶装置群にアクセスし
たときそのデータ処理装置から出力されたアクセスプロ
パティの指示する属性を判別する手段、および前記デー
タ処理装置から出力されたアクセスプロパティの指示す
る属性に一致した属性の記憶装置群にアクセスする手段
を備え、前記タグ記憶装置群へのキャッシュ動作のアク
セスは前記属性を参照することなく行い、前記キャッシ
ュ動作がヒットせず主記憶装置の情報の前記記憶装置群
への書き込み動作のアクセスは指定された属性の記憶装
置に行うようにしたことを特徴とする緩衝記憶装置。 - 【請求項２】一旦指定記憶された記憶装置群の各属性
を、プログラムに応じて変更する手段を備えたことを特
徴とする請求項１記載の緩衝記憶装置。 - 【請求項３】アドレス情報の一部、もしくは全部を記憶
するタグ記憶装置群と、前記アドレス情報で示されるデ
ータ情報を記憶するデータ記憶装置群とを備えた緩衝記
憶装置において、前記記憶装置群の各属性を指定記憶す
る手段、データ処理装置が前記記憶装置群にアクセスし
たときそのデータ処理装置から出力されたアクセスプロ
パティの指示する属性を判別する手段、および前記デー
タ処理装置から出力されたアクセスプロパティの指示す
る属性に一致した属性の記憶装置群にアクセスする手段
を備えるとともに、一旦指定記憶された記憶装置群の各
属性を、プログラムに応じて変更する手段を備えたこと
を特徴とする緩衝記憶装置。 - 【請求項４】属性として、命令用とデータ用とに指定可
能としたことを特徴とする請求項１ないし３のいずれか
に記載の緩衝記憶装置。 - 【請求項５】記憶装置群をｎ（ｎは１以上の整数）ウエ
イ備えたセットアソシアティブ方式とし、属性として前
記ウエイ毎に指定可能としたことを特徴とする請求項１
ないし４のいずれかに記載の緩衝記憶装置。 - 【請求項６】属性として記憶装置内の記憶領域毎に指定
可能としたことを特徴とする請求項１ないし５のいずれ
かに記載の緩衝記憶装置。 - 【請求項７】複数のデータ処理装置を備えたマルチプロ
セッサ方式とし、属性として前記データ処理装置毎に指
定可能として前記データ処理装置毎に緩衝記憶装置内の
記憶領域を割当てるようにしたことを特徴とする請求項
１ないし６のいずれかに記載の緩衝記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011224A JPH0727492B2 (ja) | 1988-01-21 | 1988-01-21 | 緩衝記憶装置 |
| GB8901247A GB2214336B (en) | 1988-01-21 | 1989-01-20 | Cache memory apparatus |
| GB9200747A GB2250114B (en) | 1988-01-21 | 1992-01-14 | Multiple data processing system |
| US08231963 US5553262B1 (en) | 1988-01-21 | 1994-04-22 | Memory apparatus and method capable of setting attribute of information to be cached |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011224A JPH0727492B2 (ja) | 1988-01-21 | 1988-01-21 | 緩衝記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01187650A JPH01187650A (ja) | 1989-07-27 |
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