JPH01217530A - キヤツシユメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えばマイクロプロセッサを用いた計算機シス
テムにおけるキャッシュメモリ装置に係り、特に、該キ
ャッシュメモリ装置が基本的にシングルチップの集積回
路で構成され、これらのチップを複数個並列接続するこ
とにより容易にキャッシュメモリ容量を拡張することを
可能とするものである。

〔従来の技術〕

計算機システムにおいて、マイクロプロセッサユニット
（以下ＭＰＵと言う）のマシンサイクル時間と、メイン
メモリの動作サイクル時間のギャップを埋めるとともに
、システムの性能を向上させる技術として、キャッシュ
メモリ（バッファメモリ）の技術が良く知られている。

ＭＰＵを用いたシステムにおいても、ＭＰＵのマシンサ
イクル高速化に伴ないキャッシュメモリを採用するシス
テムが増えてきている。従来キャッシュメモリは、汎用
のＲＡＭ部品や論理機能をもつ集積回路を複数組合わせ
て構成していたが、最近は集積回路の集積度向上に伴な
いキャッシュメモリ装置をシングルチップで構成する試
みが見られる。たとえば、１９８６年のアイ・イー・イ
ー・イー　インターナショナル　ソリッド　ステート　
サーキットコンファレンス　ダイジェスト　オブ　テク
ニカル　ペーパーズ（ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ　５ｏｌｉｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　
Ｃｏｎｆｅｒｅｎｃｅ　ＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨ
ＮＩＣＡＬＰＡＲＥＲ３）の第５０頁から第５１頁に、
また、　１９８７年の同誌の第２６６頁から第２６７頁
においてこの例が見られる。

〔発明が解決しようとする課題〕

キャッシュメモリ装置をシングルチップで実現したキャ
ッシュメモリデバイスでは、集積できるトランジスタ数
に制限があるために、キャッシュメモリ容量が不十分で
あるケースが生じる。このため、キャッシュチップとし
ては、それ単独でキャッシュメモリ装置として動作する
とともに、このキャッシュチップを複数個並列接続する
ことにより、キャッシュメモリの容量が接続された数だ
け、拡張されたキャッシュメモリ装置を構成できる必要
がある。

本発明の目的は、単独で動作可能なキャッシュメモリ装
置であり、さらに、この装置を複数個接続することによ
り、全体のキャッシュメモリの容量が、接続された個数
分だけ拡張され、全体としてキャッシュメモリ装置とし
て矛盾なく動作するキャッシュメモリ装置を提供するこ
とにある。

〔課題を解決するための手段〕

上記目的を達成するためにｌＭＰＵの如きプロセッサか
らの複数ビットのアドレス信号の特定ビット信号が所定
コードに一致するなら、キャッシュ・ミス・ヒツトの場
合、シングルチップキャッシュメモリデバイスがメイン
メモリへの命令および／またはデータを読み出すための
アクセスが許可され、上記特定ビット信号が上記所定コ
ードに一致しないならキャッシュ・ミス・ヒツトの場合
のメインメモリへのアク−セスを禁止できるような構成
とする。

上記アクセスが禁止された場合でも、該キャッシュメモ
リデバイス中の命令および／またはデータの記憶動作と
アドレス情報の記憶動作を禁止するのではなく維持させ
る。

シングルチップキャッシュメモリデバイス単独でキャッ
シュメモリ装置を構成する場合は、キャッシュ・ミス・
ヒツトの場合のメインメモリへのアクセスを無条件に許
可するようにする。

シングルチップキャッシュメモリデバイスを複数個並列
接続して大容量のキャッシュメモリ装置を構成する場合
は、アドレス信号の特定ビット信号が各メモリデバイス
に対応した所定コードに一致するデバイスについてはキ
ャッシュ・ミス・ヒツトの場合のメインメモリへのアク
セスを許可し、上記の一致が得られない他のメモリデバ
イスについてはキャッシュ・ミス・ヒツトの場合のメイ
ンメモリへのアクセスを禁止する。

〔作用〕

シングルチップキャッシュメモリデバイスを複数個並列
接続して大容量のキャッシュメモリ装置を構成する場合
、各シングルチップキャッシュメモリデバイスに上記の
ように特定のコードを割り当てることができる。

従って、プロセッサから供給されるアドレス信号に対し
て並列接続された全てのキャッシュメモリデバイスがミ
ス・ヒツトの場合、アドレス信号の特定ビット信号に対
応するコードを有するキャッシュメモリデバイスのみが
メインメモリへのアクセスを許可され、対応するコード
を有さない他のキャッシュメモリデバイスについてはメ
インメモリへのアクセスが禁止されるので、シングルチ
ップキャッシュメモリデバイスを複数個並列接続して大
容量のキャッシュメモリ装置を構成する場合のデバイス
間の矛盾もしくは競合を回避することができる。

［実施例〕 以下、本発明の一実施例を第１図により説明する。この
図はシングルチップキャッシュメモリデバイス１０の全
体構成を示したものである。以下、このデバイス１０を
キャッシュチップと呼ぶ。

本キャッシュチップ１０は、命令および／またはデータ
を処理するプロセッサ（図示せず）と命令および／また
はデータを格納するメインメモリ（図示せず）の間に置
かれ、チップ単独で６４キロ・バイトの容量を持つキャ
ッシュメモリ装置として動作する。基本となるデータ幅
は４バイト（３２ビツト）であり、アドレス空間として
は、４ギガ・バイトの空間をサポートする。

一般に、メインメモリはまず多数のセクタに分割され、
ひとつのセクタは多数のブロックに分割され、ひとつの
ブロックは複数のワードに分割され、ひとつのワードは
複数のバイトに分割される。

プロセッサから発生される複数ビットのアドレス信号の
うち、セクタ番号、ブロック番号、ワード番号、バイト
番号をそれぞれ指定する領域をタグフィールド、カラム
フィールド、ワードフィールド、バイトフィールドと呼
ぶことにする（第２図参照）。

第１図に示したキャッシュチップ１０は、概略として （１）プロセッサとアドレス（Ａ３１−２）の通信のた
めの第１端子（４０１）。

（２）プロセッサと命令および／またはデータ（Ｄ３１
−０）の通信のための第２端子（４００）。

（３）メインメモリとアドレス（ＭＡ３１−２）の通信
のための第３端子（４１１）。

（４）メインメモリ命令および／またはデータ（ＭＤ３
１−０）の通信のための第４端子（４１０）。

（５）第１端子（４０１）と第３端子（４１１）との間
の第１の信号伝送経路（５０２）。

（６）第２端子（４００）と第４端子（４１０）との間
の第２の信号伝送経路（５００、５０１）。

（７）メインメモリに格納された命令および／またはデ
ータを一時的に格納するための第１の記憶手段（データ
・アレイ３０）。

（８）上記第１の記憶手段（３０）に格納された上記命
令および／またはデータのアドレスに関係する情報（タ
グフィールド）を格納するための第２の記憶手段（アド
レスアレイ２０）。

（９）上記第２の記憶手段（２０）に格納された上記情
報（タグフィールド）と上記第１の信号伝送経路（５０
２）から供給されるアドレス信号（タグフィールド）と
の関係（ヒツトまたはミス・ヒツト）を検出する第１の
検出手段（７１〜７４）。

（１０）上記第２の記憶手段（２０）に格納された上記
情報（タグフィールド）と上記第１の信号伝送経路（５
０２）から供給される上記アドレス信号（タグフィール
ド）との上記関係が所定の状態にある場合（ヒツト時）
は上記第１の検出手段（７１〜７４）の検出結果に応答
して上記第１の記憶手段（３０）に格納された上記命令
および／またはデータを上記第２の信号伝送経路（５０
１）および上記第２端子（４００）を介して上記プロセ
ッサに伝達せしめ、上記関係が所定の状態にない場合（
ミス・ヒツト時）は上記第１の検出手段（７１〜７４）
の検出結果に応答して上記メインメモリに格納されると
ともに上記アドレス信号と関係した命令および／または
データを上記メインメモリから読み出しくアクセスし）
上記第２の信号伝送経路（５００）および上記第２端子
（４００）を介して上記プロセッサに伝達せしめるとと
もに上記第１の記憶手段（３０）に格納せしめる制御手
段（９０，１１０）。

（１１）該キャッシュチップ（１ｏ）の外部からの制御
信号（ＣＳ）を受け上記制御手段（９ｏ。

１１０）に伝送する端子手段（４０２）を具備し。

上記制御信号（ＣＳ）が所定条件にある場合は上記制御
手段（９０，１１０）は上記メインメモリからの命令お
よび／またはデータの読み出しもしくはこの読み出し情
報の第１の記憶手段（３０）への書き込みの少なくとも
一方を禁止し、この動作禁止の間に上記第１および第２
の記憶手段（３０，２０）の記憶動作を維持することを
特徴とする。

プロセッサから発生される複数ビットのアドレス信号の
うち、第１端子（４０１）、第１の信号伝送経路（５０
２）、ライン（５０５）を介して第２の記憶手段（２０
）に供給されるカラムフィールドの信号はキャッシュ検
索入力信号となり、カラムフィールドに対応したタグフ
ィールドの信号がキャッシュ検索出力信号として第２の
記憶手段（２０）の出力ライン（５２０，５２２，５２
４，５２６）から取り出される。この出力ライン（５２
０゜５２２．５２４，５２６）からはタグフィールドの
信号が有効か否かを示す有効性ビット信号も同時に取り
出される。このように出力ライン（５２０，５２２，５
２４，５２６）から取り出されたタグフィールドの信号
は、第１の信号伝送経路（５０２）、ライン（５０４）
を介してプロセッサから供給されるタグフィールドのア
ドレス信号と第１の検出手段（７１〜７４）で比較され
、ヒツト・ミスヒツトが判定される。キャッシュ・ヒツ
トの場合は、第１の記憶手段（３０）に格納された命令
および／またはデータが第２の信号伝送経路、伝達手段
（１５０）および第２端子（４００）を介してプロセッ
サに伝達される。

キャッシュチップ（１０）単独でキャッシュメモリ装置
を構成する場合は、制御手段（９０，１１０）に伝達さ
れる制御信号（ＣＳ）は上記メインメモリからの命令お
よび／またはデータの読み出し動作およびこの読み出し
情報を第１の記憶手段（３０）への書き込みを禁止しな
い条件に設定される。

第３図に示すように、キャッシュチップ（１０）を複数
個並列接続して大容量のキャッシュメモリ装置を構成す
る場合、各キャッシュチップ（１０，＃１〜＃２）には
特定コードが割付けられ、プロセッサから供給されるア
ドレスのタグフィールド中の特定ビット（Ａ１５．Ａ１
４）がその特定コードと一致するキャッシュチップにつ
いては上記メインメモリからの命令および／またはデー
タの読み出し動作およびこの読み出し情報の第１の記憶
手段（３０）への書込みが許可され、この一致が得られ
ない他のキャッシュチップについてはこれらの動作が禁
止される。この理由は、下記の通りである。

メインメモリ又はキャッシュメモリ装置から命令および
／またはデータを読み出すためにプロセッサからアドレ
スが発生されると、並列接続された全てのキャッシュチ
ップ（１０）の内部で、（１）第２の記憶手段（アドレ
ス・アレイ２０）のカラムフィールドのアドレス検索、
（２）上記アドレス検索による第２の記憶手段（アドレ
ス・アレイ２０）からのタグフィールドの読み出し、（
３）上記読み出されたタグフィールドとプロセッサから
発生されたタグフィールドの比較によるキャッシュ・ヒ
ツト又はミス・ヒツトの判定が実行される。

キャッシュ・ヒツトの場合は、複数のキャッシュチップ
（１０）のいずれかひとつが真のキャッシュ・ヒツトと
なりその第１の記憶手段（データ・アレイ３０）から読
み出された情報がプロセッサ（６００）に転送される。

ところがキャッシュ・ミス・ヒツトの場合は、複数のキ
ャッシュチップ（１０）の全てについてミス・ヒツトと
なる。この場合、複数のキャッシュチップ（１０）の全
てがメインメモリに情報読み出しを実行し、読み出され
た情報をプロセッサ（６００）に転送することはあまり
効率的ではない。さらに、メインメモリから読み出され
た情報を複数のキャッシュチップ（１０）の全ての第１
の記憶手段（データ・アレイ３０）に格納することは、
複数個のキャッシュチップ（１０）の並列接続自体を無
意味とする。

以上の理由により、第３図の実施例においては、キャッ
シュ・ミス・ヒツトの場合、プロセッサ（６００）から
発生されるアドレス信号の特定ビット（Ａ１５．Ａ１４
）に応答して複数のキャッシュチップ（１０）のいずれ
かひとつのチップについてのみメインメモリからの情報
読み出し動作および読み出し情報の第１の記憶手段（３
０）への書込みが許可され、他のチップについてはこれ
らの動作が禁止されている。

また、キャッシュ・ヒツトの場合、上記特定ビット（Ａ
１５．Ａ１４）に応答して上述のように真のキャッシュ
・ヒツトのキャッシュチップ（１０）の伝達手段（１５
０）の信号伝達が許可されて第１の記憶手段（３０）か
ら読み出された情報がプロセッサ（６００）に転送され
る。一方、真のキャッシュ・ヒツトに関与しない他のキ
ャッシュチップ（１ｏ）の伝達手段（１５０）の信号伝
達が禁止されるので、真のキャッシュ・ヒツトのキャッ
シュチップ（１０）からプロセッサ（６００）に転送さ
れる情報が妨害されることがない。

一方、メインメモリに格納された命令および／またはデ
ータはキャッシュメモリ装置に接続されたプロセッサと
異なる他のプロセッサ（例えばコプロセッサ）もしくは
Ｉ１０装置によってしばしば書き換えられる。このよう
な情報書換えが生じた場合には、この書換情報のアドレ
スと同一のアドレスを有するとともにキャッシュメモリ
装置中に格納されている命令および／またはデータを無
効とする必要がある。

この無効化動作を実行するために、第１図に示したキャ
ッシュチップは （１２）上記第２の記憶手段（２０）に格納された上記
情報（タグフィールド）と第３端子（４１１）に該キャ
ッシュチップ（１０）の外部から供給される外部アドレ
ス信号（タグフィールド）との関係（ヒツトまたはミス
・ヒツト）を検出する第２の検出手段（８１〜８４）を
具備し、上述のように他のプロセッサもしくはＩ１０装
置からのアドレス（ＭＡ３１−２）、命令および／デー
タ（ＭＤ３１−〇）がメインメモリ、第３端子（４１１
）。

第４端子（４１０）に供給される際にネゲートされる情
報（ＭＲ／Ｗ）と上記第２の検出手段（８１〜８４）と
に応答して上記制御手段（９０，１１０）は、上記関係
が所定の関係（ヒツト）にある際に、上記第２の記憶手
段（２０）に格納された上記情報（タグフィールド）を
無効化する。

以下、第１図乃至第６図を参照して１本発明の一実施例
をより詳細に説明する。

この一実施例の基本的特徴は、第３図に示すように、キ
ャッシュチップ（１０）を複数個並列接続して大容量の
キャッシュメモリ装置を構成する際、プロセッサから供
給されるアドレスのデクフィールド中の特定ビット（Ａ
１５．Ａ１４）に応答して複数のキャッシュチップ（１
０）のいずれかひとつを選択するための制御信号（ＣＳ
）を発生する制御信号発生手段（６１０）をキャッシュ
チップ（１０）の外部に配置したことにある。

第１図はひとつのキャッシュチップ（１０）の内部構成
を詳細に説明するためのブロックダイアグラムであって
、キャッシュチップ１０の内部には、アドレスタグ情報
を格納するためのアドレスアレイ２０と命令および／ま
たはデータを格納するためのデータアレイ３０が置かれ
ている。アドレスアレイ２０は、１０２４ワード×１９
ビツトの２ボ一トＲＡＭを４個（２１，２２，２３゜２
４）用いて構成される。データアレイ３０は４０９６ワ
ード×３２ビツトのＲＡ　Ｍを４個（３１゜３２．３３
，３４）を用いて構成される。この２つのアレイ２０．
３０を用いてキャッシュチップ１０は、単独でカラム数
１０２４．ブロック長１６バイトの４ウエイ・セットア
ソシアティブ方式キャッシュメモリを実現している。ま
た、このキャッシュチップで用いられているストア方式
は、データのストア時に常にメインメモリの内容を更新
するストアスル一方式を用いている。

キャッシュチップ１０は、左側の信号ピン（４００〜４
０６）を介して、プロセッサに接続され、右側の信号ピ
ン（４１０〜４１７）を介してメインメモリバスに接続
される。キャッシュチップ１０のサポートするアドレス
空間は４ギガ・バイト（３２ビツト・アドレス）であり
、プロセッサ側からは、上位の３０ビツトがアドレス信
号ピンＡ３１〜Ａ２（４０１）から、下位２ビツトＡｌ
。

ＡＯがデコードされた形のバイトコントロール信号がピ
ンＢＣＯ−ＢＣ３（４０５）　から、キャッシュチップ
１０に入力される６バイトコントロ一ル信号ピン４０５
から入力される信号は、アドレスの下位２ビットＡｌ、
ＡＯの情報以外に、データ長の情報も含んでいる。例え
ば、４バイトにより１ワードが構成され、１ワード中の
３バイト目と４バイト目のデータが同時にアクセスされ
る場合には、ＢＣＯ＝Ｏ，ＢＣ１＝Ｏ，ＢＣ２＝１゜Ｂ
Ｃ３＝１　（すなわち、実際にアクセスするデータのバ
イト位置に対応する）の形でバイトコントロール信号ピ
ン４０５に１が立ち、キャッシュチップ１０に入力され
る。

プロセッサから出力されたアドレス信号の上位３０ビツ
トは、キャッシュチップ１０のアドレス信号ピンＡ３１
〜Ａ２（４０１）に入力され、その値がアドレス保持レ
ジスタ４０に保持されると伴に、チップ内部の３０ビツ
ト幅の内部アドレスバス５０２に流れる。アドレスの各
ビットは第２図に示すようなフィールドに割当てられて
いる。

第１３ビツトから第４ビツトまではカラム・フィールド
として割当てられる。内部アドレスバス５０２上のカラ
ム・フィールドに対応する部分がライン５０５を介して
、アドレス・アレイ２０のアドレス検索入力となり、こ
の検索入力に対応するカラムに格納されている複数のア
ドレス・タグが、出力ライン５２０，５２２，５２４，
５２６を介して読出される。５２０は、アトレイ・アレ
イ２０の第１セツト２１からのアドレス・タグ読出し線
、５２２は第２セツト２２からのアドレス・タグ読出し
線、５２４は第３セツト２３からのアドレス・タグ読出
し線、５２６は第４セツト２４からのアドレス・タグ読
出し線であり、各アドレス・タグ読出し線は１９ビツト
幅である。

１９ビツトの内分けは、アドレス・タグの１８ビツトと
有効性ビットの１ビツトである。各セットから読出され
たアドレス・タグ情報は、それぞれ対応する比較器７１
，７２，７３，７４に入力され、ライン５０４を介して
、各比較器に入力される内部アドレスバス５０２上の第
３１ビツトから第１４ビツトのタグ・フィールド（第２
図）上の値と比較される。この比較結果が一致し、かつ
、有効性ビットが１の時には、対応するＨｐｔ信号５８
１．５８２，５８３，５８４がアサートされ。

キャッシュ制御回路９０に報告される。ヒツト信号５８
１，５８２，５８３，５８４のどれか１つが７サートし
た状態は、キャッシュ・ヒツトの状態であり、データ・
アレイ３０の中に所望のブロック（１６バイト）が格納
されていることを示す。

信号線５０９上の情報によってデータアレイ３０の内容
は、アドレスアレイ２０と並列に読み出されている。信
号線５０９には、アドレスビットのうち第２図に示すカ
ラム・フィールドとワード・フィールドの値が流れてく
る。カラム・フィールドによってデータアレイの各ウェ
イ３１，３２゜３３．３４内の１６バイト長（すなわち
４ワ一ド分）のブロックが４組さし示され、ワード・フ
ィールドによって１６バイトのうちの４バイト（すなわ
ち１ワード）が選択され、結局各ウェイ３１゜３２．３
３．３４から４つの４バイト・データが読み出されてい
る。この時、キャッシュ・ヒツト状態であることがわか
れば、すなわち、ヒツト信号５８１，５８２，５８３，
５８４のどれか１つがアサートされていれば、その情報
からセレクタ１２０によって、対応するデータ・アレイ
３０のウェイから読み出された４バイトのデータが選択
され、内部データバス５０１にその値が流れ、出カパツ
ファ１５０を介し、キャッシュチップ１０のデータピン
Ｄ３１−Ｄｏ　（４００）からプロセッサにデータが渡
される。

一方、アドレスアレイ２０を検索した結果、ヒツトしな
かった場合には、アドレス保持レジスタ４０に保持され
たアドレス情報に従ってメインメモリ（図示されず）に
対してキャッシュチップ１０は必要なデータを含む１６
バイト長のブロックを４バイト単位で４口取りに行き、
そのデータはメモリデータ信号ピン４１０から入力され
内部データバス５０１に流れる。入力される１６バイト
のデータのうち最初の４バイトはプロセッサ側のデータ
信号ピン４００よりプロセッサに流されると同時に、デ
ータバス５１１およびセレクタ５５０．５５１，５５２
，５５３を介して、データアレイ３０の４つのウェイ（
３１，３２，３３゜３４）のうち１つに書込まれる。こ
のウェイの選択を行なうための情報は、リプレースメン
ト・メモリ６０に格納されている情報から得られる。こ
のリプレースメント・メモリ６０は、１０２４カラム×
６ビツトの２ポ一トＲＡＭであり、各６ビツトの情報の
中にブロック転送時にデータアレイ３０のどのウェイに
新しいブロックを格納すれば良いかを決定する情報が含
まれる。このリプレースメント・メモリ６０の内容は、
アドレスアレイ２０が検索されるのと同時に、パス５０
８から流れてくるカラムフィールドの値によって検索さ
れ、リプレースメント論理１００を介して、よく知られ
ているＬ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　１
Ｊｓｅｄ）アルゴリズムを用いて更新される。

このＬＲＵアルゴリズムは、１９８７年のアイ・イー・
イー・イー　インターナショナル　ソリッドステート　
サーキツツコンファレンス　ダイジェスト　オブ　テク
ニカル　ペーパーズ　第２６６ページ〜第２６７ページ
に報告されている。

さて、前記のように１６バイト単位（すなわち４ワ一ド
単位）のブロック転送において、２ワード目から４ワー
ド目までの１２バイトデータは、プロセッサに転送され
ることなく、データアレイ３０に書換まれるのみとなる
。また、この最中にアドレスアレイ２０には、新しく転
送されたブロックに対するアドレスのうち、ダグフィー
ルド（第２図参照）の部分がパス５７０を介して、ブロ
ックが格納されたウェイと対応するウェイに書込まれる
。また、タグフィールドと同時に、データの有効性を示
す有効性ビットが１にされ同時に同じ場所に書込まれる
。

アドレス保持レジスタ４０の下位２ビツト（Ａ３−Ａ　
２）には、＋１のインクリメンタ１３０が付いていて、
２ビツトのカウンタになっている。ここで、ブロック転
送時にアドレス保持レジスタ４０に保持されたアドレス
のブロック内ワードアドレスが更新される。すなわち、
前記のようにブロック転送は４ワ一ド単位であるため、
１ワ一ド分のデータ取り込み終了後インクリメンタ１３
０は＋１カウントアツプして５次の１ワ一ド分のデータ
取り込みに移行する。従って、４ワ一ド単位のブロック
転送終了後には、インクリメンタ１３０は＋３カウント
アツプすることになる。メインメモリに対するアドレス
は出力バッファ２５０の信号ピンＭＡ３１−ＭΔ２（４
１１）を介し、メインメモリに送出される。

レジスタ５９０は、プロセッサがメインメモリに命令お
よび／またはデータを書込む時に一担その値を格納して
おくためのバッファである。本キャッシュチップ１０は
、ストアスル一方式を用いるためにアドレスアレイ２０
を検索して、ヒツトした場合にはデータアレイ３０にレ
ジスタ５９０内のデータがパス５１０、およびセレクタ
５５０あるいは５５１あるいは５５２あるいは５５３を
介して書込まれる。また、メインメモリには、ノ（ス５
９２．出力バツファ２２０を介して、信号ピン４１０よ
り書込まれる。

すなわち、レジスタ４０およびレジスタ５９０は、メイ
ンメモリにデータを書込む時にストア１＜ツファとして
働く、すなわち、プロセッサがキャッシュチップ１０を
介して、メインメモリにデータを書込む時に、メインメ
モリがビジーである場合には、プロセッサは書込みアド
レスをレジスタ４０に、書込みデータをレジスタ５９０
に書込むことにより、メインメモリへの書込みが終了し
たとして、次の動作に移る。この後、キャッシュチップ
１０は、メモリパス要求信号ＭＢＲＥＱ（４１６）を継
続的に出力するため、メインメモリがビジーでなくなっ
た時にメモリバスアクノリッジ信号にＢＡＣＫ（４１７
）がアサートされ、初めてレジスタ５９０に保持されて
いたデータがメインメモリに書込まれる。

いままで一部述べたように、第１図の左側にプロセッサ
とキャッシュチップ１０とのインタフェース信号ピンが
あり、右側にキャッシュチップ１０とメインメモリバス
とのインタフェースピンがある。４００はプロセッサと
のデータバス信号ピンであり、４０１はプロセッサから
のアドレスの上位３０ビツトを受けるアドレスピンであ
る。

Ｃ５４０２は、キャッシュチップ１０のチップセレクト
ピンであり、この信号Ｃ８４０２に１が入力される（ア
サートされる）とキャッシュチップ１０の内部は完全に
動作を行ない、０が入力される（ネゲートされる）と冒
頭で述べたように内部の一部の動作が抑止される。この
信号ピンＣ３４０２により、キャッシュチップ１０の拡
張が可能となる。キャッシュチップ１０を単独で用いる
場合にはこのピンＣ８４０２に常に１を入力して使用す
る。Ａｇ２Ｏ３はアドレスストローブ信号ピンであり、
４０１に有効なアドレスが入力される時に１が、それ以
外の時には０が入力される。Ｒ／Ｗ４０４は、プロセッ
サからのリード（Ｒ／Ｗ＝１）。

ライト（Ｒ／Ｗ＝Ｏ）要求を区別するための入力ピンで
、アドレス４０１と同じタイミングで入力される。ＢＣ
３〜ＢＧＯは、書込み、読出しデータのバイト位置を指
定する。　ＲＤＹ４０６は、読出しあるいは書込みのサ
イクルが終了することをプロセッサに知らせるためのピ
ンであり、出力バッファ２１０を介して信号が出される
。

次にキャッジシュチップ１０のメインメモリバスに対す
るインタフェースピンについて述べる。

ＭＤ３１〜ＭＤＯ（４１０）は、３２ビット幅の双方向
データバスピンである。ＭＡ３１−ＭＡ２は、メモリア
ドレスの上位３０ビツトが通る双方向のメモリアドレス
バス・ピンである。ＭＡＳ４１２は、メモリバスのアド
レスストローブ信号ピンで。

４１１上に有効なメモリアドレスを流す時には、この信
号ピンに１を送出する。また、この信号ピンに１が入力
されている時には、メモリアドレスピン４１１上に有効
なアドレスがのっていることを示す。ＭＲ／Ｗ４１３は
、先に述べたように他のプロセッサまたはＩ１０装置か
らのメインメモリへのリード（ＭＲ／Ｗ＝１）、ライト
（ＭＲ／Ｗ＝Ｏ）の区別をする信号を入出力するピンで
ある。ＭＢＣ３〜ＭＢＣＯ（４１４）は、他のプロセッ
サまたはＩ１０装置がデータのバイト位置を指示するた
めの信号ピンである。ＭＲＤＹ４１５は、メインメモリ
バスのサイクルが終了することを報告する信号が入力さ
れるピンである。メインメモリーリードサイクルの時に
は、メインメモリから命令および／またはデータが４１
０に入力されると同時に、信号ピン４１５にレディ信号
がメインメモリから返される。ＭＢＲＥＱ４１６は、メ
インメモリバスの使用を要求する信号であり、キャッシ
ュチップ１０がメインメモリバスを使用したい場合に、
このピンから１を出力し、外部のバスアービタに対して
使用を要求する。この結果、メインメモリバスが使用可
能な状態になれば、外部のバスマスタは許可信号をキャ
ッシュチップ１０に出し、それが入力ピンＭＢＡＣＫ４
１７より入力される。このようにして初めてキャッシュ
チップ１０がメインメモリバスを使用可能となる。

信号ピン４１０，４１１，４１２，４１３゜４１４．４
１５は、メインメモリバス上のパスマスタとなり得るデ
バイスの対応する信号ピンと接続される。このため、キ
ャッシュチップがメインメモリバスを使用しない時には
、出力バッファ２２０．２５０，２６０，２８０，２９
０がオフにされ、対応する信号ピン４１０，４１１，４
１２゜４１３は入力ピンとなり、４１４はハイインピー
ダンス状態となる。このようにしてキャッシュチップ１
０がメインメモリバスを使用しない時には、逆にキャッ
シュチップ１０がメインメモリバス上のバスサイクルを
監視することになる。このバス監視機能は、他のパスマ
スタ（すなわち他のプロセッサまたはＩ１０装置）によ
ってメインメモリの内容が書換えられた時に、キャッシ
ュチップ１０におけるキャッジシュの内容を検索し、同
一のアドレスを持つブロックがあった場合にそれを無効
化するという機構である。

上記キャッシュの無効化は次のようにして行なわれる。

　ＭＡＳ４１２から１が入力され、ＭＲ／Ｗ４１３から
０（ライト）が入力されると１ＭＡ３１〜ＭＡ２（４１
１）から入力されるアドレスをレジスタ５０にラッチす
る。この値のキャッシュ無効用アドレスバス上を流れ、
バス５０６を介してアドレスのカラム・フィールド（第
２図）の値をアドレスとして、アドレス・アレイ２０の
所望のカラムを読み出す。読出された４つのタグ（５２
１゜５２３．５２５，５２７）と、メインメモリバスの
ライトサイクルのアドレスのタグ・フィールド（第２図
）の値（バス５０７上の値）とをそれぞれ対応する４個
の比較器８１，８２，８３．８４で比較し、その結果を
ヒツト信号５８５，５８６゜５８７．５８８としてキャ
ッシュ制御回路９０に出力する。もし、どれかのヒツト
信号に１が立っていれば、そのヒツト信号に対応するウ
ェイの現状さされているカラムに入っているアドレスの
タグ情報を無効化する。このために、その場所の有効性
ビットにＯを書込む、また、これと同時にバス５６０か
ら流れてくる同じカラム・フィールドの値によりアクセ
スされているリプレースメント・メモリ６０のリプレー
スメント情報を、無効化に伴ない更新する。

本キャッシュチップ１０は、Ｃ８４０２人カピンを１に
固定して使用することにより、単独で６４キロ・バイト
、１０２４カラム×４ウエイのセット・アソシアティブ
方式のキャッシュメモリ装置として動作するだけでなく
、Ｃ８４０２人力ビンにアドレス情報の一部をデコード
した結果を入力することにより、容易に容量の拡張が可
能である。　　。

第３図には、４個のキャッシュチップ１０を接続して、
全体で２５６キロバイト、４０９６カラム×４ウエイの
セット・アソシアティブ方式のキャッシュメモリ装置を
構成した例である。プロセッサ６００とのデータバス７
００は各キャッシュチップ１０のデータピン４００に接
続される。プロセッサ６００から出力されるアドレス信
号７０１゜アドレスストローブ信号７０３．リード／ラ
イト要求信号７０４．バイト制御信号７０５は、それぞ
れキャッシュチップ１０の入力ピン４０１゜４０３．４
０４，４０５に接続される。また、各キャッシュチップ
１０のＲＤＹ４０６からの出力は、ワイヤードＯＲされ
プロセッサ６００のレディ信号７０６に接続される。プ
ロセッサ６００より発生されるアドレス信号７０１の第
１５ビツトと第１４ビツトは、デコード・フィールド（
第２図）となり、バス７０２を介して、２ビツトデコー
ダ６１０に入力され、その４本のデコード出カフ０７゜
７０８．７０９，７１０が各キャッシュチップのチップ
セレクトピンＣ８４０２に入力される。第１図における
データピン４００に接続された出力バッファ１５０は、
チップセレクト信号Ｃ８４０２により選択されたキャッ
シュチップ１０についてのみ出カニネーブルとなり、そ
れ以外では出力バッファ１５０の出力はハイインピーダ
ンス状態となっている。また、　ＲＤＹ４０６に接続す
る出力バッファ２１０は、チップセレクトピンＣ８４０
２により選択された場合に出カニネーブルとなり、それ
以外はハイインピーダンス状態となる。

一方、第３図に示すようにメインメモリバスのデータバ
ス７２５．アドレスバス７２４．アドレスストローブ信
号７２３．リード／ライト信号７２２、バイト制御信号
７２１．レディ信号７２０は、それぞれ各キャッシュチ
ップ１０の対応するピン４１０，４１１，４１２，４１
３，４１４゜４１５に共通に接続される。各キャッシュ
チップ１０のＭＢＲＥＱ４１６から出力されるバス要求
信号は、それぞれ別々にメインメモリバスのバスアービ
ターに送出され、それに対する応答としての別々のバス
アクノリッジ信号がＭＢＡＣＪ４１７に入力される。

メインメモリバスの信号７２６は、これら複数の信号群
である。

第３図においてアドレスの第１５ビツト（Ａ１５）。

第１４ビツト（Ａ１４）をデコードする２ビツトデコー
ダ６１０の出力のうち７０７はＡ１５＝Ｏ。

Ａ１４＝Ｏの時だけ１となり、また、７０８はＡ１５＝
Ｏ，Ａ１４＝１の時、７０９はＡ１５＝１．Ａ１４＝Ｏ
の時、７１０はＡ１５＝１．Ａ１４＝１の時だけ１とな
り、対応するキャッシュチップ１０が選択される。この
結果、第３図における上から第１番目のキャッシュチッ
プ内のアドレスアレイ２０に格納されている有効なアド
レス・タグの第１５ビツトと第１４ビツト（下位２ビツ
ト）の値は必ずＯＯとなり、第２番目のキャッシュチッ
プ１０ではその値は０１．第３番目ではその値は１０．
第４番目では１１となり、複数のキャッシュチップ１０
のアドレスアレイ２０に同一な値の有効なアドレスタグ
が存在するということはない。このため、プロセッサ６
００がデータをフェッチする場合、すべてのキャッシュ
チップ１０のアドレスアレイ２０が検索されても、高々
どれか１つのチップがヒツトするだけである。また、ヒ
ツトしなかった場合には、チップセレクト７０７゜７０
８．７０９，７１０で選択されたひとつのキャッシュチ
ップ１０がメインメモリとの間でブロック転送を行ない
データをプロセッサに渡し、また１選択されたキャッシ
ュチップ１０内にそのブロックを格納する。また、プロ
セッサ６００がデータをメインメモリにストアする場合
には、選択されたキャッシュチップ１０がメインメモリ
にそのデータをストアする役割りを担う。また、すべて
のキャッシュチップ１０は、プロセッサ６００のアドレ
スのデコード結果により選択されたかされないかに無関
係に、メインメモリバスのアドレスを監視している。

第１図において、キャッシュ制御回路９０の内部は独立
に動作する２つのステート・マシンが存在する。第４図
は、キャッシュ制御回路９０内の２つのステートマシン
を示したもので、９００はプロセッサ側からのキャッシ
ュアクセスをコントロールするアクセス制御回路であり
、９０１はメインメモリバス上のアドレスを監視して必
要に応じてキャッシュのエントリを無効化するための無
効化制御回路である。

アクセス制御回路９００の入力信号は、キャッシュチッ
プ１０のチツプセレ“クトピン４０２から入力されるＣ
８９０６．アドレスストローブピン４０３から入力され
るＡＳ　９０７．リード／ライトピン４０４から入力さ
れるＲ／Ｗ９０Ｂと、メモリバス制御回路１１０からの
データアクノリッジ信号ＤＴＡＣＫ９１０である。もう
１つの入力信号は、プロセッサからのアクセスに対する
アドレス・アレイ２０の検索結果である各ウェイのヒツ
ト信号５８１．５８２，５８３，５８４を９０２により
論理和した結果のＨＩＴ９０３である。出力信号として
は、キャッシュを制御する各種の制御信号群９１２゜メ
モリバス制御回路１１０にメインメモリへのアクセスを
要求するＭＲＥＱ９１１　、および出力バッファ２１０
を介してレディ信号ピン４０６につながるＲＤＹ９０９
がある。各入力信号は、現在のステート情報とともに組
合せ回路９０４に入力され出力信号を作成し、また、次
のステートを作成する。９０５は、ステートを保持する
ためのフリップ・フロップ群である。

このフリップフロップ群９０５は第５図で後述するアク
セス制御回路９００の各踵状ｆｉｓｏ、　ＳＦＩ。

ＳＢＩ〜Ｓａ番、　５ｌｌｌ、　５ＩＦ２に対応する情
報を保持するものである。

無効化制御回路９０１の入力信号の１つは、無効化用ヒ
ツト信号９１４であり、メインメモリバス上のアドレス
でアドレスアレイ２ｏを格索した結果の各ウェイのヒツ
ト信号５８５，５８６゜５８７．５８８を９１３により
論理和した信号である。

もう１つの入力信号ＲＥＦ９１６は、メモリバス制御回
路１１０からの信号であり、メインメモリバス上で他の
バスマスタがメインメモリに対してデータを書くことを
認知した時、すなわちアドレスストローブ信号ピンＭＡ
Ｓ４１２から１が入力され、さらに、リード／ライト信
号ピンＭＲ／Ｗ４１３から０が入力された時に、このＲ
ＥＦ９１６に１が流れ、９０１に無効化のためのアドレ
スアレイ２０の検索を指示する。９１８は組合せ回路で
あり、９１５はステートを保持するためのフリップ・フ
ロップ群である。このフリップフロップ群９１５は第６
図で後述する無効化制御回路９０１の各種状態Ｓｏ、Ｓ
＾、Ｓｔに対応する情報を保持するものである。また、
９１７は、無効化のためのアドレスアレイ２ｏの制御信
号群である。

第５図に、アクセス制御回路９００の状態遷移図である
＋＋ＳＯは初期状態であり、プロセッサ６００からのア
ドレスにより、アドレスアレイ２０を検索してヒツト信
号１（Ｉｒ２Ｏ３にその結果を反映させている。Ｃ８９
０６＝ＯあるいはＡ　Ｓ　９０７＝Ｏである限り、Ｓｏ
の状態にとどまる０次に、ＡＳ９０７＝１かつＣ８９０
６＝１かつＲ／Ｗ＝１の時、すなわちプロセッサ６００
から、データのフェッチ起動がかかり、かつキャッシュ
チップ１０がチップセレクトにより選択されるとＳＲ状
態に移り、ヒツト判定を行なう、この結果、ヒツトして
いれば（旧Ｔ９０３＝１）、データアレイ３０からのデ
ータと共にＲＤＹ９０９に１を返し、プロセッサ６００
にキャッシュ内のデータを渡し、再び初期状態Ｓｏにも
どる。ヒツトしていなければ（ＨＩＴ９０３＝　Ｏ）　
、メインメモリに対してブロックを要求するために、ｓ
ａｉからＳａｗｓ　ＳＢｇ、Ｓａａへの状態に入るｌｌ
５ＲからＳＢＩに遷移する時に、ＭＲＥＱ９１１に１を
送出され、メモリ制御回路１１０に対して、メインメモ
リから１ワ一ド目分の４バイトのデータをフェッチする
ことを要求する。メインメモリからキャッシュチップ１
０にデータが渡されると、メモリ制御回路１１０はＤＴ
ＡＣＫ９１０に１を送出し、アクセス制御回路９００に
知らせる。

それにより、データアレイ３０にそのデータが格納され
ると同時にプロセッサ６００にもデータが送られ、それ
を知らせるためにＲＤＹ９０９に１が送出される。また
このＤＴＡＣＫ９１０の返答と同時に状態は８８１から
Ｓａｔに移り、ブロック内の２ワ一ド目分の４バイトの
データをメインメモリに要求するためにＭＲＥＱ９１１
に再び１が送出され、ＤＴＡＣＫ９１０の返答を待つ、
以下、同じようにＳＢ２から、ＳａｇｓｓａｇからＳＢ
４．さらにＳＢ４からＳｏへと状態が進み、ブロック内
の２ワード目から４ワード目までの１２バイトのデータ
がデータアレイ３０に格納される。ただし、この１２バ
イトのデータは、プロセッサ６００には、転送されず、
最初の１ワード目の４バイトのデータがプロセッサに転
送されるのみである。

ＡＳ９０７＝１．Ｃ８９０６＝１かつＲ／Ｗ＝０のケー
スは、プロセッサ６００がデータをメインメモリにスト
アする時に、キャッシュチップ１０が選択された場合で
ある。この場合には、状態はＳｏからＳｗｚの状態に遷
移して、ＲＤＹ９０９に１が送出され、プロセッサ６０
０は、ストアが完了したと理解しそのサイクルを終了す
る。この時にストア・データのアドレスとそのデータの
値はそれぞれアドレス保持レジスタ４０とデータ保持レ
ジスタ５９０に保持されるだけで、メインメモリへの書
込みはまだ行なわれていない０次にＳｗｚからＳｗｘへ
の遷移でメモリバス制御回路１１０へＭＲＥＱ９１１　
を介して１が送出され、メインメモリへの書込み要求が
出され、Ｓｗｚの状態でＤＴＡＣに９１０の返答を待つ
、返答がくるとＳＷ２から初期状態Ｓ。

にもどる０本キャッシュチップ１０はストアスル一方式
であるので、ストアの場合も、アドレスアレイ２０の検
索が行なわれ、ヒツトしていればＳｗｚあるいはＳｗｚ
の状態の時に、対応するデータが更新される。

第６図は、無効化制御回路９０１の状態遷移図である１
１８０は初期状態でありメインメモリバス上のアドレス
により、アドレスアレイ２０を検索しその結果が無効化
用ヒツト信号ＩＨＩＴ９１４に反映されている。メイン
メモリバス上の他のバスマスタがメインメモリに対して
データ書込みのサイクルを起動すると、キャッシュチッ
プ１０のＭＡＳ４１２から１が、ＭＲ／Ｗ４１３からＯ
が入力され、メモリバス制御回路１１０は、それに反応
してＲＥＦ９１６に１を送出し、無効化制御回路９０１
に起動をかける。これにより状態がＳｏからＳ＾に遷移
しテｌ１ｌＩＴ９１４　ノ判定を行なう、　ＩＨＩＴ９
１４がｏであるならば（ヒツトしない時）、初期状態Ｓ
ｏに戻るがＩＨＩＴ９１４が１の場合（ヒツトした時）
には、状態Ｓ！に移りヒツトしたブロックを無効化する
ための制御信号を９１７より送出する。この無効化はア
ドレスアレイ２０のヒツトした位置に０を書込むことに
より行なわれる。そのあと、状態はＳｏに戻る。

以上のようにアクセス制御回路９００と無効化制御９０
１、そしてメモリバス制御回路１１０は動作し、この中
でチップセレクト信号Ｃ８４０２がアサートされないか
ぎりアクセス制御回路９００は初期状態Ｓｏにとどまり
、状態遷移進行が抑止される。

このため、複数のキャッシュチップを用いた場合に１つ
のチップが選択されてプロセッサからアクセスされてい
る時でも、他のチップはメインメモリバス上のアドレス
を監視してキャッシュの無効化を行なっていたり、チッ
プ内のストアバッファのデータをメインメモリに書込む
動作を行なうことができる。

次に、第７図乃至第９図を参照して１本発明の他の実施
例を説明する。第１図乃至第６図の実施例と同一の部分
については説明を省略し、異なる部分につき詳細に説明
する。

この第７図乃至第９図の実施例の基本的特徴は、プロセ
ッサから供給されるアドレスの特定ビット（Ａ１５．Ａ
１４）に応答して複数のキャッシュチップ（１０）のい
ずれかひとつを選択するための制御信号（ＣＳ）を発生
する制御信号発生手段（１０３０）を各キャッシュチッ
プ（１０）の内部に配置したことにある（第７図および
第８図参照）。

以下、第７図につき詳細に説明する。

１０１０　（ＭＤＩ−０）は、キャッシュチップ１０を
単独で用いるか否かを指示するためのモードピンである
。本実施例では、このピンは２本あり、３つの構成モー
ドがある。キャッシュチップ１０単独でシステムを構成
する場合には、ＭＤＩ＝Ｑ、ＭＤＯ＝Ｏと入力を固定す
る。一方、キャッシュチップ１０を２個接続する場合に
は、ＭＤＩ＝Ｏ，ＭＤＯ＝１とし、４個接続する場合に
は、ＭＤＩ＝１．ＭＤＯ＝Ｏとする。１０２０（ＰＣＩ
−Ｏ）は、上記１０１０でキャッシュチップ１０を複数
用いる構成を指定した時に、使用される各キャッシュチ
ップ１０の位置情報を入力するピンである。１０１０で
、２チツプ構成を指定した場合には（ＭＤＩ＝Ｏ，ＭＤ
Ｏ＝１）、１つのキャッシュチップ１０の１０２０ピン
のＰＬＯに０（第１番目）を入力し、もう一方のキャッ
シュチップ１０のＰＬＯに１（第、２番目）を入力して
おく。また、１０１０で４チツプ構成を指定した場合（
ＭＤＩ＝１．ＭＤＯ＝Ｏ）には、第１番目のキャッシュ
チップ１０の１０２０ピンのＰＬＩに０、ＰＬＯに０を
入力する。第２番目のチップに対しては、ＰＬ１＝Ｏ，
ＰＬＯ＝１．第３番目のチップに対シテはＰＬ１＝１．
ＰＬＯ＝Ｏ，第４番目のチップに対してはＰＬ１＝１．
ＰＬＯ＝１とする。

１０１０と１０２０から入力された値は、プロセッサか
らのアドレスビットの第１５．１４ビツト（Ａ１５．Ａ
１４）の値とともに選択回路１０３０に入力され、これ
らの情報をもとにチップ選択信号９０６　（Ｃ３）を作
成する。この信号Ｃ８９０６は、プロセッサからのアク
セス要求に応じてキャッシュチップ１０が動作すべきか
否かを規定する信号である。

１０１０ピンの入力が’００’　　（単独構成モード）
の時には、Ｃ８９０６上の値は１となり、常にキャッシ
ュチップ１０が選択された状態となる。

１０１０ピンの入力が’０１’　　（２チツプ構成モー
ド）の時には、１０２０ピンのＰＬＯ入力と、アドレス
ビットのＡ１４　（第１４ビツト）が比較され一致した
時に、Ｃ８９０６上の値が１となり、キャッシュチップ
１０が選択された状態となる。

また、１０１０ピンの入力が’１０’　　（４チツプ構
成モード）の時には、１０２０ピンのＰＬＩ。

ＰＬＯ入力と、アドレスビットＡ１５．Ａ１４が比較さ
れ一致した時に、Ｃ５９０６の値が１となり、キャッシ
ュチップ１０が選択された状態となる。

第９図に上記機能を実現する選択回路１０３０の内部論
理を示す。１１００は、１０１０からの入力信号、１１
１０は１０２０からの入力信号である。１１２０，１１
３０．１１４０は２ビツト入力のデコーダ、１１７０，
１１８０，１２００゜１２１０．１２３０はＡＮＤ回路
、１１５０゜１１６０．１１９０，１３７０，１３８０
，１２４０゜１２５０はＯＲ回路である。デコーダ１１
２０の出力信号１２６０は単独栖成モードの時に、１２
７０は２チツプ構成モードの時に、１２８０は４チツプ
構成モードの時に１となる。また、デコーダ１１３０の
出力信号１２９０は、ＰＬ１＝Ｏ。

ＰＬＯ＝Ｏの時に、１３００は、ＰＬ１＝Ｏ。

ＰＬＯ＝１の時に、１３１０はＰ　Ｌ　１　＝　１　、
　ＰＬＯ二〇の時に、１３２０はＰＬ１＝１．ＰＬＯ＝
１の時に１となる。また、デコーダ１１４０の出力信号
１３３０はＡ１５＝Ｏ，Ａ１４＝Ｏの時に、１３４０は
Ａ１５＝Ｏ，Ａ１４＝１の時に、１３５０はＡ１５＝１
．Ａ１４＝Ｏの時に、１３６０はＡ１５＝１．Ａ１４＝
１の時にそれぞれ１となる。

第８図は、キャッシュチップ１０を４個並列接続して容
量を拡張するための結線図を示すもので。

第３図の制御信号発生手段（６１０）が省略されること
ができる。

第８図において、各キャッシュチップ１０の構成モード
指定ビン１０１０には、’１０’　　（ＭＤＩ＝１．Ｍ
ＤＯ＝Ｏ）が固定入力され、４チツプ構成であることが
指定される。また、第１番目のキャッシュチップ１０（
３１）の位置情報指定ピン１０２０には’ｏｏ’　、第
２番目のキャッシュチップ１０（＃２）には’０１’、
第３番目（＃３）には’１０’、第４番目（＃４）には
′１１′が固定入力される。このように各キャッシュチ
ップ１０に対して、それぞれ異なる位置情報が指定され
るために、プロセッサ６００からのアクセス要求により
、どれか１つのキャッシュチップ１０のＣ８９０６が１
になり（そのキャッシュチップが選択される）、２つ以
上のキャッシュチップが選択されるということはない。

〔発明の効果〕

本発明により、単独でキャッシュメモリ装置として動作
し、かつ、複数接続することによりそのメモリ容量を容
易に拡張することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例によるキャッシュチップの内
部構成を説明するためのブロックダイアグラム、第２図
はアドレスのフィールド構成を示す図、第３図は第１図
に示したキャッシュチップを複数個並列接続して大容量
のキャッシュメモリ装置を構成した場合の結線図、第４
図は第１図に示したキャッシュチップ中のキャッシュ制
御回路９０の内部構成図、第５図は第４図のキャッシュ
制御回路９０内のアクセス制御回路９００の状態遷移図
、第６図は第４図のキャッシュ制御回路９０内の無効化
制御回路９０１の状態遷移図、第、７図は本発明の他の
実施例によるキャッシュチップの内部構成を説明するた
めのブロックダイアグラム、第８図は第７図に示したキ
ャッシュチップを複数個並列接続して大容量のキャッシ
ュメモリ装置を構成した場合の結線図、第９図は第７図
に示したキャッシュチップ中の選択回路１０３０の内部
構成図である。

Claims (1)

1. 【特許請求の範囲】 １、命令および／またはデータを処理するプロセッサと
   該命令および／またはデータを格納するためのメインメ
   モリとの間に配置されるキャッシュメモリ装置を構成す
   るための半導体チップに構成されたシングルチップキャ
   ッシュメモリデバイスであつて、該シングルチップキャ
   ッシュメモリデバイスは； （１）上記プロセッサとのアドレスの通信のための第１
   端子と； （２）上記プロセッサとの命令および／またはデータの
   通信のための第２端子と； （３）上記メインメモリとのアドレスの通信のための第
   ３端子と； （４）上記メインメモリとの命令および／またはデータ
   の通信のための第４端子と； （５）上記第１端子と上記第３端子との間の第１の信号
   伝送経路と； （６）上記第２端子と上記第４端子との間の第２の信号
   伝送経路と； （７）上記メインメモリに格納された上記命令および／
   またはデータを一時的に格納するための第１の記憶手段
   と； （８）上記第１の記憶手段に格納された上記命令および
   ／またはデータのアドレスに関係する情報を格納するた
   めの第２の記憶手段と； （９）上記第２の記憶手段に格納された上記情報と上記
   第１の信号伝送経路から供給されるアドレス信号との関
   係を検出する第１の検出手段と； （１０）上記第２の記憶手段の手段に格納された上記情
   報と上記第１の信号伝送経路から供給される上記アドレ
   ス信号との上記関係が所定の状態にある場合は上記第１
   の検出手段の検出結果に応答して上記第１の記憶手段に
   格納された上記命令および／またはデータを上記第２の
   信号伝送経路および上記第２端子を介して上記プロセッ
   サに伝達せしめ、 上記関係が所定の状態にない場合は上記第１の検出手段
   の検出結果に応答して上記メインメモリに格納されると
   ともに上記アドレス信号に関係した命令および／または
   データを上記メインメモリから読み出し上記第２の信号
   伝送経路および上記第２端子を介して上記プロセッサに
   伝達せしめるとともに上記第１の記憶手段に格納せしめ
   る制御手段と； （１１）該シングルチップキャッシュメモリデバイス外
   部からの制御信号を受け上記制御手段に伝送する端子手
   段を具備し、 上記制御信号が所定条件にある場合は上記制御手段は上
   記メインメモリからの命令および／またはデータの読み
   出しもしくはこの読み出し情報の上記第１の記憶手段へ
   の書き込みの少なくとも一方を禁止し、この動作禁止の
   間に上記第１および第２の記憶手段の記憶動作を維持す
   ることを特徴とするシングルチップキャッシュメモリデ
   バイス。 ２、請求項１記載のシングルチップキャッシュメモリデ
   バイスは； （１２）上記第２の信号伝送経路の情報を上記第２端子
   に伝達する伝達手段をさらに具備してなり、 上記制御信号が上記所定条件にある場合は上記制御手段
   は上記伝達手段の信号伝達を禁止することを特徴とする
   シングルチップキャッシュメモリデバイス。 ３、請求項１記載のシングルチップキャッシュメモリデ
   バイスは； （１２）上記第２の記憶手段に格納された上記情報と上
   記第３端子に該シングルチップキャッシュメモリデバイ
   スの外部から供給される外部アドレス信号との関係を検
   出するための第２の検出手段をさらに具備してなり、上
   記プロセッサと異なる他の装置によつて上記メインメモ
   リに情報の書き込みがなされる際に上記第２の記憶手段
   に格納された上記情報と上記外部アドレス信号との上記
   関係が所定の状態にある場合は上記第２の検出手段の検
   出結果に応答して上記制御手段は上記第２の記憶手段に
   格納された上記情報を無効化することを特徴とするシン
   グルチップキャッシュメモリデバイス。 ４、命令および／またはデータを処理するプロセッサと
   該命令および／またはデータを格納するためのメインメ
   モリとの間に配置されるキャッシュメモリ装置を構成す
   るためのキャッシュメモリデバイスであつて、該キャッ
   シュメモリデバイスは； （１）上記メインメモリに格納された上記命令および／
   またはデータを一時的に格納するための第１の記憶手段
   と； （２）上記第１の記憶手段に格納された上記命令および
   ／またはデータのアドレスに関係する情報を格納するた
   めの第２の記憶手段と； （３）上記第２の記憶手段の手段に格納された上記情報
   と上記第１の信号伝送経路から供給されるアドレス信号
   との関係を検出する第１の検出手段と； （４）上記第２の記憶手段に格納された上記情報と上記
   プロセッサから供給される上記アドレス信号との上記関
   係が所定の状態にある場合は上記第１の検出手段の検出
   結果に応答して上記第１の記憶手段に格納された上記命
   令および／またはデータを上記プロセッサに伝達せしめ
   、上記関係が所定の状態にない場合は上記第１の検出手
   段の検出結果に応答して上記メインメモリに格納される
   とともに上記アドレス信号に関係した命令および／また
   はデータを上記メインメモリから読み出して上記プロセ
   ッサに伝達せしめるとともに上記第１の記憶手段に格納
   せしめる制御手段と； （５）該キャッシュメモリデバイス外部からの制御信号
   を受け上記制御手段に伝送する端子手段を具備し、 上記制御信号が所定条件にある場合は上記制御手段は上
   記メインメモリからの命令および／またはデータの読み
   出しもしくはこの読み出し情報の上記第１の記憶手段へ
   の書き込みの少なくとも一方を禁止し、この動作禁止の
   間に上記第１および第２の記憶手段の記憶動作を維持す
   ることを特徴とするキャッシュメモリデバイス。 ５、請求項４記載のキャッシュメモリデバイスは； （６）上記第１の記憶手段よりの命令／またはデータを
   上記プロセッサに伝達する伝達手段をさらに具備してな
   り、 上記制御信号が上記所定条件にある場合は上記制御手段
   は上記伝達手段の信号伝達を禁止することを特徴とする
   キャッシュメモリデバイス。 ６、請求項４記載のキャッシュメモリデバイスは； （６）上記第２の記憶手段に格納された上記情報と該キ
   ャッシュメモリデバイスの外部から供給される外部アド
   レス信号との関係を検出するための第２の検出手段をさ
   らに具備してなり、 上記プロセッサと異なる他の装置によつて上記メインメ
   モリに情報の書き込みがなされる際に上記第２の記憶手
   段に格納された上記情報と上記外部アドレス信号との上
   記関係が所定の状態にある場合は上記第２の検出手段の
   検出結果に応答して上記制御手段は上記第２の記憶手段
   に格納された上記情報を無効化することを特徴とするキ
   ャッシュメモリデバイス。 ７、命令および／またはデータを処理するプロセッサと
   該命令および／またはデータを格納するためのメインメ
   モリとの間に配置されるキャッシュメモリ装置であつて
   、該キャッシュメモリ装置は半導体チップに構成された
   シングルチップキャッシュメモリデバイスを複数個並列
   接続することによつて構成され、各シングルチップキャ
   ッシュメモリデバイスは； （１）上記プロセッサとのアドレスの通信のための第１
   端子と； （２）上記プロセッサとの命令および／またはデータの
   通信のための第２端子と； （３）上記メインメモリとのアドレスの通信のための第
   ３端子と； （４）上記メインメモリとの命令および／またはデータ
   の通信のための第４端子と； （５）上記第１端子と上記第３端子との間の第１の信号
   伝送経路と； （６）上記第２端子と上記第４端子との間の第２の信号
   伝送経路と； （７）上記メインメモリに格納された上記命令および／
   またはデータを一時的に格納するための第１の記憶手段
   と； （８）上記第１の記憶手段に格納された上記命令および
   ／またはデータのアドレスに関係する情報を格納するた
   めの第２の記憶手段と； （９）上記第２の記憶手段に格納された上記情報と上記
   第１の信号伝送経路から供給されるアドレス信号との関
   係を検出する第１の検出手段と； （１０）上記第２の記憶手段の手段に格納された上記情
   報と上記第１の信号伝送経路から供給される上記アドレ
   ス信号との上記関係が所定の状態にある場合は上記第１
   の検出手段の検出結果に応答して上記第１の記憶手段に
   格納された上記命令および／またはデータを上記第２の
   信号伝送経路および上記第２端子を介して上記プロセッ
   サに伝達せしめ、上記関係が所定の状態にない場合は上
   記第１の検出手段の検出結果に応答して上記メインメモ
   リに格納されるとともに上記アドレス信号に関係した命
   令および／またはデータを上記メインメモリから読み出
   し上記第２の信号伝送経路および上記第２端子を介して
   上記プロセッサに伝達せしめるとともに上記第１の記憶
   手段に格納せしめる制御手段と； （１１）該シングルチップキャッシュメモリデバイス外
   部からの制御信号を受け上記制御手段に伝送する端子手
   段を具備し、 上記制御信号が所定条件にある場合は上記制御手段は上
   記メインメモリからの命令および／またはデータの読み
   出しもしくはこの読み出し情報の上記第１の記憶手段へ
   の書き込みの少なくとも一方を禁止し、この動作禁止の
   間に上記第１および第２の記憶手段の記憶動作を維持す
   ることを特徴とし、 上記複数のシングルチップキャッシュメモリデバイスに
   はそれぞれ上記プロセッサから供給されるアドレスの特
   定ビットがその特定コードとして割り付けられ、 上記プロセッサから供給されるアドレスの特定ビットが
   その特定コードに関係するシングルチップキャッシュメ
   モリデバイスについては上記メインメモリからの命令お
   よび／またはデータの読み出しもしくはこの読み出し情
   報の上記第１の記憶手段への書き込みが許可され、 上記プロセッサから供給されるアドレスの特定ビットが
   その特定コードに関係しない他のシングルチップキャッ
   シュメモリデバイスについては上記メインメモリからの
   命令および／またはデータの読み出しもしくはこの読み
   出し情報の上記第１の記憶手段への書き込みの少なくと
   も一方が禁止されることを特徴とするキャッシュメモリ
   装置。 ８、請求項７のキャッシュメモリ装置であつて、上記複
   数のシングルチップキャッシュメモリデバイスは； （１２）上記第２の信号伝送経路の情報を上記第２端子
   に伝達する伝達手段をさらに具備してなり、 上記制御信号が上記所定条件にある場合は上記制御手段
   は上記伝達手段の信号伝達を禁止することを特徴とする
   キャッシュメモリ装置。 ９、請求項７のキャッシュメモリ装置であつて、上記複
   数のシングルチップキャッシュメモリデバイスは； （１２）上記第２の記憶手段に格納された上記情報と上
   記第３端子に該シングルチップキャッシュメモリデバイ
   スの外部から供給される外部アドレス信号との関係を検
   出するための第２の検出手段をさらに具備してなり、上
   記プロセッサと異なる他の装置によつて上記メインメモ
   リに情報の書き込みがなされる際に上記第２の記憶手段
   に格納された上記情報と上記外部アドレス信号との上記
   関係が所定の状態にある場合は上記第２の検出手段の検
   出結果に応答して上記制御手段は上記第２の記憶手段に
   格納された上記情報を無効化することを特徴とするキャ
   ッシュメモリ装置。 １０、命令および／またはデータを処理するプロセッサ
   と該命令および／またはデータを格納するためのメイン
   メモリとの間に配置されるキャッシュメモリ装置であつ
   て、該キャッシュメモリ装置はキャッシュメモリデバイ
   スを複数個並列接続することによつて構成され、各キャ
   ッシュメモリデバイスは； （１）上記メインメモリに格納された上記命令および／
   またはデータを一時的に格納するための第１の記憶手段
   と； （２）上記第１の記憶手段に格納された上記命令および
   ／またはデータのアドレスに関係する情報を格納するた
   めの第２の記憶手段と； （３）上記第２の記憶手段に格納された上記情報と上記
   第１の信号伝送経路から供給されるアドレス信号との関
   係を検出する第１の検出手段と； （４）上記第２の記憶手段の手段に格納された上記情報
   と上記プロセッサから供給される上記アドレス信号との
   上記関係が所定の状態にある場合は上記第１の検出手段
   の検出結果に応答して上記第１の記憶手段に格納された
   上記命令および／またはデータを上記プロセッサに伝達
   せしめ、上記関係が所定の状態にない場合は上記第１の
   検出手段の検出結果に応答して上記メインメモリに格納
   されるとともに上記アドレス信号に関係した命令および
   ／またはデータを上記メインメモリから読み出して上記
   プロセッサに伝達せしめるとともに上記第１の記憶手段
   に格納せしめる制御手段と； （５）該キャッシュメモリデバイス外部からの制御信号
   を受け上記制御手段に伝送する端子手段を具備し、 上記制御信号が所定条件にある場合は上記制御手段は上
   記メインメモリからの命令および／またはデータの読み
   出しもしくはこの読み出し情報の上記第１の記憶手段へ
   の書き込みの少なくとも一方を禁止し、この動作禁止の
   間に上記第１および第２の記憶手段の記憶動作を維持す
   ることを特徴とし、 上記複数のキャッシュメモリデバイスにはそれぞれ上記
   プロセッサから供給されるアドレスの特定ビットがその
   特定コードとして割り付けられ、 上記プロセッサから供給されるアドレスの特定ビットが
   その特定コードに関係するキャッシュメモリデバイスに
   ついては上記メインメモリからの命令および／またはデ
   ータの読み出しもしくはこの読み出し情報の上記第１の
   記憶手段への書き込みが許可され、 上記プロセッサから供給されるアドレスの特定ビットが
   その特定コードに関係しない他のキャッシュメモリデバ
   イスについては上記メインメモリからの命令および／ま
   たはデータの読み出しもしくはこの読み出し情報の上記
   第１の記憶手段への書き込みの少なくとも一方が禁止さ
   れることを特徴とするキャッシュメモリ装置。 １１、請求項１０のキャッシュメモリ装置であつて、上
   記複数のキャッシュメモリデバイスは； （６）上記第２の信号伝送経路の情報を上記プロセッサ
   に伝達する伝達手段をさらに具備してなり、 上記制御信号が上記所定条件にある場合は上記制御手段
   は上記伝達手段の信号伝達を禁止することを特徴とする
   キャッシュメモリ装置。 １２、請求項１０のキャッシュメモリ装置であつて、上
   記複数のキャッシュメモリデバイスは； （６）上記第２の記憶手段に格納された上記情報と該キ
   ャッシュメモリデバイスの外部から供給される外部アド
   レス信号との関係を検出するための第２の検出手段をさ
   らに具備してなり、 上記プロセッサと異なる他の装置によつて上記メインメ
   モリに情報の書き込みがなされる際に上記第２の記憶手
   段に格納された上記情報と上記外部アドレス信号との上
   記関係が所定の状態にある場合は上記第２の検出手段の
   検出結果に応答して上記制御手段は上記第２の記憶手段
   に格納された上記情報を無効化することを特徴とするキ
   ャッシュメモリ装置。