KR100391727B1

KR100391727B1 - 메모리시스템및메모리억세싱방법

Info

Publication number: KR100391727B1
Application number: KR1019950023622A
Authority: KR
Inventors: 사이먼로; 프래딥버네르지; 아툴브이.가이어
Original assignee: 소니 일렉트로닉스 인코포레이티드
Priority date: 1994-11-09
Filing date: 1995-08-01
Publication date: 2003-11-01
Also published as: EP1109102A3; KR960018910A; JPH08227381A; US6000013A; EP1109102A2; EP1109102B1; EP0712083A1

Abstract

본 발명은 버스에 결합된 중앙 처리 장치(CPU)를 포함한다. 캐쉬 메모리 디바이스들은 버스에 결합되어 CPU로부터 메모리 요청을 수신한다. 캐쉬 메모리 디바이스들 각각은 제어기 회로에 결합된 캐쉬 메모리를 포함한다. 제어기 회로는 CPU에 의해 요청된 메모리 동작을 실행하기 위해 캐쉬 메모리를 인에이블하는 제어 신호들을 제공한다. 제어기 회로는, 메모리 어드레스를 포함하는 미리정의된 어드레스 비트들과, CPU에 의한 메모리 요청을 수신하도록 결합된다. 각 캐쉬 메모리 디바이스 내에 배치된 제어기 회로들 각각은, 버스에 결합된 캐쉬 메모리 디바이스들 각각에 대한 고유 식별 번호를 수신하기 위해 연결된다. 캐쉬 메모리 디바이스들 각각에 설치된 제어기 회로들은 고유 식별 번호와 미리정의된 어드레스 비트들을 비교하여, 식별 번호와 미리정의된 어드레스 비트들이 매치하는 경우, 제어기 회로가 주 메모리 어드레스에 대응하는 캐쉬 메모리 위치에서 CPU에 의해 요청된 메모리 동작을 실행하기 위해 그 캐쉬 메모리를 인에이블하도록 제어 신호들을 제공하게 한다. 식별자가 어드레스의 미리정의된 비트들과 매치하지 않는 경우, 메모리 제어기 회로는 메모리 동작을 실행하기 위해 메모리를 인에이블하는 제어 신호들을 제공하지 않으며, 캐쉬 내에 설치된 출력 구동기 회로를 디스에이블한다.

Description

메모리 시스템 및 메모리 억세싱 방법

1. 발명 분야

본 발명은 메모리 시스템, 특히, 컴퓨터 시스템이나 다른 전자 디바이스에 사용된 캐쉬 메모리에서 정보를 어드레스하여 억세스하는 방법 및 장치에 관한 것이다.

2. 기술 배경

많은 데이타 처리 시스템에서 처리기에 대한 평균 메모리 억세스 시간을 개선시키기 위해 중앙 처리 장치(CPU)에 결합된, "캐쉬"로 불리는, 고속 버퍼 메모리를 사용하는 것이 일반적이다. 캐쉬의 사용은, 데이타 처리 시스템이 시간이 지남에 따라 종종 메모리의 어떤 국부화된 영역을 억세스한다는 전제에 기초한다. 통상적으로 상기 캐쉬는 주 메모리에 놓인 전체 데이타 집합의 부분 집합을 포함하며, 주 메모리를 억세스할 필요없이 CPU에 의해 매우 빠르게 억세스될 수 있다. 데이타와 명령이 프로그램에 의해 사용될 때 주 메모리로부터 검색되고, 캐쉬 메모리에 위치하게 되는 경우, 그리고 요청된 정보가 캐쉬 메모리에서 이용가능한지를 결정하기 위해 상기 시스템이 가장 먼저 캐쉬 메모리를 조사하는 경우, 상기 시스템은 종종 캐쉬 메모리 내에 원하는 정보를 발견할 수 있을 것이며, 따라서, 고속으로 동작할 것이다. 통계적으로, 프로세스의 임의의 특정 부분에서 방금 사용된 정보는 최근에 사용된 적이 없는 다른 정보보다 즉각적으로 요청될 가능성이 많기 때문에 성능 향상이 구현될 수 있다.

종래 기술의 다양한 캐쉬 시스템이 존재한다. 캐쉬 시스템의 한 형태에서, 캐쉬 메모리 디바이스와 CPU 양쪽 모두 시스템 버스에 결합된다. 상기 CPU 는 시스템 버스를 통해 메모리 요청을 캐쉬 메모리에 출력한다. 이는 요청된 데이타 및/또는 명령이 캐쉬 메모리내에 발견될 때 "힛(hit)"으로 불리며, 그런 경우, 상기 정보는 캐쉬로부터 인출되어 시스템 버스를 통해 CPU로 보내진다. 원하는 정보가 캐쉬 메모리내에서 발견되지 않으면, 이는 주 메모리로부터 획득되어야 한다. 주 메모리를 억세스하는 과정은 본 분야에 이미 잘 공지되어 있으며, 본 명세서에서는 더 이상 설명하지는 않는다. CPU 및 캐쉬 메모리는 단일 반도체 디바이스("칩(chip)")상에 위치하는 다른 시스템들도 유사한 접근법을 이용한다.

한 대표적인 종래 기술의 시스템이 제1 도에 설명되어 있다. 도시된 바와 같이, CPU(10)는 버스(12)에 결합되어 다수의 캐쉬 메모리(14, 16, 18, 20)와 통신한다. 캐쉬 메모리들 각각은 버스(12)에 결합되어 CPU(10)로부터 메모리 동작 요청을 수신한다. 도면에 도시된 바와 같이, 논리 제어 회로(22)는 시스템 버스(12)와 캐쉬 메모리들 각각에도 역시 결합된다. 논리 제어 회로(22)는, 각각의 캐쉬 메모리로부터의 데이타 출력 라인(26, 28, 30, 32)에 해당하는 출력 선택 멀티플렉서(24)에도 결합된다. 동작시, 상기 CPU(10)는 메모리 어드레스와 함께, 판독 또는 기록 요청과 같은, 메모리 요청을 출력하며, 이 과정은 종래 기술에 잘 공지되어 있다. 그러므로, 제1 도에 설명된 시스템에서 복잡성과 혼동을 방지하기 위해, 상기 논리 제어 회로(22)는, 메모리 요청이 향하는 특정 캐쉬 메모리 디바이스에 칩 선택 신호("CS")를 제공한다. 캐쉬 메모리(14, 16, 18 및 20)들 각각이 버스(12)에 결합되었기 때문에, 각각은 CPU에 의해 보내진 메모리 요청 및 어드레스를 감지한다. 논리 제어 회로는 메모리 요청을 감지하여, 요청의 어드레스에 의존하여, 선택된 메모리 디바이스에 칩 선택 신호를 출력함으로써 적당한 캐쉬 메모리를 인에이블한다. 따라서, 논리 제어 회로(22)는 캐쉬 메모리가 CPU(10)에 의해 출력된 특정 메모리 요청에 응답할지를 결정한다. 논리 제어 회로(22)는, 응답하는 캐쉬 메모리의출력을 버스(12)에 결합하여 CPU(10)가 수신할 수 있도록 출력 선택 멀티플렉서(24)를 인에이블한다.

논리 제어 회로(22)와 함께, 출력 선택 멀티플랙서는 통상 "글루(glue) 논리"로 불린다. 글루 논리는 시스템에 부가적인 전기 지연을 가산함으로써 시스템 성능을 감소시키며, 추가의 반도체 부품을 요구하여 메모리 시스템의 비용을 증가시킨다.

기술된 바와 같이, 본 발명은 상술된 종래 기술 시스템의 한계를 극복하는 개선된 캐쉬 메모리 시스템 및 방법을 제공한다. 본 발명은, 앞서 종래 기술 방법에서 필요로 하는 외부 글루 논리 회로에 의해 도입되는 성능 저하없이, 직렬연결된 캐쉬 메모리 디바이스의 사용을 통해 더 큰 캐쉬 메모리 크기를 달성한다.

발명의 요약

본 발명은, 더 큰 캐쉬 메모리 크기를 달성하기 위해 캐쉬 메모리 디바이스들이 직렬연결되는 데이타 처리 시스템용의 특정 응용을 갖는 개선된 캐쉬 메모리 시스템을 제공한다. 본 발명은 버스에 결합된 중앙 처리 장치(CPU)를 포함한다. 캐쉬 메모리 디바이스는 버스에 결합되어 CPU 로부터 메모리 요청을 수신한다. 캐쉬 메모리 디바이스들 각각은 제어기 회로에 결합된 캐쉬 메모리를 포함한다. 제어기 회로는 CPU에 의해 요청된 메모리 동작을 실행하는 캐쉬 메모리를 인에이블하는 제어 신호를 제공한다. 제어기 회로는 메모리 어드레스를 포함하는 사전설정된 어드레스 비트들과 CPU가 발생하는 메모리 요청을 수신하도록 결합된다. 각각의 캐쉬 메모리 디바이스 내에 배치된 제어기 회로들 각각은, 버스에 결합된 캐쉬 메모리디바이스들 각각의 고유 식별 번호를 수신하도록 결합된다. 캐쉬 메모리 디바이스들 각각에 배치된 제어기 회로는 고유 식별 번호와 사전설정된 어드레스 비트들을 비교하고, 식별 번호와 사전설정된 어드레스 비트들이 매치하는 경우, 상기 제어기 회로는, 주 메모리 어드레스에 대응하는 캐쉬 메모리 위치에서 CPU가 요청한 메모리 동작을 실행할 수 있도록 캐쉬 메모리를 인에이블하는 제어 신호를 제공한다. 식별 번호가 사전설정된 어드레스 비트와 매치하지 않으면, 상기 메모리 제어기 회로는 메모리 동작을 캐쉬메모리가 실행하도록 하는 제어 신호를 제공하지 않으며 상기 캐쉬 메모리 디바이스에 배치된 출력 구동기 회로를 디스에이블하여, 선택되지 않은 캐쉬 메모리 디바이스는 버스에 아무런 출력도 제공하지 않는다. 따라서, 캐쉬 메모리 디바이스들 각각은, 특정 메모리 요청이 각각의 캐쉬 메모리 내에 배치된 메모리 위치로 향하는 것인지의 여부를 독립적으로 결정한다. CPU는, 메모리 요청이 향하는 목적지가 캐쉬 메모리 디바이스들중 어느 것인지를 식별할 필요가 없으며, 게다가, 선택되지 않은 모든 캐쉬 메모리 디바이스들은, CPU가 수신하여 잘못 해석할 수도 있는 신호를 출력하지 않도록 보장하기 위해, 그들 각각의 제어기 회로에 의해 디스에이블된다.

발명의 상세한 설명

컴퓨터 시스템에 의해 사용되기 위한 특정의 응용을 가지며 메모리 억세스 효율을 개선하기 위한 개선된 캐쉬 메모리 방법 및 장치가 제공된다. 설명을 목적으로 하는 이하의 상세한 설명에서, 본 발명을 완전히 이해시키기 위해, 특정한 메모리, 구성, 아키텍쳐, 데이터 라인, 어드레스 라인 등이 제시된다. 그러나, 본 발명이 상기의 특정 세부적인 요소들 없이도 실시될 수 있다는 것은 당업자에게 명백하다. 다른 예들에서, 본 발명을 불명료하게 하지 않기 위해 널리 공지된 회로들이 블럭도 형태로 도시된다.

제2 도를 참조하면, 본 발명의 시스템의 일반화된 블럭 다이어그램이 도시되어 있다. 예시된 바와 같이, 중앙 처리 장치(CPU)(40)는 버스(42)에 결합된다. 버스(42)는 시스템 버스일 수도 있으며, 또는 대안적으로, CPU(40)와 캐쉬 메모리 사이에 고속 데이타 전달을 처리하기 위해 설계된 로컬 버스일 수도 있다. 시스템 디바이스(44)와 같은 여러 다른 시스템 자원도 역시 CPU(40)와 통신하기 위해 버스(42)에 연결된다. 이러한 것을 설명하기 위해, CPU(40)뿐만 아니라 버스(42)도, 이해하기 쉽도록 간략화된 블럭 다이어그램으로 도시되어 있다. 도면에 도시된 버스(42), CPU(40), 시스템 디바이스(44) 및 다른 부품들을 포함하며 많은 추가적인 부품들이 있을 수 있다는 것을 당업자는 이해할 것이다. 본 발명을 불명료화하지 않도록, 이들 부품들은 여기에 상세히 기술되지 않았다. 제2 도에 도시된 바와 같이, 본 발명의 캐쉬 메모리는 캐쉬 메모리 디바이스(46, 48, 50, 52)(이후부터 "캐쉬 메모리 칩"으로 불림)를 포함한다. 비록 본 발명이 버스(42)에 결합된 4 개의 디스크리트(discreet) 캐쉬 메모리 칩을 참조하여 기술되지만, 본 발명의 기술이 도면에 설명된 캐쉬 메모리 칩 수보다 적거나, 또는 더 많은 메모리를 갖는 캐쉬 메모리 시스템에도 이용될 수 있다는 것을 당업자는 이해할 것이다.

제2 도에 도시된 바와 같이, 캐쉬 메모리 각각은 구조적으로 유사하다. 예로, 캐쉬 메모리 칩(46)은 캐쉬 메모리(62)와 출력 구동기(64, 66)에 결합된 제어기(60)를 포함한다. 상기 제어기(60)는, 현재의 양호한 실시예에서 2-비트 2 진수를 포함하는 식별 번호("ID#")를 수신하도록 결합된다. 유사하게, 캐쉬 메모리(48)는 캐쉬 메모리(70)와 출력 구동기(72, 74)에 결합된 메모리 제어기(68)를 포함한다. 캐쉬 칩(50)은 캐쉬 메모리(82)와 2 개의 출력 구동기(84, 86)에 결합된 캐쉬 제어기(80)를 포함한다. 마지막으로, 캐쉬 칩(52)은 캐쉬 메모리(90)와 2 개의 출력 구동기(92, 94)에 결합된 제어기(88)를 포함한다.

계속해서 제2 도를 참조하면, 캐쉬 메모리 칩(46, 48, 50, 52)들 각각은 CPU(40)와 통신하기 위해 버스(42)에 결합됨을 알 수 있다. 공통적으로, CPU(40)는 메모리 어드레스와 함께 메모리 억세스 요청을 출력한다. 메모리 요청 및 어드레스 신호의 특정한 타이밍과 특성은, 본 발명에서 이용되는 특정한 버스의 함수이다. 어떤 버스들은 intel Mlti-Bus^?, IEEE-488 버스, 또는 Sun Microsystems Inc.의 M 버스 등과 같은 표준 버스 사양을 따른다. 그러나, 본 발명은 어떤 특정 버스 구조에 의존하지 않으며 여러 다른 버스 구조들에 의해 이용될 수 있고, 본 명세서에서 특정 타이밍이나 시그널링 요건을 제시하지는 않는다.

CPU(40)는 본 발명에 따라 제2 도에 도시된 각각의 캐쉬 칩 내에 있는 제어기(예로, 제어기(60)에 의해 수신되는 메모리 요청을 출력한다. 앞서 설명한 바와 같이, 본 발명에 이용되는 캐쉬 칩 각각은 버스(4)상에서 자신의 위치를 식별케 하는 고유 ID#를 가진다. 상술된 바와 같이, 캐쉬 칩들내에 배치된 제어기들 각각은 메모리 요청을 수신할 뿐만 아니라, CPU(40)에 의해 개시되는 메모리 동작을 위해억세스되어야 하는 전체 주 메모리 어드레스를 포함하는 미리 정의된 어드레스 비트도 수신한다.

도시된 바와 같이, 캐쉬 메모리 칩들 내에 배치된 메모리 제어기들 각각은, 메모리 판독 및 기록 처리를 제어하는데 필요한 인에이블 및 활성 신호를 각각의 캐쉬 메모리에 제공하는 제어 라인들(예로, 제어 라인 100, 102, 104, 105)을 통해 캐쉬 메모리들과 결합된다.

본 발명은, 제1 도에 도시된 논리 제어 회로와 출력 선택 멀티플렉서를 포함하는 외부 글루 논리용 요구를 제거함으로써 종래 기술의 한계, 특히 제1 도에 도시된 종래 기술 시스템의 한계를 극복한다. 각각의 캐쉬 칩 내의 메모리 어드레스 위치에 대응하는 소정의 미리 정의된 어드레스 비트들의 선택과 더불어, 캐쉬 칩들 각각에 대한 식별 번호의 이용은, 종래 기술에서 공지되지 않은 고성능 캐쉬 메모리 억세스를 허용한다.

본 발명은, 메모리 요청을 식별하는 능력을 갖는 도 2에 도시된 캐쉬메모리들 각각을 제공한다. 여기서, 메모리 요청들은 특정한 캐쉬메모리 내에 배치된 메모리 어드레스 위치로 향하는 요청들이다. 본 발명의 가르침에 따라, 캐쉬 칩들 각각에는, 캐쉬 칩들내의 제어기들 각각에 결합된 2-비트 2진수 형태의 고유 ID#가 제공된다. 예를 들어, 논리 0의 2진 ID#는 캐쉬 칩(46)의 제어기(60)에 결합된다. 유사하게, 제2 도에 도시된 바와 같이, 2 진수 1은 캐쉬 칩(48)의 제어기(68)에 결합되고, 2진수 2는 캐쉬 칩(50)의 제어기(80)에 결합되고, 2진수 3은 캐쉬 칩(52)의 제어기(88)에 결합된다. 현재의 양호한 실시예에서, 식별 번호들 각각은제어기(60)으로의 정적 하드와이어된 입력을 포함한다. 따라서, 각각의 캐쉬 메모리 칩에는, 특정 캐쉬 메모리 칩을 식별하기 위해 사용되며 CPU(40)에 의해 출력된 메모리 요청을 위한 메모리 선택 프로세스에 대한 입력을 제공하는 정적 식별 번호가 제공된다.

본 발명에서 캐쉬 메모리 칩의 선택은, ID#와, CPU(40)에 의해 제공된 주 메모리 어드레스를 포함하는 미리 정의된 어드레스 비트들에 의존한다. 본 발명의 한 실시예에서 CPU(40)의 주 메모리 어드레스 메모리 공간은 4 개의 영역으로 분할된다. 여기서, 영역들 각각은 제2 도에 도시된 4 개의 캐쉬 메모리 칩들중 하나에 사전-할당된다. 이 영역들은 연속적이거나 인터리브(Interleaved)된다.

본 발명의 동작은 통상 CPU(40)에 의해 출력된 메모리 요청에 의해 개시되는 것으로 기술된다. 메모리 요청과 액세스될 주 메모리 위치의 어드레스가 버스(42)를 통해 제공되어 캐쉬 칩(46, 48, 50, 52)에 의해 수신된다. 메모리 요청은, 캐쉬 칩들 각각에 배치된 제어기 각각에 의해 수신되며, 그 어드레스는 CPU에 의해 제공된다. 소정의 미리정의된 어드레스 비트들도, 예를 들어, 라인(120)(제2 도를 참조하라)을 통해 제어기(60)에 제공된다. 유사하게도, 캐쉬 칩(48)에 대하여, 메모리 요청은 제어기(68)에 의해 수신되고, 소정의 미리정의된 어드레스 비트들은 라인(122)을 통해 제어기(68)에 결합된다. 캐쉬 칩(50)의 경우에, 소정의 미리정의된 어드레스 비트들은 라인(125)을 통해 제어기(80)에 결합되고, 캐쉬 치(52)의 경우에서는 소정의 미리정의된 어드레스 비트들은 라인(130)을 통해 제어기(88)에 결합된다.

제3 도를 참조로 기술된 바와 같이, 각각의 캐쉬 칩들에 배치된 제어기들 각각은 ID# 와 제공된 어드레스 비트들을 비교하고, 비트가 매치하는 경우, 캐쉬 칩 내에 배치된 제어기는 캐쉬 칩상에 설치된 캐쉬 메모리를 억세스하도록 원하는 메모리 동작을 개시하고 CPU(40)에 의해 수신되는 캐쉬 메모리의 출력을 버스(42)에 제공하도록 제어 신호를 제공한다. 식별 번호와 어드레스 비트간의 비교가 매치하지 않는 경우, 특정 캐쉬 칩상의 출력 구동기는 제어기에 의해 디스에이블된다.

예로서, CPU(40)는 캐쉬 메모리 칩(48)에 할당된 어드레스 공간에 메모리 요청을 출력한다고 가정하자. 상기 메모리 요청과 어드레스는 버스(42)를 통해 결합되며, 제2 도에 도시된 캐쉬 메모리 칩들 각각에 의해 수신된다. 메모리 요청은 캐쉬 칩들 각각 뿐만 아니라 캐쉬 칩(48)의 제어기(68)에 결합된다. 상기 ID# (본 예에서는 2 진 1) 및 어드레스 비트의 비교가 매치하는 경우, 제어기(68)는 메모리 동작을 개시하기 위해 라인(102)을 통해 적당한 메모리 제어 명령을 캐쉬 메모리(70)에 출력한다. 게다가, 제어기(68)는 CPU(40)가 수신하도록 소정의 요청된 데이타나 캐쉬 메모리(70)으로부터 가져온 명령을 버스(42)에 결합하도록 출력 구동기(74)를 인에이블한다. 유사하게, 제어기(68)는 출력 구동기(72)를 인에이블하며, 본 발명이 구현된 버스의 특정 프로토콜에 따라, 적절한 인식 신호를 출력한다. 캐쉬 메모리(50)의 제어기(80)와 같은 다른 제어기들은, CPU에 의해 제공된 미리정의된 어드레스 비트와 그들의 특정 식별 번호간에 매치하지 않는다고 판정할 것이다. 따라서, 제어기(80)는 캐쉬 칩(50)으로부터의 출력이 버스(42)에 제공되지 않도록 출력 구동기(84) 및 출력 구동기(86)를 디스에이블한다.

유사한 방식으로, 캐쉬 칩(52)의 제어기(88)는, CPU에 의해 제공된 어드레스는 제어기(88)에 제공된 식별 번호(2 진수 3)와 매치하지 않기 때문에, 출력 구동기(92)와 출력 구동기(94)를 디스에이블한다. 그러므로, 소정의 외부 글루 논리 없이, 버스(42)에 연결된 캐쉬 메모리 칩 각각은 CPU(40)에 의해 제공된 메모리 요청이 자신의 특정 캐쉬 메모리로 향하는 것인지의 여부를 독립적으로 결정한다. 메모리 어드레스가 특정 캐쉬 메모리에 할당된 메모리 공간에 대응하는 경우에, 캐쉬 메모리 칩의 제어기는 캐쉬 메모리를 인에이블하고 버스(42)를 통해 CPU(40)에 요구된 데이타를 제공한다. 그러나, 제어기가 상기 메모리 요청이 그 자신의 캐쉬 메모리로 향하는 것이 아니라고 판정하면, 제어기는 캐쉬 메모리 칩의 출력 구동기를 디스에이블하며, 그에 따라, 칩은 가만히 있고 CPU 메모리 요청에 응답하지 않는다.

임의의 시그널링 방법을 통해 얼마나 많은 캐쉬 메모리 디바이스가 버스(42)에 결합되어 있는지를 CPU(40)가 통지받을 필요가 없다는 점에서, CPU와 각각의 캐쉬 메모리 칩은 독립적으로 동작한다는 것을 당업자는 이해할 것이다. 오히려, CPU는 필요한 어드레스 정보와 함께 메모리 요청을 출력만하면, 캐쉬 메모리 칩 각각은 요구된 데이타를 제공하거나 그들 자신을 디스에이블하여 버스(42)에 출력을 제공하지 않도록 독립적으로 동작한다.

제3 도 및 제4 도와 연계하여, 제2 도를 다시 참조하여, 각각의 캐쉬 칩의 각각에 설치된 제어기의 동작이 더욱 상세히 기술될 것이다. 제2 도에 도시된 시스템은 버스(42)에 결합된 4 개의 캐쉬 칩을 포함하고 있지만, 본 발명은 4 개의 캐쉬 메모리 칩보다 더 적은 칩을 사용하는 시스템에서도 구현될 수 있다는 것을 고려하고 있다. 따라서, 본 발명은 버스(42)에 결합된 하나 또는 2개의 캐쉬 메모리 칩만을 갖는 시스템에서 사용될 수 있다. 본 발명이 4 개의 캐쉬 메모리 칩을 갖는 시스템을 참고로 설명되고 기술되었을지라도, 본 발명은 또한 추가의 캐쉬 메모리 칩을 갖는 메모리 시스템에서도 구현될 수 있다는 것을 고려하고 있다. 제3도에 도시된 것은 각각의 캐쉬 메모리 칩들(예로 캐쉬 메모리 칩(46)) 각각에 설치된 각각의 제어기들(예로 제어기(60)) 각각의 블럭도이다. 설명을 목적으로, 제3도에 도시된 제어기와 그 동작의 설명이 캐쉬 메모리 칩(46)의 제어기(60)를 참조로 설명될 것이다. 그러나, 상기 제어기(60)의 동작은 제3 도에 설명된 제어기(68, 80, 88)의 동작과 유사하다.

제3 도를 참조하면, 제어기(60)의 블럭 다이어그램이 도시되어 있다. 상기 ID# 는 비교기(200)에 결합된 2 비트 스태틱 입력(본 예에서, 2 진수 00)으로서 제공된다. 2 비트 ID# 번호 값과 2 비트 어드레스 값이 동일하게 매치하는 경우, 비교기(200)는 라인(202)을 통해 "매치" 신호를 멀티플랙서(204)에 출력한다. 본 발명의 제어는 단지 2개의 캐쉬 칩이 버스(42)에 결합되는 경우를 수용하도록 설계된다. 이와 같은 경우, 단 하나의 식별 비트만 감지되어 하나의 어드레스 비트와 비교될 필요가 있다. 비교기(206)는 제3 도에서 라인(208)로 식별된 식별 번호의 최 하위 비트에 결합된다. 유사하게, 비교기(206)는 본 발명의 시스템에 의해 제공된 2 비트 어드레스 비트의 신호 라인(210)에만 연결된다. 라인(210)상에 연결된 어드레스 비트가 라인(208)을 통해 결합된 식별 비트와 매치하는 경우, 비교기(206)는라인(212)상의 매치 신호를 멀티플랙서(204)에 출력한다. 멀티플랙서(204)는 2개의 캐쉬 칩 선택 라인(214)의 활성시 라인(212)을 선택하도록 구성된다.

비록 미래의 시스템에서는 소프트웨어 제어하에 상기 2개의 캐쉬 칩 선택 신호가 생성될 수도 있지만, 시스템 설계자가 인쇄 회로 기판상의 점퍼 장치에 의해 상기 2개의 칩 선택 신호를 발생하는 메카니즘을 제공하는 것도 고려해 볼 수도 있다. 일반적으로, 특정 시스템 환경에서 단 하나의 신호 캐쉬 칩이 사용되는 경우, 신호 칩 선택 라인(220)이 제공되고 제3 도에 도시된 바와 같이 OR 게이트(225)의 입력에 결합된다. 멀티플랙서(204)의 출력은 라인(230)을 통해 OR 게이트(225)에 결합된다. 양호한 실시예에서, 상기 단일 칩 선택 라인(220)은 하나의 캐쉬 칩만이 사용되는 경우에 "하이로 구동"되고, 그에 따라 항상 라인(235)상의 칩 선택("CS") 신호의 발생을 초래한다.

제3 도에 설명된 바와 같이, 상기 칩 선택 라인(235)은 제어 논리 디바이스(240)에 연결된다. 제어 논리 디바이스(240)는 버스(42)상의 CPU(40)에 의해 출력된 메모리 요청을 수신한다. 제어 논리 디바이스(240)가 CPU 메모리 요청과 라인(235)상의 칩 선택 신호를 수신하는 경우, 제어기 논리 디바이스(240)는 라인(100)상의 메모리 제어 신호를 캐쉬 메모리(62)에 출력한다. 게다가, 제어기 논리 디바이스(240)는 출력 드라이버(66 및 64)를 인에이블하여 필요한 접수확인통지 및 다른 프로토콜 신호를 버스(42)를 통해 CPU(40)에 제공할 뿐만 아니라, CPU(40)로 부터의 요구에 따라 캐쉬 메모리(62)에서 임의의 요청된 데이타를 제공하기 위해 출력 구동기(66, 64)를 인에이블한다.

메모리 동작, 특히 캐쉬 메모리 동작은 본 기술 분야에 공지되어 있다. 제어기 논리 디바이스(240)에 의해 캐쉬 메모리(62)에 출력된 특정 신호들과 출력 구동기(64)에 의해 발생되어 구동되는 신호들의 특성은, 본 명세서에서 더 상세히 기술되지는 않을 것이다. 더구나, 제어기 논리 디바이스(240) 및 캐쉬 메모리(62)와 연계한 출력 구동기의 구체적인 구성은 다양한 버스 프로토콜과 아키텍쳐를 수용하도록 수정될 수도 있다는 것을 당업자는 이해할 것이다.

제어기 논리 디바이스(240)가 CPU(40)로부터 메모리 요청을 수신하고 라인(235)를 통해 칩 선택 신호를 수신하지는 않은 경우에, 제어기 논리 디바이스(240)는 라인(100)상에 메모리 제어 신호를 출력하지 않으며, 출력 구동기(66, 64)를 능동적으로 디스에이블한다. 따라서, 캐쉬 칩이 선택되지 않는 경우에는 비활성 모드로 간주된다. 캐쉬 칩은 차기 메모리 요청이 버스(42)를 통해 수신되고 칩 선택 신호가 라인(235)을 통해 수신될 때까지 비활성 모드로 남아 있다.

제3 도와 함께, 제4 도를 참조하여, 본 발명의 양호한 실시예의 인코딩이 설명되었다. 본 발명의 4 비트 식별 번호("ID[3:0]")는 4개 비트가 "0"일 때, 상기 시스템이 단지 하나의 캐쉬 메모리 칩만을 이용하며, 신호 칩 선택 라인(220)은 하이(high)가 될 것이다. 도면에 도시된 바와 같이, 상기 ID# 가 2진량 0100 을 포함하는 경우, 4개의 캐쉬 메모리 칩 구현이 이용되며, 여기서 마지막 2 개의 비트("00")는 캐쉬 메모리 칩 식별 번호, 즉 칩 0 에 대응한다. 유사하게, 제4 도에 도시된 바와 같이, 2 진량 0101 은 본 발명의 시스템이 4 개의 캐쉬 메모리 칩(제2도에 도시된 바와 같이)을 이용하며 적어도 2 개의 2 진수 01 이 캐쉬 메모리 칩(48)에 대해 ID#1에 대응하는 것은 표시한다. 이해를 돕기 위해, 제4 도에서, 사각 박스들은 캐쉬 메모리 칩 각각에 스태틱 2 진수 양으로서 공급된 식별 비트에 대응하는 적어도 2 개의 비트들 둘레에 그려져 있다.

제4 도에 도시된 바와 같이, ID# 1100은 제3 도의 2 개의 캐쉬 칩 선택 라인(214)이 활성화되어 라인(230) 상의 멀티플렉서(204)의 출력으로서 라인(212)을 선택하도록 하는 구성의 2 개의 캐쉬 메모리를 식별케한다. 마지막 2 개의 비트량("00") 1100은 제2 도에 도시된 캐쉬 메모리 칩(46)에 대해 ID#0 에 대응한다. 마지막으로, 식별 비트량 1101 은 2 개의 캐쉬 칩 시스템으로서 시스템을 식별케하며, 그에 따라 라인(214)을 선택하고, 마지막 2 개의 비트(01)는 제2 도의 캐쉬 칩(48)에 대해 ID#1 을 식별케한다.

제2 도 내지 제4 도를 참고로 기술된 특정의 코딩 구성은 설계 선택의 문제이며, 본 발명의 가르침에 따라 인코딩의 다양한 조합 및 변형이 가능하다는 것을 당업자는 이해할 것이다.

또한, 도면들에는 특정한 회로와 전자 블럭도들이 도시되어 있지만, 다양한 다른 데이타 경로, 전기 블럭들등이 상기 회로 구성 요소들의 동작을 위해 필요하다는 것을 당업자는 이해할 것이다. 따라서, 본 발명의 구성과 구조는 필요없이 너무 세세한 설명을 피하고 간단한 방식으로 설명되었다. 예를 들어, 본 발명이 메모리 요청을 제공하는 CPU와 함께 사용되는 것으로 기술되어 있지만, 다른 메모리 억세스 디바이스들도 그러한 요청을 제공할 수 있다. 또한, 본 발명이 캐쉬 메모리칩 식별 번호와 수신된 어드레스 일부를 비교하는 것으로 기술되었지만, 다른 방법도, 가능하다는 것을 본 발명은 이미 고려하고 있다. 본 발명은 가장 일반적인 형태로 식별 특성을 비교하는데, 예를 들면, 메모리 칩에 제공된 제1 식별 특성이 버스(42)를 통해 제공된 제2 식별 특성과 정합한다면, 메모리 제어기는 요구된 메모리 동작을 실행하기 위해 메모리 디바이스를 인에이블하는 제어 신호들을 제공한다.

따라서, 개선된 캐쉬 메모리 구성과 방법이 기술되어 있다. 본 발명이 제 1 도 내지 제4 도를 참고하여 기술되었지만, 본 발명의 가르침은 다양한 다른 컴퓨터 메모리 응용에도 이용될 수 있다는 것은 당업자에게 명백하다. 따라서, 본 발명의 이하의 특허청구범위에 의해 평가되어야 한다.

제1 도는 종래 기술의 캐스케이드된 캐쉬 메모리 시스템의 블럭 다이어그램.

제2 도는 본 발명의 캐쉬 메모리 시스템의 간략화한 블럭 다이어그램.

제3 도는 CPU 에 의해 캐쉬 메모리 억세스용으로 최소 시스템 감소로 더 큰 캐쉬 메모리 크기를 제공하는 본 발명의 캐쉬 메모리 제어 회로의 상세한 블럭 다이어그램.

제4 도는 본 발명의 학습에 따라 캐쉬 메모리 칩을 선택하기 위한 2 진 식별 번호의 본 발명 사용의 한가지 예를 설명하는 도면.

* 도면의 주요부분에 대한 부호의 설명 *

40 : CPU 60, 80 : 제어기

66, 84, 86, 94 : 출력 구동기 200, 206 : 비교기

Claims

메모리 시스템에 있어서,

주 메모리와;

공통 버스에 결합되며 각각이 식별자를 갖는 복수의 캐쉬 메모리 디바이스를 포함하며,

상기 각각의 캐쉬 메모리 디바이스는,

기억 디바이스와;

상기 기억 디바이스에 결합된 제어기 디바이스를 포함하며,

상기 제어기 디바이스는,

상기 식별자와, 상기 공통 버스를 경유해 전송되는 주 메모리 어드레스의 비트들을 비교하도록 구성된 제1 비교기와;

상기 식별자의 일부와 상기 주 메모리 어드레스의 비트들의 일부를 비교하도록 구성된 제2 비교기와;

상기 제1 및 제2 비교기에 결합되어, 상기 메모리 시스템 내의 캐쉬 메모리 디바이스의 개수가 제2의 개수이고 상기 제2 비교기의 출력을 선택하는 제1 선택 신호가 활성일 때 상기 제1 선택 신호를 수신하도록 구성된 제1 선택 디바이스와;

상기 제1 및 제2 비교기에 결합되어, 상기 메모리 시스템 내의 캐쉬 메모리 디바이스의 개수가 제1의 개수이고 상기 캐쉬 메모리 디바이스를 인에이블하는 제2 선택 신호가 활성일 때

상기 제2 선택 신호를 수신하도록 구성된 제2 선택 디바이스를 포함하는, 메모리 시스템.
제1항에 있어서, 상기 메모리 시스템 내의 캐쉬 메모리 디바이스의 개수가 제3의 개수일 때, 상기 제1 및 제2 선택 신호는 비활성이고 상기 제 1 비교기의 출력이 상기 제1 선택 디바이스에 의해 선택되며, 여기서, 상기 제1 비교기의 상기 출력은 상기 캐쉬 메모리 디바이스를 인에이블하는, 메모리 시스템.
제2항에 있어서, 상기 제1의 개수는 2이고 상기 제2의 개수는 1이며 상기 제3의 개수는 4인, 메모리 시스템.
제1항에 있어서, 상기 복수의 캐쉬 메모리 디바이스들 각각은, 상기 기억 디바이스에 결합되어 메모리 동작의 출력을 상기 공통 버스에 출력하도록 구성된 출력 구동기 회로를 더 포함하는, 메모리 시스템.
제4항에 있어서, 상기 복수의 캐쉬 메모리 디바이스들 중 한 캐쉬 메모리 디바이스가 인에이블되지 않을 때, 그 캐쉬 메모리 디바이스의 출력 구동기 회로가 디스에이블되는, 메모리 시스템.
제5항에 있어서, 상기 식별자는 상기 공통 버스상에서의 상기 캐쉬 메모리디바이스의 위치를 가리키는, 메모리 시스템.
시스템 내의 복수의 캐쉬 메모리 디바이스들 중 한 캐쉬 메모리 디바이스를 인에이블하여 메모리 억세스 동작을 수행하기 위한 방법에 있어서,

상기 복수의 캐쉬 메모리 디바이스들 중 한 캐쉬 메모리 디바이스를 식별케하는 정적 다중-비트 식별자 신호를 수신하는 단계와;

주 메모리 어드레스의 비트들을 수신하는 단계와;

제1 결과를 생성하도록, 상기 정적 다중-비트 식별자 신호의 비트들 모두를 상기 주 메모리 어드레스의 비트들 모두와 비교하는 단계와;

제2 결과를 생성하도록, 상기 정적 다중-비트 식별자 신호의 비트들 중 일부 비트를 상기 주 메모리 어드레스의 비트들 중 동일 개수의 비트와 비교하는 단계와;

상기 복수의 메모리 디바이스들이 제1 개수이면, 선택 신호를 이용하여 상기 제1 결과를 선택하는 단계와;

상기 복수의 메모리 디바이스들이 제2 개수이면, 상기 선택 신호를 이용하여 상기 제2 결과를 선택하는 단계와;

상기 캐쉬 메모리 디바이스를 인에이블하기 위하여 선택된 결과를 이용하는 단계를 포함하는, 메모리 억세스 동작 수행 방법.
제7항에 있어서, 상기 복수의 캐시 메모리 디바이스가 제1 개수도 아니고제2 개수도 아닐 때, 상기 캐쉬 메모리 디바이스를 인에이블하기 위하여 단일 칩 신호를 이용하는 단계를 더 포함하는, 메모리 억세스 동작 수행 방법.
제8항에 있어서, 상기 제1 개수는 4이고 상기 제2 개수는 2인, 메모리 억세스 동작 수행 방법.
제9항에 있어서, 상기 제1 결과를 선택하는 상기 단계와 제 2 결과를 선택하는 상기 단계는, 선택을 위하여 2-칩 신호를 이용하는 단계를 포함하고, 2-칩 신호의 상태는 상기 복수의 캐쉬 메모리 디바이스들이 4개의 캐쉬 메모리 디바이스를 포함하는지 2개의 캐쉬 메모리 디바이스를 포함하는지를 표시하는, 메모리 억세스 동작 수행 방법.
제10항에 있어서, 상기 멀티플렉서의 출력과 상기 단일 칩 신호는 OR 게이트에 입력되고, 상기 OR 게이트의 출력은 캐쉬 매모리 디바이스 선택 신호를 포함하는, 메모리 억세스 동작 수행 방법.
제8항에 있어서, 상기 단일 칩 신호는 상기 복수의 메모리 디바이스가 하나의 캐쉬 메모리 디바이스를 포함할 때 그 캐쉬 메모리 디바이스를 인에이블하는, 메모리 억세스 동작 수행 방법.
제12항에 있어서, 상기 2-칩 신호는 멀티플렉서의 선택 입력에 입력되는, 메모리 억세스 동작 수행 방법.