JPH04270440A

JPH04270440A - アクセス方式

Info

Publication number: JPH04270440A
Application number: JP3030503A
Authority: JP
Inventors: Kiyoshi Sudo; 清須藤; Yasutomo Sakurai; 康智櫻井; Koichi Odawara; 小田原　孝一; Kenji Hoshi; 星　健二; Eiji Kanetani; 英治金谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-02-26
Filing date: 1991-02-26
Publication date: 1992-09-25
Also published as: ES2038928R; ES2038928A2; ES2038928B1; US5327539A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置のアクセス
方式に係り、特に記憶装置にアクセスする際のデータバ
スの競合を少なくしたアクセス方式に関する。

【０００２】近年、コンピュータ等の情報処理装置が広
く普及するに至り、その低価格化、高速化が要求されて
いる。

【０００３】かかる情報処理装置は、一般に、中央処理
装置（以下、「ＣＰＵ」という）と周辺装置（例えばメ
モリ装置、入出力装置等）とがバスにより相互に接続さ
れて構成されている。そして、ＣＰＵが周辺装置にアク
セスする場合、バスを介してアドレス、データ或いはコ
マンド（アクセスモード）等を送受することによりデー
タの転送を実現している。したがって、システム性能向
上のため、このバスの効率よい使用方法が要望されてい
る。

【０００４】

【従来の技術】図８に情報処理装置の一般的な構成を示
す。図において、１０，１１はＣＰＵ、１２はシステム
ストレージ（ＳＳ）装置、１３は記憶キー装置、１４は
アドレスバス、１５はデータバス、１６はアクセスモー
ドバス、１７はアクセス抑止信号線をそれぞれ示す。

【０００５】ＣＰＵ１０，１１はシステムストレージ装
置１２に記憶されたプログラムにしたがって各種処理を
行なうものである。

【０００６】システムストレージ装置１２は、ＣＰＵ１
０，１１を動作させるプログラムの他、処理に必要な種
々のデータを記憶するものである。このシステムストレ
ージ装置１２は、例えば３２ビットのアドレスでアクセ
スされ、上位２１ビットでページアドレスを指定し、下
位１１ビットでページ内アドレスを指定するようになっ
ている。

【０００７】記憶キー装置１３は、ＣＰＵ１０，１１又
は図示しない入出力装置がシステムストレージ装置１２
にアクセスした状態を記憶するものであり、システムス
トレージ装置１２のページ数に対応した記憶容量、つま
り２１ビットのアドレス空間を有している。この記憶キ
ー装置１３に記憶する情報は、当該ページが参照された
か否かを示す参照ビット（Ｒビット）及び変更されたか
否かを示す変更ビット（Ｃビット）が含まれる。これら
の情報は仮想アドレス処理に用いられる。

【０００８】アドレスバス１４は、システムストレージ
装置１２又は記憶キー装置１３のアクセス位置を指定す
るアドレスを伝送するバスである。

【０００９】データバス１５は、システムストレージ装
置１２又は記憶キー装置１３に書き込むデータ、又はこ
れらから読み出したデータを伝送するバスである。

【００１０】アクセスモードバス１６は、システムスト
レージ装置１２又は記憶キー装置１３に対するアクセス
の種類（以下、「アクセスモード」という）を指定する
もので、ＳＳリード、ＳＳライト、記憶キーリード、記
憶キーライト等のモードが定義されている。

【００１１】アクセス抑止信号線１７は、ＣＰＵ１０と
ＣＰＵ１１との間でアクセス抑止信号を送受するもので
ある。このアクセス抑止信号は、排他制御などのために
、互いに他のアクセス装置によるアクセスを抑止する制
御を行なうために用いられる。

【００１２】図９は、上記システムストレージ装置１２
の構成を詳細に示すブロック図である。図において、２
００　〜２０３　はメモリ素子群であり、それぞれバン
ク０〜３を構成している。

【００１３】２１０　〜２１３　は、それぞれバンク０
〜３に対するアドレスを保持するアドレスレジスタ（Ａ
Ｒ）である。このアドレスレジスタ２１０　〜２１３　
は、アドレスバス１４からのアドレスデータを一時記憶
し、メモリ素子群２００　〜２０３　に供給するもので
ある。

【００１４】２２０　〜２２３　は、それぞれバンク０
〜３に対するアクセスモードを保持するアクセスモード
レジスタ（ＡＭＲ）である。このアクセスモードレジス
タ２２０　〜２２３　にセットされた内容に応じてトラ
ンシーバ２３０　〜２３３　のデータを流す方向が決定
されるとともに、その他の制御信号が生成される。

【００１５】２３０　〜２３３　は、それぞれバンク０
〜３に対するライトデータ、バンク０〜３からのリード
データの流れる方向を切り換えるトランシーバ（ＴＲＮ
）である。このデータの方向は、上記アクセスモードレ
ジスタ２２０　〜２２３　にセットされたアクセスモー
ドデータに従う。即ち、データ書き込み時はデータバス
１５からデータレジスタ２４０　〜２４３　へデータが
流れるように制御され、データの読み出し時はメモリ素
子群２００　〜２０３　からデータバス１５へデータが
流れるように制御される。

【００１６】２４０　〜２４３　は、それぞれバンク０
〜３に対するライトデータを保持するデータレジスタ（
ＤＲ）である。このデータレジスタ２４０　〜２４３　
は、データバス１５からトランシーバ２３０　〜２３３
　を介して送られてくるライトデータを一時記憶し、メ
モリ素子群２００　〜２０３　に供給するものである。上記システムストレージ装置１２へのデータの書き込み
は、バンク０に対する場合を例にとると、次のように行
なわれる。

【００１７】先ず、ライトアドレスをアドレスバス１４
を介してアドレスレジスタ２１０　にセットすると共に
アクセスモード（ＳＳライト）をアクセスモードバス１
６を介してアクセスモードレジスタ２２０　にセットす
る。次のサイクルで、ライトデータをデータバス１５及びト
ランシーバ２３０　を介してデータレジスタ２４０　に
セットする。これによりメモリ素子群２００　へのデー
タのライトが行なわれる。

【００１８】上記システムストレージ装置１２からのデ
ータの読み出しは、バンク０に対する場合を例にとると
、次のように行なわれる。

【００１９】先ず、読み出しアドレスをアドレスバス１
４を介してアドレスレジスタ２１０　にセットすると共
にアクセスモード（ＳＳリード）をアクセスモードバス
１６を介してアクセスモードレジスタ２２０　にセット
する。すると、３サイクル後にメモリ素子群２００　か
らデータが読み出され、トランシーバ２３０　を介して
データバス１５に読み出される。

【００２０】図１０は、上記記憶キー装置１３の構成を
詳細に示すブロック図である。図において、３０は記憶
キー素子群である。この記憶キー素子群３０には、上述
したように、参照ビット、変更ビット等が書き込まれる
ようになっている。

【００２１】３１は記憶キー素子群３０に対するアドレ
スを保持するアドレスレジスタ（ＡＲ）である。このア
ドレスレジスタ３１は、アドレスバス１４からのアドレ
スデータを一時記憶し、記憶キー素子群３０に供給する
ものである。

【００２２】３２は記憶キー素子群に対するアクセスモ
ードを保持するアクセスモードレジスタ（ＡＭＲ）であ
る。このアクセスモードレジスタ３２にセットされた内
容は、デコーダ３３に供給されるようになっている。

【００２３】３３はデコーダであり、アクセスモードレ
ジスタ３２にセットされた内容を解読して各種制御信号
を生成するものである。このデコーダ３３で生成された
信号の１つによりトランシーバ３４のデータを流す方向
が決定される。

【００２４】３４はトランシーバ（ＴＲＮ）であり、記
憶キー素子群３０に対するライトデータと記憶キー素子
群３０からのリードデータを切り替えるものである。即
ち、データの書き込み時はデータバス１５からデータレ
ジスタ３５へデータが流れるように制御され、データの
読み出し時は記憶キー素子群３０からデータバス１５へ
データが流れるように制御される。

【００２５】３５はデータレジスタ（ＤＲ）であり、記
憶キー素子群３０に対するライトデータを保持する。こ
のデータレジスタ３５は、データバス１５からトランシ
ーバ３４を介して送られてくるライトデータを一時記憶
し、記憶キー素子群３０に供給するものである。

【００２６】３６はマルチプレクサ（ＭＰＸ）であり、
記憶キー素子群３０に対するライトデータとして、デー
タバス１５からのデータを用いるか、モディファイ回路
３７からのデータを用いるかを選択するものである。

【００２７】３７はモディファイ回路（ＭＣ）であり、
記憶キー素子群３０から読み出されたデータをアクセス
モードに従ってモディファイし、ＭＰＸ３６に供給する
ものである。

【００２８】図７はアクセスモードの一例を示す図であ
る。ここでアクセスモードとは、アクセス種別を示すコ
ードであり２ビット（Ｍ０，Ｍ１）で構成される。そし
て、図示するように、４つのモードが定義されている。

【００２９】このような構成において、図１１のタイミ
ングチャートを参照しながら、従来の記憶キー装置１３
の動作を主体にしてアクセス動作を説明する。

【００３０】記憶キーのアクセスには「暗黙のアクセス
」と「明示のアクセス」とがある。

【００３１】暗黙のアクセスとは、ＣＰＵ１０等がシス
テムストレージ装置１２にアクセス（ＳＳリード又はＳ
Ｓライト）した場合に、該アクセスにより記憶内容が参
照又は更新されるページに対応する記憶キー装置１３の
記憶位置の内容が変更されることをいう。

【００３２】明示のアクセスとは、システムストレージ
装置１２に対するアクセスとは別に直接記憶キー装置１
３の内容を読み出し又は書き込む（記憶キーリード又は
記憶キーライト）ことをいう。

【００３３】ここでは、「ＳＳリード」→「ＳＳリード
」→「記憶キーライト」というオペレーションを続けて
行なう場合について説明する。

【００３４】先ず、τ１でアドレスバス１４にＳＳリー
ドアドレスＡ１が送出され（図１１（ａ）参照）、τ２
でアドレスレジスタ３１にセットされる（同図（ｂ）参
照）。また、τ１でアクセスモードバス１６にＳＳリー
ドアクセスモードＭ１が送出され（同図（ｃ）参照）、
τ２でアクセスモードレジスタ３２にセットされる（同
図（ｄ）参照）。

【００３５】これにより、システムストレージ装置１２
に対するアクセスが開始されると同時に、記憶キー装置
１３に対する暗黙のアクセスが行なわれる。即ち、アド
レスレジスタ３１にセットされたアドレスＡ１に対応す
る記憶キーが記憶キー素子群３０から読み出され、モデ
ィファイ回路３７において、アクセスモードレジスタ３
５にセットされたアクセスモードデータに応じてモディ
ファイされ、マルチプレクサ３６に供給される。ここで
、マルチプレクサ３６は、アクセスモードレジスタ３５
にセットされたアクセスモードデータによりモディファ
イ回路３７の出力を選択するように制御されている。したがって、モディファイ回路３７でモディファイされ
た記憶キーが記憶キー素子群３０の同一アドレスに再び
書き込まれる。

【００３６】ここで、モディファイ回路３７におけるモ
ディファイは、図６に示すように行なわれる。図におい
て、「ＯＲ」はアクセス前の参照ビット、「ＯＣ」はア
クセス前の変更ビット、「ＯＰ」はアクセス前のパリテ
ィビットである。また、「ＮＲ」はアクセス後の参照ビ
ット、「ＮＣ」はアクセス後の変更ビット、「ＮＰ」は
アクセス後のパリティビットである。

【００３７】かかる暗黙のアクセス動作は、ＣＰＵ１０
，１１のＳＳアクセス（リード／ライト等）の際、アド
レス送出の次のサイクルで必ず行われる。即ち、τ１で
アドレス送出が行われたＳＳリードアクセスに対しては
、τ２で記憶キーの暗黙のアクセスが行われる。同様に
、τ２のＳＳリードアクセスに対してはτ３で暗黙のア
クセスが行われる。

【００３８】一方、τ１で送出されたアドレスはシステ
ムストレージ装置１２に入力され、該アドレスに対応す
るリードデータがτ４でデータバス１５に転送される（
同図（ｅ）参照）。同様にτ２で送出されたアドレスは
システムストレージ装置１２に入力され、該アドレスに
対応するリードデータがτ５でデータバス１５に転送さ
れる（同図（ｅ）参照）。

【００３９】τ３では記憶キーの明示のアクセス（記憶
キーライト）のためのアドレスＡ３がアドレスバス１４
に送出される（同図（ａ）参照）。ライトデータは、通
常、次のτ４のタイミングでデータバス１５に送出され
るが、この例では、τ４ではτ１で送出されたアドレス
Ａ１に対するリードデータＲＤ１が出力され、またτ５
ではτ２で送出されたＳＳアドレスＡ２に対するリード
データＲＤ２が出力されるため、記憶キー装置１３に対
するライトデータＷＤ３の送出は、τ６まで待たされる
（同図（ｅ）参照）。

【００４０】τ６で送出されたライトデータＷＤ３はτ
７でデータレジスタ３５にセットされ（同図（ｆ）参照
）、τ７のサイクルで記憶キー装置１３にライトされる
。

【００４１】したがって、τ３で送出され、τ４でアド
レスレジスタ３１にセットされたアドレスＡ３もτ７ま
で保持しなければならない。このため、この間はアドレ
スレジスタ３１が塞がれ、記憶キーの暗黙のアクセスが
不可能であるので、システムストレージ装置１２に対す
るアクセスも禁止しなければならない。

【００４２】従来は、かかる状態が発生した時は、例え
ば、記憶キーの明示アクセスを開始したＣＰＵ１０（１
１）が他のＣＰＵ１１（１０）に対してアクセス抑止信
号１７をτ３からτ５迄の間送出することにより、他の
ＣＰＵ１１（１０）のシステムストレージ装置１２に対
するアクセスアドレスがτ４からτ６迄の間送出される
のを禁止していた（同図（ｇ）参照）。

【００４３】

【発明が解決しようとする課題】このように記憶キー装
置に明示のライトアクセスを行う場合、記憶キー装置の
所定アドレスにライトデータの書き込みが完了するまで
アドレスを保持しておかなければならないので、その間
はアドレスの監視ができず、新たなアドレスの送出を抑
止しなければならなかった。上記の例の場合は、前のリ
ードアクセスが発行され、ライトデータ送出が待たされ
ている場合は最大３τ間、他のＣＰＵのアクセスを禁止
しなければならない。また、ライトデータ送出待ちがな
い場合でも１τ間はアクセス禁止となり、システムスト
レージ装置へのアクセスを要求しているＣＰＵを待たせ
る必要があるので、システム性能の低下を招くという欠
点があった。

【００４４】本発明は、上記事情に鑑みてなされたもの
で、記憶キー装置に明示のライトアクセスを行なう場合
であってもライトデータの送出が待たされることなく、
したがって、システム性能の低下を防止できるアクセス
方式を提供することを目的とする。

【００４５】

【課題を解決するための手段】図１は本発明の原理図で
ある。即ち、本発明のアクセス方式は、アクセス要求を
発生するアクセス装置１０，１１と、このアクセス装置
１０，１１によりアクセスされる記憶手段３０を有する
被アクセス装置１３とが、少なくともアドレスバス１４
により接続される情報処理装置において、前記アクセス
装置１０，１１は、アクセス要求が発生した際に、該ア
クセス要求がアドレスバス１４の全ビットを必要としな
いものである場合に、該アドレスバス１４の未使用ビッ
トにライトデータを載せて前記被アクセス装置１３に送
出し、一方、前記被アクセス装置１３は、前記アクセス
装置１０、１１からのアクセス要求を受け取った際に、
該アクセス要求がアドレスバス１４の全ビットを必要と
しないものである場合は、該アドレスバス１４の一部を
アドレスとし、他部をライトデータとして該被アクセス
装置１３の記憶手段３０にアクセスするように構成され
る。

【００４６】

【作用】本発明のアクセス方式は、被アクセス装置１３
の記憶手段３０にアクセス装置１０，１１がアクセスす
る際、アドレスバス１４の全ビットを使用しないモード
のアクセスの場合は未使用ビットにライトデータを載せ
ることによりアドレスとデータとを同時に送出し、被ア
ドレス装置１３側でこれを分離して記憶手段３０にアク
セスするようにしたものである。

【００４７】これにより、通常のアクセスの如くデータ
バスを使用しないので、データバス上でデータが競合す
ることもなく、したがってライトデータの送出待ちも発
生しないので効率よくバスを使用できるものとなってい
る。

【００４８】

【実施例】以下、この発明の実施例につき図面を参照し
ながら詳細に説明する。この発明を適用する情報処理装
置の一般的な構成は図８に示した通りであるので説明は
省略する。なお、以下においては、従来例で説明したと
同一又は相当部には同一符号を付して説明する。

【００４９】図２は、この発明のアクセス方式を適用す
る情報処理装置の一実施例の構成を示すブロック図であ
る。

【００５０】図において、１０，１１はＣＰＵである（
以下の説明においては、ＣＰＵ１０で代表させる）。１２，１３は被アクセス装置であり、ＣＰＵ１０によっ
てアクセスされる側の装置、つまりシステムストレージ
装置１２と記憶キー装置１３とを纏めて記載したもので
ある。１４はアドレスバス、１５はデータバス、１６は
アクセスモードバスであり、何れも既に説明したものと
同一であるのでここでは説明を省略する。

【００５１】４１はＣＰＵ１０内のワークレジスタ（Ｗ
Ｒ１）である。このワークレジスタ４１には、アクセス
アドレスがセットされる。このワークレジスタ４１の上
位部ＷＲ１Ｈはアドレスレジスタ４３の上位の対応する
ビットに供給され、下位部ＷＲ１Ｌはマルチプレクサ４
７に供給されるようになっている。

【００５２】４２はＣＰＵ１０内のワークレジスタ（Ｗ
Ｒ２）である。このワークレジスタ４２にはライトデー
タがセットされる。このワークレジスタ４２の上位部Ｗ
Ｒ２Ｈはデータレジスタ４６の上位部の対応するビット
に供給され、下位部ＷＲ２Ｌはデータレジスタ４６の下
位部の対応するビット及びマルチプレクサ４７に供給さ
れるようになっている。

【００５３】４３はＣＰＵ１０内のアドレスレジスタ（
ＡＲ）である。このアドレスレジスタ４３の上位部はア
ドレス部であり、上述したように、ワークレジスタ４１
の上位部の対応するデータがセットされ、下位部はデー
タ部でありマルチプレクサ４７によって選択されるワー
クレジスタ４１の下位部（アドレスの下位部）又はワー
クレジスタ４２の下位部（データの下位部）がセットさ
れる。このアドレスレジスタ４３の内容は、アドレスバ
ス１４に送出されるようになっている。

【００５４】４４はＣＰＵ１０内のアクセスモードレジ
スタ（ＡＭＲ）である。このアクセスモードレジスタ４
４には、図７に示すようにコード化されたアクセスモー
ドビットがセットされる。このアクセスモードレジスタ
４４の内容は、アドレスモードバス１６に送出されるよ
うになっている。

【００５５】４５はエンコーダであり、図示しない制御
部から送られてくるアクセスモード１又は２信号をコー
ド化してアクセスモードレジスタ４４にセットするもの
である。ここで、アクセスモード１は、システムストレ
ージ装置１２に対するアクセスであり、アクセスモード
２は、記憶キー装置１３に対するアクセスであることを
示す信号である。アクセスモード１信号はマルチプレク
サ４７に供給され、ワークレジスタ４１の下位部ＷＲ１
Ｌを選択する信号としても用いられる。

【００５６】４６はデータレジスタ（ＤＲ）であり、ワ
ークレジスタ４２に記憶されたライトデータを保持する
ものである。このデータレジスタ４６の内容は、データ
バス１５に送出されるようになっている。

【００５７】４７はマルチプレクサ（ＭＰＸ）であり、
ワークレジスタ４１の下位部ＷＲ１Ｌ又はワークレジス
タ４２の下位部ＷＲ２Ｌの何れかを、アクセスモード１
信号に応じて選択し、アドレスレジスタ４３の下位部に
供給するものである。

【００５８】一方、被アクセス装置１２、１３は次のよ
うに構成される。

【００５９】メモリ素子群２０は、システムストレージ
装置１２としての記憶素子であり、上述したように、プ
ログラムやデータを記憶するものである。

【００６０】記憶キー素子群３０は、記憶キー装置１３
としての記憶素子であり、図６に示すように、参照ビッ
ト（Ｒ）、変更ビット（Ｃ）及びパリティビット（Ｐ）
から成る記憶キーを記憶するものである。

【００６１】３１は被アクセス装置１２，１３内のアド
レスレジスタ（ＡＲ）である。このアドレスレジスタ３
１には、アドレスバス１４からアドレスデータがセット
され、その上位部は、アクセスモード２の時は、その上
位部はアドレス部として使用され、下位部はデータ部と
して使用される。なお、アクセスモード１の時は全てが
アドレスを保持するために使用される。このアドレスレ
ジスタ３１の内容は、アクセスモードに応じてメモリ素
子群２０又は記憶キー素子群３０に供給されるようにな
っている。

【００６２】３２は被アクセス装置１２，１３内のアク
セスモードレジスタ（ＡＭＲ）である。このアクセスモ
ードレジスタ３２には、アクセスモードバス１６の内容
がセットされるようになっている。このアクセスモード
レジスタ３２の内容はデコーダ３５に供給されるように
なっている。

【００６３】３５はデコーダであり、アクセスモードレ
ジスタ３２の内容を解読して装置内各部の制御信号を生
成するものである。これにより、メモリ素子群２０にア
クセスするか記憶キー素子群３０にアクセスするか、或
いはアクセスがリードであるかライトであるか等が判断
され、装置内各部が制御される。

【００６４】３４は被アクセス装置１２，１３内のデー
タレジスタ（ＤＲ）である。このデータレジスタ３４に
は、データバス１５からライトデータがセットされるよ
うになっている。このデータレジスタ３４の内容は、メ
モリ素子群２０に供給されるようになっている。

【００６５】次に、上記構成において動作を説明する。

【００６６】ＣＰＵ１０が、アクセスモード１でアクセ
スを行った場合、アドレスレジスタ４３にはワークレジ
スタ４１の内容がそのままセットされる。即ち、ワーク
レジスタ４１の上位部ＷＲ１Ｈはアドレスレジスタ４１
のアドレス部へ、ワークレジスタ４１の下位部ＷＲ１Ｌ
は、マルチプレクサ４７を介してデータ部へセットされ
る。また、データレジスタ４６には、ワークレジスタ４
２の内容がそのままセットされる。さらに、アクセスモ
ード１をエンコーダ４５でコード化したデータはアクセ
スモードレジスタ４４にセットされる。これらレジスタ
４３、４６、４４の内容は、それぞれアドレスバス１４
、データバス１５及びアクセスモードバス１６に出力さ
れ、被アクセス装置１２，１３に供給される。そして、
それぞれ被アクセス装置１２，１３内のアドレスレジス
タ３１、データレジスタ３４及びアクセスモードレジス
タ３２にセットされる。

【００６７】アクセスモードレジスタ３２にセットされ
たアクセスモードデータをデコーダ３５で解読すること
によりアクセスモード１のアクセスであることが判断さ
れると、アドレスレジスタ３１の内容をアドレスとして
メモリ素子群２０にアクセスする処理が行なわれる。

【００６８】一方、ＣＰＵ１０が、アクセスモード２で
アクセスを行った場合、ワークレジスタ４１の上位部Ｗ
Ｒ１Ｈはアドレスレジスタ４３のアドレス部へ、ワーク
レジスタ４２の下位部ＷＲ２Ｌは、マルチプレクサ４７
を介してデータ部へセットされる。また、アクセスモー
ド２をエンコーダ４５でコード化したデータはアクセス
モードレジスタ４４にセットされる。これらレジスタ４
３、４４の内容は、それぞれアドレスバス１４、及びア
クセスモードバス１６に出力され、被アクセス装置１０
，１１に供給される。そして、それぞれ被アクセス装置
１０，１１のアドレスレジスタ３１、及びアクセスモー
ドレジスタ３２にセットされる。

【００６９】アクセスモードレジスタ３２にセットされ
たデータをデコーダ３５で解読することによりアクセス
モード２のアクセスであることが判断されると、アドレ
スレジスタ３１の上位部の内容をライトアドレスとし、
下位部の内容をライトデータとして記憶キー群３０にア
クセスする。この場合、データレジスタ４６、データバ
ス１５、及びデータレジスタ３４は使用しない。

【００７０】被アクセス装置１２，１３のうちの記憶キ
ー装置１３の部分について、図３に更に詳細なブロック
図を示す。

【００７１】図において、３０は記憶キー素子群である
。この記憶キー素子群３０には、上述したように、参照
ビット、変更ビット等が書き込まれるようになっている
。

【００７２】３１は記憶キー素子群３０に対するアドレ
スを保持するアドレスレジスタ（ＡＲ）である。このア
ドレスレジスタ３１は、アドレスバス１４からのアドレ
スデータを上位部（アドレス部）に、ライトデータを下
位部（データ部）に一時記憶し、記憶キー素子群３０に
供給するものである。

【００７３】３２は記憶キー素子群３０に対するアクセ
スモードを保持するアクセスモードレジスタ（ＡＭＲ）
である。このアクセスモードレジスタ３２にセットされ
た内容は、デコーダ３３に供給されるようになっている
。

【００７４】３３はデコーダであり、アクセスモードレ
ジスタ３２にセットされた内容をデコードして各種制御
信号を生成するものである。このデコーダ３３で生成さ
れた信号の１つはマルチプレクサ３６の選択信号となる
。

【００７５】３６はマルチプレクサ（ＭＰＸ）であり、
記憶キー素子群３０に対するライトデータとして、アド
レスレジスタ３１の下位部のデータを用いるか、モディ
ファイ回路３７からのデータを用いるかを選択するもの
である。

【００７６】３７はモディファイ回路（ＭＣ）であり、
記憶キー素子群３０から読み出されたデータをアクセス
モードに従ってモディファイし、マルチプレクサ３６に
供給するものである。

【００７７】図４はアクセスモード２が実行される時の
アドレスバス１４上のアドレスデータの具体的な一例を
示すものである。

【００７８】ワークレジスタ４１の上位部とワークレジ
スタ４２の下位部とが結合され、アドレスレジスタ４３
、ひいてはアドレスレジスタ３１にセットされる。

【００７９】即ち、ワークレジスタ４１の内容は、ビッ
ト００〜２０がシステムストレージ装置１２のページア
ドレスであり、ビットＰ０がこれらのパリティビットと
して定義されている。また、ビット２１〜３１がページ
内アドレスでありＰ１がこれらのパリティビットとして
定義されている。

【００８０】記憶キーはシステムストレージ装置１２の
ページ単位に持つものであるから、アドレスはページア
ドレスのみあれば良い。したがって、記憶キーの明示ラ
イトの場合はワークレジスタ４１のビット００〜２０、
Ｐ０がアドレスレジスタ４３の対応する上位部にセット
され、ワークレジスタ４２のビット２１〜３１、Ｐ１が
アドレスレジスタ４３の対応する下位ビットにセットさ
れる。

【００８１】なお、記憶キー装置１３においても、アド
レスレジスタ３１は、アドレス部とデータ部に分かれて
いる。対応は図４に準ずる。

【００８２】次に、上記構成において、図５のタイミン
グチャートを参照しながら、記憶キー装置１３の動作を
主体にしてアクセス動作を説明する。

【００８３】ここでは、「ＳＳリード」→「ＳＳリード
」→「記憶キーライト」→「ＳＳリード」というオペレ
ーションを続けて行なう場合について説明する。

【００８４】先ず、τ１でアドレスバス１４にＳＳリー
ドアドレスＡ１が送出され（図５（ａ）参照）、τ２で
アドレスレジスタ３１にセットされる（同図（ｂ）参照
）。また、τ１でアクセスモードバス１６にＳＳリード
アクセスモードＭ１が送出され（同図（ｃ）参照）、τ
２でアクセスモードレジスタ３２にセットされる（同図
（ｄ）参照）。

【００８５】これにより、記憶キー装置１３に対する暗
黙のアクセスが行なわれる。即ち、アドレスレジスタ３
１のアドレス部にセットされたアドレスＡ１に対応する
記憶キーが記憶キー素子群３０から読み出され、モディ
ファイ回路３７において、アクセスモードレジスタ３２
にセットされた情報に応じて、モディファイされ、マル
チプレクサ３６に供給される。ここで、マルチプレクサ
３６は、アクセスモードレジスタ３２にセットされたデ
ータによりモディファイ回路３７の出力を選択するよう
に制御される。したがって、モディファイ回路３７でモ
ディファイされた記憶キーが記憶キー素子群３０の同一
アドレスに再び書き込まれる。ここで、モディファイ回
路３７におけるモディファイ動作は、図６に示した通り
である。なお、アドレスレジスタ３１のデータ部は記憶
キーの暗黙のアクセス時には用いられない。この部分は
システムストレージ装置１２では、ページ内アドレスと
して使用される。

【００８６】一方、τ１で送出されたアドレスはシステ
ムストレージ装置１２に入力され、該アドレスに対応す
るリードデータがτ４でデータバス１５に転送される（
同図（ｅ）参照）。同様にτ２で送出されたアドレスは
システムストレージ装置１２に入力され、対応するリー
ドデータがτ５でデータバス１５に転送される（同図（
ｅ）参照）。

【００８７】τ３では記憶キーの明示のアクセス（記憶
キーライト）のためのアドレスＡ３がアドレスバス１４
に送出される（同図（ａ）参照）。従来例では、通常、
τ４のタイミングでデータバス１５に送出されるライト
データが２τ遅らされ、結局τ６で送出するようになっ
ていたが、本実施例では記憶キーの明示ライトの場合は
ライトデータをデータバス１５に送出する必要がない。そのかわり、アドレス送出の際、上位２１ビットに記憶
キーのアドレスＡ３送出し、下位１１ビットのうちの２
ビットおよびパリティビットに明示データＷＤ３を送出
する。

【００８８】したがって、τ３で送出され、τ４でアド
レスレジスタ３１にセットされたアドレスＡ３は、従来
例のように、τ７まで保持する必要はない。何故ならば
、τ４のサイクルで明示ライトは完了するからである。したがって、従来のように、アドレスレジスタ３１が塞
がれ、記憶キーの暗黙のアクセスが不可能なため、シス
テムストレージ装置１２に対するアクセスも禁止しなけ
ればならないようなことはなくなる。

【００８９】したがって、従来のように、例えば、記憶
キーの明示アクセスを開始したＣＰＵ１０（１１）が他
のＣＰＵ１１（１０）に対してアクセス抑止信号１７を
τ３からτ５までの間、出力することにより他のＣＰＵ
１１（１０）のシステムストレージ装置１２に対するア
クセスアドレスがτ４からτ６までの間送出されるのを
禁止する必要はなくなる。よって、次のアクセスのアド
レスＡ４はτ４から出力することができ、性能低下を防
止できるものとなっている。

【００９０】

【発明の効果】本発明によれば、記憶キー装置に明示の
ライトアクセスを行なう場合であっても記憶キーの明示
ライトの後のシステムストレージ装置に対するアクセス
を禁止する必要がなくなり、ライトデータの送出が待た
されることがなくなるので、アクセスモードにかかわら
ず常に連続したアクセスが可能になり、システム性能の
低下を防止できるアクセス方式を提供できる。

【００９１】また、アクセスを禁止するための信号線も
不要になり、コストダウンの効果も大きい。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例の構成を示すブロック図である
。

【図３】図２に示したブロック図のうち、記憶キー装置
の部分のみの構成を示すブロック図である。

【図４】本発明の実施例のアドレスバス上のデータの一
例を示す説明図である。

【図５】本発明の実施例の動作を示すタイミングチャー
ト図である。

【図６】本発明又は従来例における暗黙のアクセスによ
る記憶キーのモディファイの一例を示す図である。

【図７】本発明又は従来例におけるアクセスモードの一
例を示す図である。

【図８】本発明又は従来例における情報処理装置の一般
的な構成を示すブロック図である。

【図９】従来のシステムストレージ装置の構成を示すブ
ロック図である。

【図１０】従来の記憶キー装置の構成を示すブロック図
である。

【図１１】従来の情報処理装置の動作を説明するための
タイミングチャート図である。

【符号の説明】

１０，１１　　アクセス装置（ＣＰＵ）１３　　被アク
セス装置（記憶キー装置）１４　　アドレスバス１６　　アクセスモードバス３０　　記憶手段（記憶キー素子群）３１，３２　　第２の制御手段（アドレスレジスタ、ア
クセスモードレジスタ）４３，４４　　第１の制御手段（アドレスレジスタ、ア
クセスモードレジスタ）

Claims

【特許請求の範囲】

【請求項１】　　アクセス要求を発生するアクセス装置
（１０，１１）　と、このアクセス装置（１０，１１）
　によりアクセスされる記憶手段（３０）を有する被ア
クセス装置（１３）とが、少なくともアドレスバス（１
４）により接続される情報処理装置において、前記アク
セス装置（１０，１１）　は、アクセス要求が発生した
際に、該アクセス要求がアドレスバス（１４）の全ビッ
トを必要としないものである場合に、該アドレスバス（
１４）の未使用ビットにライトデータを載せて前記被ア
クセス装置（１３）に送出することを特徴とするアクセ
ス方式。
【請求項２】　　アクセス要求を発生するアクセス装置
（１０，１１）　と、このアクセス装置（１０，１１）
　によりアクセスされる記憶手段（３０）を有する被ア
クセス装置（１３）とが、少なくともアドレスバス（１
４）により接続される情報処理装置において、前記被ア
クセス装置（１３）は、前記アクセス装置（１０，１１
）　からのアクセス要求を受け取った際に、該アクセス
要求がアドレスバス（１４）の全ビットを必要としない
ものである場合は、該アドレスバス（１４）の一部をア
ドレスとし、他部をライトデータとして該被アクセス装
置（１３）の記憶手段（３０）にアクセスすることを特
徴とするアクセス方式。
【請求項３】　　アクセス要求を発生するアクセス装置
（１０，１１）　と、このアクセス装置（１０，１１）
　によりアクセスされる記憶手段（３０）を有する被ア
クセス装置（１３）とが、少なくともアドレスバス（１
４）及びアクセスモードバス（１６）により接続される
情報処理装置において、前記アクセス装置（１０，１１
）　は、アクセス要求が発生した際に、該アクセス要求
がアドレスバス（１４）の全ビットを必要としないもの
である場合は、前記アクセスモードバス（１６）にその
旨のモードデータを載せ、該アドレスバス（１４）の未
使用ビットにライトデータを載せて前記被アクセス装置
（１３）に送出し、前記被アクセス装置（１３）は、前
記アクセス装置（１０，１１）　から前記アクセスモー
ドバス（１６）を介して受け取ったモードデータが、ア
ドレスバス（１４）の全ビットを必要としないものであ
ることを判断した場合は、該アドレスバス（１４）の一
部をアドレスとし、他部をライトデータとして該被アク
セス装置（１３）の記憶手段（３０）にアクセスするこ
とを特徴とするアクセス方式。
【請求項４】　　前記被アクセス装置（１３）の記憶手
段（３０）は、記憶キー装置であることを特徴とする請
求項１、２、又は３記載のアクセス方式。
【請求項５】　　アクセス要求を発生するアクセス装置
（１０，１１）　と、このアクセス装置（１０，１１）
　によりアクセスされる記憶手段（３０）を有する被ア
クセス装置（１３）とが、少なくともアドレスバス（１
４）及びアクセスモードバス（１６）により接続される
情報処理装置において、前記アクセス装置（１０，１１
）　は、アクセス要求が発生した際に、該アクセス要求
がアドレスバス（１４）の全ビットを必要としないもの
である場合は、前記アクセスモードバス（１６）にその
旨のモードデータを載せ、該アドレスバス（１４）の未
使用ビットにライトデータを載せて前記被アクセス装置
（１３）に送出する第１の制御手段（４３，４４）を有
し、前記被アクセス装置（１３）は、前記アクセス装置
（１０，１１）　から前記アクセスモードバス（１６）
を介して受け取ったモードデータが、アドレスバス（１
４）の全ビットを必要としないものであることを判断し
た場合は、該アドレスバス（１４）の一部をアドレスと
し、他部をライトデータとして該被アクセス装置（１３
）の記憶手段（３０）にアクセスする第２の制御手段（
３１，３２）　を有することを特徴とするアクセス処理
装置。