KR20010050239A - 데이터 처리 장치 및 방법과 컴퓨터 프로그램 제품 - Google Patents

데이터 처리 장치 및 방법과 컴퓨터 프로그램 제품 Download PDF

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Abstract

본 발명의 데이터 처리 장치은 복수의 프로세서 및 프로세서들이 집합 메모리를 액세스할 수 있게 하는 메모리 인터페이스를 구비한다. 메모리 인터페이스는 서로 다른 프로세서에 속하는 데이터를 일시적으로 기억하기 위한 인터페이스 메모리(SDRAM)를 구비한다. 메모리 인터페이스는 또한 서로 다른 프로세서의 각각에 대해 FIFO 메모리를 형성하는 방식으로, 인터페이스 메모리를 제어하기 위한 제어 회로를 구비한다. 이는 각각의 프로세서에 대해 개별적인 FIFO 메모리를 구비한 메모리 인터페이스와 비교하여 비교적 저가격으로 실시하는 것을 가능하게 한다.

Description

데이터 처리 장치 및 방법과 컴퓨터 프로그램 제품{ARRANGEMENT WITH A PLURALITY OF PROCESSORS HAVING AN INTERFACE FOR A COLLECTIVE MEMORY}
본 발명은 복수의 프로세서, 및 프로세서가 집합 메모리(collective memory)에 액세스할 수 있게 하는 메모리 인터페이스를 구비한 데이터 처리 장치에 관한 것이다. 본 발명은 예를 들어, MPEG 데이터 스트림을 디코드할 수 있는 집적 회로 장치에 적용될 수 있다.
특허 명세서 US5,072,420호는 복수의 주변장치 및 외부 장치가 DRAM 메모리(Dynamic Random Access Memory)를 액세스할 수 있게 하는 인터페이스를 개시한다. 이 인터페이스는 각각의 주변 장치 및 외부 장치에 대해 입력 및 출력 채널을 갖는다. 각각의 채널은 관련된 장치를 DRAM 메모리에 접속하는 FIFO 메모리(First In, First Out)를 포함한다.
본 발명의 목적은, 비교적 저가, 특히 집적 회로 형태로의 실시를 실현하는 것이다.
본 발명은 다음과 같은 사항들을 고려하고 있다. 메모리는 일반적으로 메모리 셀들, 및 메모리 셀들을 액세스하기 위한 부수적인 소자를 형성하는 소자를 구비한다. 메모리가 작을 때, 부수적인 소자는 비례적으로 커진다. 따라서, 비교적 작은 메모리가 저효율을 갖는다고 말한다. 예를 들어, 집적 회로의 일부를 구성하는 메모리를 생각해보자. 만일 메모리가 비교적 작으면, 단위 표면적 당 비교적 작은 기억 용량만을 갖는다. 다른 말로 표현해서, 메모리는 저장할 수 있는 데이터 량에 대해 비교적 큰 표면적을 점유한다.
종래 기술에서, DRAM 메모리와 주변 및 외부 장치 간의 인터페이스는 각각의 장치를 위한 FIFO 메모리를 구비한다. 이 인터페이스가 집적 회로의 형태로 실현된다고 가정할 때, FIFO 메모리는 비교적 큰 표면적을 점유한다. 더욱이, 각각의 FIFO 메모리는 예를 들어, 전원 레일(power rails)과 같은 특정 접속을 필요로 한다. 이는 접속의 라우팅을 복잡하게 한다. 따라서, 종래 기술의 인터페이스는 비교적 큰 면적을 점유하고, 비교적 구현하기가 힘들다.
본 발명에 따르면, 개요에 정의된 유형의 장치는,
서로 다른 프로세서에 속하는 데이터를 일시적으로 기억하기 위한 인터페이스 메모리; 및
서로 다른 프로세서의 각각에 대해 FIFO 메모리를 형성하는 방식으로 인터페이스 메모리를 제어하기 위한 제어 회로를 구비한다.
따라서, 실제로 인터페이스 메모리는 종래 기술에 사용된 바와 같은 개별적인 FIFO 메모리의 구성을 교체한다. 제어 회로는 개별적인 FIFO 메모리의 구성에 구비된 모든 부수적인 구성요소와 비교할 때 비교적 작을 수 있다. 결국 본 발명은 소정의 기억 용량이 종래 기술에서보다는 적은 수의 구성요소로 실현되는 것을 가능하게 한다. 특히, 본 발명은 메모리 인터페이스가 비교적 작은 표면적의 집적 회로 상에 구현되는 것을 가능하게 한다. 이 결과, 본 발명은 비교적 저가격으로 실시하는 것을 가능하게 한다.
본 발명을 실시하기에 바람직할 수 있는 본 발명 및 부수적인 특징을 도면을 참조하여 이하에 상세히 설명한다.
도 1은 본 발명에 따른 데이터 처리 장치를 도시하는 도면,
도 2는 도 1의 데이터 처리 장치의 메모리 인터페이스의 동작을 도시하는 도면,
도 3은 도 1의 데이터 처리 장치의 데이터 처리 유닛을 도시하는 도면,
도 4는 도 1의 데이터 처리 장치의 메모리 인터페이스를 도시하는 도면,
도 5는 유닛에의 판독 액세스를 도시하는 도면,
도 6a 및 도 6b는 집합 메모리에의 중재 액세스를 도시하는 도면,
도 7은 메모리 인터페이스의 액세스 인터페이스를 도시하는 도면,
도 8은 메모리 인터페이스의 버퍼 메모리 구성을 도시하는 도면,
도 9는 판독을 위한 버퍼 메모리 구성을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
SDRAM : 집합 메모리 INT : 메모리 인터페이스
B1,B2,B3 : 데이터 처리 유닛 BBR : 전용 판독 버스
BBW : 전용 기록 버스
다음은 참조부호에 관한 것이다. 유사한 구성요소는 모든 도면에서 동일한 참조번호를 달고 있다. 복수의 유사한 구성요소가 단일 도면으로 보일 수도 있다. 이 경우에 유사한 구성요소를 구별하기 위해 참조번호에 접미사가 붙여 있다. 번호 또는 접미사는 편의상 생략될 수 있다. 이는 발명의 상세한 설명 및 특허청구의 범위 모두에 적용된다.
도 1은 데이터 처리 장치를 도시한다. 이 구성은, 집합 메모리 SDRAM, 메모리 인터페이스 INT, 및 3개의 데이터 처리 유닛(B1,B2,B3)을 구비한다. 이들 데이터 처리 유닛들은 이하에 "유닛"으로 지칭할 것이다. 각각의 유닛 B는 전용 판독 버스 BBR 및 전용 기록 버스 BBW를 통해 메모리 인터페이스 INT에 접속되어 있다. 각각의 판독 버스 BBR와 각각의 전용 기록 버스 BBW는 소정의 유닛 B에 전용으로 사용된다. 메모리 인터페이스 INT는 집합 버스 BM을 거쳐 집합 메모리 SDRAM에 접속된다. 유닛 B, 전용 판독 및 기록 버스 BBR, BBW, 및 메모리 인터페이스 INT는 단일 집적 회로를 형성하는 반면에, 집합 메모리 SDRAM은 외부 장치이다.
데이터 처리 장치의 전체적인 동작은 다음과 같다. 요청 시 유닛 B는 집합 메모리 SDRAM에 저장된, 처리될 데이터를 수신한다. 상기 데이터를 처리한 후에, 유닛 B는 메모리 인터페이스 INT를 거쳐 처리된 데이터를 집합 메모리 SDRAM에 인가한다. 메모리 인터페이스 INT는 다양한 유닛 B에 의해 집합 메모리 SDRAM에의 액세스를 제어한다.
메모리 인터페이스 INT는 두 가지 기능을 가지고 있다. 먼저, 이는 집합 메모리 SDRAM에의 액세스 레벨에서 다양한 유닛 B 간의 중재를 수행한다. 단일 유닛 B는 한번에 판독 또는 기록을 위해 집합 메모리 SDRAM을 액세스할 수 있다. 이는, 유닛 B가 버스트 모드에서만 메모리를 액세스할 수 있다는 것을 의미한다. 두 번째, 판독의 경우에, 메모리 인터페이스 INT는 집합 메모리 SDRAM으로부터 나오고 소정의 유닛 B로 향하는 데이터 버스트를 실질적으로 일정한 데이터 스트림으로 변환한다. 따라서, 이 데이터 스트림은 각각의 전용 판독 버스 BBR을 거쳐 유닛 B에 전송된다. 기록의 경우에, 메모리 인터페이스 INT는 소정의 유닛 B에서 나오는 실질적으로 일정한 데이터 스트림을 집합 메모리 SDRAM에 기록될 데이터 버스트로 변환한다.
도 2는 메모리 인터페이스 INT의 동작을 도시하는 도면이다. T(BM)는 집합 메모리를 거쳐 집합 메모리 SDRAM과 메모리 인터페이스 INT 간의 데이터 전송을 나타낸다. T(BBR1), T(BBR2) 및 T(BBR3)는 각각의 전용 판독 버스 BBR1,BBR2 및 BBR3을 거친 메모리 인터페이스 INT와 유닛 B1,B2 및 B3 간의 데이터 전송을 나타낸다. T(BBW1), T(BBW2) 및 T(BBW3)는 각각의 전용 기록 버스 BBW1,BBW2 및 BBW3을 각각 거친 메모리 인터페이스 INT와 유닛 B1,B2 및 B3 간의 데이터 전송을 나타낸다.
데이터 전송 T(BM)는 데이터 버스트 DB로 구성된다. 각각의 데이터 버스트 DB는 기록 모드 또는 판독 모드중의 어느 한 모드에서 유닛 B에 의한 집합 메모리 SDRAM의 한 액세스 동작에 대응한다. DB 다음에 오는 괄호를 붙인 참조번호는 버스트에서의 데이터가 속하는 유닛 B를 지칭하고, 또한 액세스 종류: 기록(W) 또는 판독(R)을 가리킨다. 예를 들어, DB1(B1/R)은 B1에 의해 데이터 버스트 DB1이 판독 모드에서 집합 메모리 SDRAM에의 액세스에 관련되어 있다는 것을 가리킨다.
도 2는 메모리 인터페이스 INT가 집합 메모리에서 나오고 임의의 유닛 B에 속하는 데이터 버스트의 "유연화(smoothing)"을 수행한다. 이 도면은 또한, 역으로 메모리 인터페이스 INT가 집합 메모리 SDRAM에 데이터를 버스트(데이터 압축)로 기록하기 위해 유닛 B로부터 수신된 데이터의 시간 집중을 수행한다. 따라서, 비교적 낮은 속도로 전용 판독 버스 BBR와 전용 기록 버스 BBW를 거쳐 데이터의 전송이 실시된다. 결국, 이는 전용 판독 버스 BBR과 전용 기록 버스 BBW가 비교적 좁은 통과 대역, 결국 비교적 작은 폭을 갖는 것을 가능하게 한다. 이와 같은 점에서, 버스의 크기는 이 버스에 의해 전송된 데이터에 포함된 비트 수에 반드시 대응할 필요가 없다. 예를 들어, 16 비트 데이터는 4 비트 워드로 분할될 수 있다. 따라서, 상기 데이터는 4워드의 시퀀스의 형태로 4 비트 버스를 통해 전송될 수 있다.
도 3은 유닛 B를 도시한다. 유닛 B는 프로세서 P와 범용 어드레싱 회로 AGA를 구비한다. 프로세서 P는 논리적 요청 LRQ를 수행한다. 유닛 B가 비디오 데이터를 처리하되, 여기서 논리적 요청 LRQ는 예를 들어, 현재 이미지의 소정 라인의 픽셀에 대한 요청일 수 있다고 가정한다. 범용 어드레싱 회로 AGA는 이 논리적 요청 LRQ를 물리적 요청 PRQ로 변환한다. 물리적 요청 PRQ는, 요청된 데이터가 집합 메모리 SDRAM에 저장되어 있는 물리적 어드레스를 정의한다. 물리적 요청 PRQ는 다음과 같은 형태를 가질 수 있다: 시작 어드레스, 상기 시작 어드레스에서 시작하여 검색될 많은 어드레스, 및 만일 적용가능하다면, 데이트를 검색하는 동안 이용될 스킴. 이 스킴은 판독될 연속하는 어드레스의 수, 점프될 어드레스의 수, 및 "판독 및 점프" 순환의 수의 형태로 정의될 수 있다. AGA는, 변환 파라메타가 논리적 요청 LRQ를 물리적 요청 PRQ로 변환하는 것을 정의하도록 프로그램가능할 수 있다. 이는 집합 메모리 SDRAM으로의 데이터의 유연한 저장을 가능하게 한다.
도 4는 메모리 인터페이스 INT를 도시한다. 메모리 인터페이스 INT는 중재기 ARB, 액세스 인터페이스 SIF, 버퍼 메모리 구성 BUF, 및 어드레싱 및 마이크로-명령어 회로 AGB를 포함한다. 각각의 유닛 B에 대해 어드레싱 및 마이크로-명령어 회로 AGB가 존재한다.
전체적으로, 메모리 인터페이스 INT의 내부 동작은 다음과 같다. 각각의 어드레싱 및 마이크로-명령어 회로 AGB는 연관된 유닛 B로부터의 물리적 요청을 마이크로-명령어로 분할한다. 마이크로-명령어는 메모리 내의 소정의 행에의 액세스를 위한 요청을 나타낸다. 마이크로-명령어가 중재기 ARB에 전송되기 전에, 어드레싱 및 마이크로-명령어 회로 AGB는 버퍼 메모리 구성 BUF에 충분한 공간이 있는 지의 여부를 검증한다. 이를 위해, 먼저 이는 버퍼 메모리 구성 BUF에 마이크로-명령어를 인가한다. 만일 버퍼 메모리 구성 BUF가, 마이크로-명령어에 의해 정의된 데이터의 수를 기억하기 위한 공간이 있다고 확인하면, 어드레싱 및 마이크로-명령어 회로 AGB는 마이크로-명령어를 중재기 ARB에 전송한다. 중재기 ARB는 다양한 어드레싱 및 마이크로-명령어 회로 AGB로부터 마이크로-명령어를 수신하고, 액세스 인터페이스 SIF에 인가될 마이크로-명령어를 선택한다. 이 선택은, 이하에 설명하는 중재 스킴에 따라 이루어진다. 액세스 인터페이스 SIF는 그 수신 순서로 중재기 ARB로부터 수신된 마이크로-명령어를 처리한다. 따라서, 액세스 인터페이스 SIF는 집합 메모리 SDRAM에의 액세스를 제공하고, 액세스 동작은 처리되고 있는 마이크로-명령어에 의해 한정된다.
마이크로-명령어는 어드레스의 X 그룹이 액세스되게 하고, 각각의 그룹은 Y 어드레스를 구비하며, 어드레스의 그룹들은 Z 워드에 의해 상호 분리되며, 여기서 X, Y, Z는 정수이다. 따라서, 마이크로-명령어는 다음과 같은 정보를 포함한다.
- 액세스될 제1 어드레스;
- 어드레스의 그룹(Y-1) 내의 제1 어드레스를 따라 액세스될 어드레스의 수;
- 두개의 연속하는 어드레스 그룹(Z) 간에 점프할 어드레스의 수;
- 첫 번째 그룹(X-1) 이외에 액세스될 어드레스 그룹의 수;
판독 또는 기록의 액세스 종류
비트 레벨에서 마이크로-명령어의 예는 다음과 같다. 집합 메모리 SDRAM에 저장된 데이터는 32 비트 폭을 가지며, 집합 메모리 SDRAM은 최대 256 Mbits의 용량을 갖는다고 가정한다. 이는 어드레스가 23 비트로서 표현된다는 것을 의미한다. 또한 액세스 동작은 16 어드레스의 최대 크기에 국한된다고 가정한다. 이와 같은 제한은 지연에 비추어 바람직하다. 따라서, X-1 및 Y-1은 기껏해야 15이고, 결국 4 비트로 코드될 수 있다. 마지막으로, 행은 집합 메모리 SDRAM의 구성에 따라 최대 512 어드레스를 포함한다. 따라서, 점프할 어드레스의 수는 511을 초과할 수 없으며, 결국 이 숫자는 9 비트로 코드될 수 있다. 따라서, 마이크로-명령어는 23+2x4+1+1의 크기를 갖는다. 어드레스는 비트 40 내지 18로, 액세스 종류는 비트 17, 판독될 워드의 수(Y-1)는 비트 16 내지 13으로, 점프할 워드의 수는 비트 12 내지 4로, 그리고 워드 그룹(X-1)의 수는 비트 3 내지 0으로 코드화될 수 있다.
도 5는 소정의 유닛 B에 의한 판독 모드에서 집합 메모리 SDRAM에의 액세스의 처리를 도시한다. 수평 차원은 시간을 나타낸다. 도면의 수직 차원은 관련된 서로 다른 기능 소자를 나타낸다. 도면은 화살표를 포함한다. 이들 화살표는 인터페이스 메모리 SDRAM에의 액세스의 처리에서 다양한 단계 S를 나타낸다.
S1 = 관련된 유닛 B의 프로세서 P는 범용 어드레싱 회로 AGA에 논리적 요청 LRQ를 전송한다. 논리적 요청 LRQ는 데이터 서브-세트, 예를 들어, 처리될 데이터의 세트 내의 라인의 휘도 픽셀, 예를 들어 이미지를 명시한다.
S2 = 범용 어드레싱 회로 AGA는 논리적 요청 LRQ를 물리적 요청 PRQ로 변환한다.
S3 = 범용 어드레싱 회로 AGA는 물리적 요청 PRQ를 마이크로-명령어 어드레싱 회로 AGB로 제출한다.
S3 = 마이크로-명령어 어드레싱 회로 AGB는 물리적 요청 PRQ를 마이크로-명령어로 변환한다.
S5 = 마이크로-명령어 어드레싱 회로 AGB는 물리적 요청 PRQ로부터 유도된 마이크로-명령어의 첫 번째 명령어를 버퍼 메모리 구성 BUF로 전송한다.
S6 = 버퍼 메모리 구성 BUF는 마이크로-명령어에 의해 명시된 데이터의 수를 저장하기에 공간이 있는지의 여부를 검증한다.
S7 = 버퍼 메모리 구성 BUF는 공간이 있는 마이크로-명령어 어드레싱 회로 AGB에 확인응답을 송신한다.
S8 = 소저의 지연을 나타낸다.
S9 = 마이크로-명령어 어드레싱 회로 AGB는 마이크로-명령어를 중재기 ARB에 전송한다.
S10 = 중재기 ARB는 유닛(판독 및 기록 모드에서)에 의한 집합 메모리 SDRAM에의 임의의 액세스에 적용하는 중재 스킴에 따라, 집합 메모리 SDRAM에의 액세스를 위한 요청으로서 마이크로-명령어를 처리한다.
S11 = 중재기 ARB는 마이크로-명령어를 액세스 인터페이스 SIF에 전송한다.
S11a = 중재기 ARB는 마이크로-명령어가 액세스 인터페이스 SIF에 전송되었다는 확인응답을 버퍼 메모리 구성 BUF에 송신한다.
S12 = 마이크로-명령어가 액세스 인터페이스 SIF에 큐되고, 여기에서는 먼저 이전에 수신된 마이크로-명령어를 처리한다.
S13 = 액세스 인터페이스 SIF는 마이크로-명령어에 기초하여 집합 메모리 SDRAM에 대한 제어 신호를 발생한다. 이들 제어 신호는 마이크로-명령어에 의해 명시된 어드레스에 있는 데이터가 연속해서 판독되게 한다.
S14 = 집합 메모리 SDRAM으로부터 연속해서 판독된 데이터가 버퍼 메모리 구성 BUF에 전송된다.
S15 = 버퍼 메모리 구성 BUF는 일시적으로 데이터를 저장한다.
S16 = 버퍼 메모리 구성 BUF는 실질적으로 일정한 방식으로 프로세서 P에 데이터를 전송한다.
단계(S5-S15)는 단계(S1)에서 이루어진 논리적 요청 LRQ를 따라 각각의 마이크로-명령어에 대해 반복된다.
다음 단계가 도 5에 도시된다. 단계(S1)에서, 범용 어드레싱 회로 AGA는 프로세서 P에 확인응답 신호를 송신한다. 이 신호는, 논리적 요청 LRQ가 수신되었으며, 처리될 것이라는 것을 가리킨다. 확인응답 신호에 응답해서, 프로세서 P는 새로운 논리적 요청을 하고, 이를 추가적인 통지까지 보유한다. 마이크로-명령어 어드레싱 회로 AGB가 논리적 요청 LRQ에 응답해서 최종 마이크로-명령어를 전송하면, 논리적 요청 LRQ의 처리가 종료된다. 이 경우에, 마이크로-명령어 어드레싱 회로 AGA는, 논리적 요청 LRQ의 처리가 종료하였다는 것을 가리키는 확인응답 신호를 범용 어드레싱 회로 AGA에 송신한다. 이에 응답해서, 범용 어드레싱 회로 AGA는 단계(S1)에서 이루어진 논리적 요청 LRQ의 처리와 유사한 방식으로, 새로운 논리적 요청 LRQ의 처리를 시작한다. 다른 말로 표현하면, 이 처리는 반복된다.
도 6a 및 도 6b는 중재기 ARB에 대한 중재 스킴을 도시한다. 도 6a에서, 여덟 가지 상태(ST1-ST8)가 원으로서 도시되어 있다. 이들 상태 ST는 상호 번갈아 그리고 순환해서 발생한다. 각각의 상태 ST는 마이크로-명령어를 액세스 인터페이스 SIF에 송신할 가능성을 나타낸다. 따라서, 각각의 상태는 메모리를 액세스할 가능성을 나타낸다. 각각의 상태는 소정의 프로세서 P에 대응한다. 소정의 상태가 대응하는 프로세서 P는 상태를 나타내는 원에 명시되어 있다.
도 6b는 도 6a에 대응하는 중재 처리를 나타낸다. 이 프로세스는 복수의 단계(SA1-SA8)를 구비하고, 도 6a에서 각각의 상태 ST에 대해 수행된다. 단계(SA1)은 상태의 점프 후에 수행되는 첫 번째 단계이다. 단계(SA1)에서, 중재 ARB는 마이크로-명령어 어드레싱 회로 AGB에 의해 전송되며, 상태 S[i]가 대응하는 프로세서 P[j]로부터의 논리적 요청 LRQ를 따르는 마이크로-명령어가 계류 중인지를 검증한다. 만일 이와 같은 마이크로-명령어가 계류중이면, 단계 SA는 단계 SA2를 따른다. 단계 SA2에서, 중재기 ARB는 액세스 인터페이스 SIF에 관련된 마이크로-명령어를 송신한다. 이와 효과는, 소정의 지연 후에 집합 메모리 SDRAM이 마이크로-명령어에 의해 정의된 바에 따라 관련된 프로세서 P에 의해 액세스될 것이라는 것이다. 마이크로-명령어가 송신된 후에, 중재 점프는 다음 상태로 점프하는데, 이는 도 6b에 표현된 프로세스가 반복된다는 것을 의미한다.
그러나, 만일 단계(S1)에서, 중재기(ARB)가 상태 S[i]가 대응하는 프로세서 P에 연관된 어떠한 계류중인 마이크로-명령어도 존재하지 않는 것으로 검출하면, 단계(SA1) 다음에 단계(SA3)가 온다. 단계(SA3)에서, 중재기 ARB는 다른 마이크로-명령어가 대기하고 있는지를 검증한다. 만일 어떠한 다른 마이크로-명령어도 대기하고 있지 않으면, 중재기 ARB는 다음 상태로 점프하고, 도 6b에 도시한 프로세스가 반복된다. 만일 다른 마이크로-명령어가 대기하고 있으면, 중재기 ARB는 단계 (SA4)를 수행한다. 단계(SA4)에서 중재기 ARB는 우선 순위로 마이크로-명령어를 선택한다. 각각의 마이크로-명령어는 소정 레벨의 우선순위를 가지고 있다. 이 우선순위 레벨은 마이크로-명령어가 발원하는 프로세서 P에 의해 결정된다. 중재기 ARB는 가장 높은 우선순위를 갖는 마이크로-명령어를 선택하고, 이 마이크로-명령어는 액세스 인터페이스 SIF에 송신한다. 마이크로-명령어를 송신한 후에, ARB는 다음 단계로 점프하는데, 이는 도 6b에 도시한 프로세스가 반복된다는 것을 의미한다.
도 6a 및 도 6b와 관련하여, 각각의 상태가 프로세서 P에 대응할 필요가 없다는 것을 알아야 한다. 임의의 프로세서 P에 대응하지 않는 하나 이상의 상태를 유입할 수 있는데, 이는 자유 상태를 유입할 수 있다는 것을 의미한다. 자유 상태의 경우에, 중재기 ARB는 우선 순위에 기초하여서만 마이크로-명령어를 선택한다. 이와 같은 자유 상태는, 집합 메모리 SDRAM에의 액세스의 레벨에서 지연 시간 및 통과 대역 면에서 그 제한이 비교적 완만한 프로세서 P를 데이터 처리 장치가 포함하는 경우에 유용할 수 있다. 따라서, 이와 같은 것을 피하기 위해, 프로세서 P에는 소정의 충분한 액세스가 제공되지 않고, 충분한 상태가 유입될 수 있다. 프로세서 P는 집합 메모리 SDRAM을 액세스하기 위해 이들 자유 상태를 이용할 수 있다.
도 7은 액세스 인터페이스 SIF의 예를 도시한다. 액세스 인터페이스 SIF는 마이크로-명령어 버퍼 메모리 FIFO_MC, 열 발생기 CAGU, 명령어 발생기 CGU, 제어 신호 발생기 IF_SDRAM, 데이터 버퍼 메모리 IF_D를 구비한다.
액세스 인터페이스 SIF의 전체적인 동작은 다음과 같다. 마이크로 명령어 버퍼 메모리 FIFO_MC는 중재기 ARB로부터 마이크로-명령어를 수신한다. 이 메모리는 이들 마이크로-명령어를 일시적으로 저장하고, 이들을 그 도달 순서로 열 발생기 CAGU에 송신한다. 마이크로-명령어 버퍼 메모리 FIFO_MC가 풀(full)이고, 따라서 새로운 마이크로-명령어를 수신할 수 없는 경우에, 이는 이것을 중재기 ARB에 보고한다. 그의 "FIFO가 풀하다"는 것을 가리키는 액세스 인터페이스 SIF로부터의 이 신호의 결과로서, 중재기 ARB는, 마이크로-명령어 버퍼 메모리 FIFO_MC가 새로운 마이크로-명령어를 수신할 수 있다는 것을 보고하는 순간까지 현재 선택된 마이크로-명령어의 전송을 연기한다. 실제로, 액세스 인터페이스 SIF로부터의 "FIFO가 풀하다" 신호는 임의의 시간 동안 중재기 ARB를 "동결(freeze)"시킨다.
열 발생기 CAGU는, 선행하는 마이크로-명령어에 따른 메모리 액세스 동작이 수행되었을 때 마이크로-명령어 버퍼 메모리 FIGO_MC로부터 새로운 마이크로-명령어를 요청한다. 실제로, 명령어 발생기 CGU와 결합하여 열 발생기 CAGU는 마이크로-명령어를 일련의 어드레스로 변환한다. 집합 메모리 SDRAM의 어드레스는 집합 메모리 SDRAM의 뱅크의 수, 행의 수 및 열의 수에 의해 한정된다. 마이크로-명령어가 인터페이스 메모리 SRAM의 단일 행에 관련되고, 이는 단일 뱅크에서 액세스가 발생한다는 것을 의미한다고 이미 설명하였다. 따라서, 이는 열 발생기 CAGU가 마이크로-명령어에 따라 일련의 어드레스를 정의하기 위해 마이크로-명령어에 기초하여 일련의 열을 발생하기에 충분하다. 열 발생기 CAGU의 구현은, 예를 들어, 몇몇 카운터와 몇몇 논리 회로를 구비할 수 있다. 이와 같은 구현에서, 마이크로-명령어의 내용은 카운터를 프로그램하는 역할을 한다.
명령어 발생기 CGU는 집합 메모리 SDRAM의 다른 열 수를 연속해서 수신한다. 열 발생기 CAGU는 또한 마이크로-명령어 버퍼 메모리 FIFO_MC로부터 마이크로-명령어에 의해 정의된 어드레스의 행 수 및 뱅크 수를 수신한다. 이 정보는 열 발생기 CAGU가 집합 메모리 SDRAM에 액세스하기 위한 일련의 명령어를 정의할 수 있게 하는데, 여기서 각각의 명령어는 단일 어드레스를 정의한다. 더욱이, 명령어 발생기 CGU는, 마이크로-명령어에 의해 정의된 바대로 액세스 동작이 가능하도록, 집합 메모리 SDRAM을 올바른 상태로 설정하는데 필요한 명령어를 발생한다. 이들 명령어는 프리로딩과 활성화와 같은 집합 메모리 SDRAM에 대한 적당한 프로세스에 관련된다. 또한, 명령어 발생기 CGU는, 집합 메모리 SDRAM이 주기적인 간격으로 리프레쉬되며, 이들 리프레쉬 동작을 수행하는데 필요한 명령어를 발생하는 것을 보장한다.
제어 신호 발생기 IF_SDRAM은 명령어 발생기 CGU로부터 수신된 명령어에 기초하여 제어 신호를 발생한다. 예를 들어, 제어 신호 발생기 IF_SDRAM는 약어 RAS, CAS로서 지칭된 신호를 발생한다. 제어 신호 발생기 IF_SDRAM는 일련의 제어 신호에서 집합 메모리 IF_SDRAM에 대한 대기 시간이 관찰되는 것을 보장한다. 이들 대기 시간은 사용된 집합 메모리 SDRAM의 종류에 따라 변할 수 있다. 결국, 제어 신호 발생기 IF_SDRAM는 사용된 집합 메모리 SDRAM의 종류에 특정하다. 만일 다른 종류의 집합 메모리 SDRAM이 사용되면, 제어 신호 발생기 IF_SDRAM를 수정, 즉, 다시 프로그래밍하는 것이 충분하다. 원칙적으로, 액세스 인터페이스의 다른 소자는 어떠한 수정도 필요하지 않다.
데이터 버퍼 메모리 IF_D는 판독의 경우에는 집합 메모리 SDRAM에서 도 4에 도시한 버퍼 메모리로 데이터를 전송하는 역할을 하고, 기록의 경우에는 버퍼 메모리 BUF에서 집합 메모리 SDRAM으로 데이터를 전송하는 역할을 한다. 이를 위해, 데이터 버퍼 메모리 IF_D는 집합 메모리 SDRAM(판독)에 의해 공급되거나 또는 집합 메모리 SDRAM(기록)에 인가된 데이터를 동기화시킨다. 더욱이, 데이터 버퍼 메모리 IF_D는 단위 깊이를 갖는 FIFO를 형성한다. 이는 만일 소정의 클럭 펄스가 데이터가 집합 메모리 SDRAM로부터 판독되게 하면, 이 데이터는 다음 클럭 펄스에서 버퍼 메모리 구성 BUF로 전송될 것이라는 것을 의미한다. 기록의 경우에 이는 그 반대이다.
도 8은 도 4에 도시한 메모리 인터페이스 INT의 일부를 형성하는 버퍼 메모리 구성 BUF의 예를 도시한다. 버퍼 메모리 구성 BUF은 기록 버퍼 메모리 구성 BUFW 및 확인응답 신호를 위한 버퍼 메모리 FIFO_ACK는 물론, 판독 버퍼 메모리 구성 BURF를 구비한다. 판독 버퍼 메모리 구성 BURF 및 기록 버퍼 메모리 구성 BUFW는 도 1에 도시한 바와 같이 액세스 인터페이스 SIF 및 집합 버스 BM을 거쳐 집합 메모리 BURF에 접속되어 있다. 판독 버퍼 메모리 구성 BURF는 각각 전용 판독 버스 BBR1,BBR2 및 BBR3을 거쳐 유닛 B1,B2 및 B3에 접속되어 있다. 기록 버퍼 메모리 구성 BUFW는 각각 전용 기록 버스 BBW1,BBW2, 및 BBW3을 거쳐 유닛 B1,B2 및 B3에 접속되어 있다. 확인응답 신호 버퍼 메모리 FIFO_ACK는 중재기 ARB에 접속되어 있다.
버퍼 메모리 구성 BUF의 전체적인 동작은 다음과 같다: 판독 버퍼 메모리 구성 BUFR가 집합 메모리 SDRAM으로부터 수신된 데이터를 일시적으로 저장하는 한편, 기록 버퍼 메모리 구성 BUFW는 집합 메모리 SDRAM에 기록되고, 다른 유닛 B로부터 수신될 데이터를 저장한다. 확인응답 신호 버퍼 메모리 FIFO_ACK는 중재기 ARB에서 나오는 확인응답 신호를 수신한다. 이와 같은 신호는, 중재기 ARB가 액세스 인터페이스 SIF에 마이크로-명령어를 인가하였다는 것을 가리킨다.
확인응답 신호 버퍼 메모리 FIFO_ACK는 도 7에 도시한 액세스 인터페이스 SIF의 마이크로-명령어 버퍼 메모리 FIFO_MC와 동일한 깊이를 갖는다. 결국, 마이크로-명령어가 마이크로-명령어 버퍼 메모리 FIFO_MC를 떠날 때, 그 결과로서 마이크로-명령어에 따른 메모리 액세스가 실시되고, 이 마이크로-명령어에 대응하는 확인응답 신호는 확인응답 버퍼 메모리 FIFO_ACK를 떠난다. 첫 번째 말한 경우에, 판독 버퍼 메모리 구성 BUFR은 집합 메모리 SDRAM으로부터 데이터를 수신하도록 활성화되는 한편, 두 번째 말한 경우에서는 기록 버퍼 메모리 구성 BUFW는 집합 메모리 SDRAM에 데이터를 송신하도록 활성화된다. 확인응답 신호 버퍼 메모리 FIFO_ACK에 의해 공급된 확인응답 신호는 또한, 마이크로-명령어에 의해 정의된 바대로 액세스 동작에 관련된 데이터의 수를 가리킨다. 이 표시는 판독 또는 기록의 경우 각각에 "데이터를 어디에 기록하거나 또는 어디에서 데이터를 훼치할 지"의 내부 관리를 위해 버퍼 메모리 구성 BUF에 의해 사용된다.
도 9는 판독 버퍼 메모리 구성 BUFR의 예를 도시한다. 판독 버퍼 메모리 구성 BUFR은 입력 버퍼 메모리 IB, 인터페이스 메모리 SRAM, 복수의 출력 버퍼 메모리 OB를 구비한 구성, 제어 회로 OB의 구성, 및 인터페이스 메모리 액세스 중재기 ARBBR을 구비한다. 입력 버퍼 메모리 IB는 도 4에 이미 도시한 액세스 인터페이스 SIF를 거쳐 집합 메모리 SDRAM에 접속된다. 출력 버퍼 메모리 OB1,OB2 및 OB3은 도도 2 및 3에 도시한 마지막으로 설명한 구성요소인, 전용 판독 버스 BBR1,BBR2,BBR3을 거쳐 프로세서 P1,P2,P3에 접속된다. 제어 회로 CON1,CON2,CON3는 액세스 인터페이스 SIF는 물론, 마이크로-명령어 어드레싱 회로 ABG1, 마이크로-명령어 어드레싱 회로 AGB2 및 마이크로-명령어 어드레싱 회로 AGB3에 각각 접속된다.
판독 버퍼 메모리 구성 BURF는 다음과 같이 동작한다. 집합 메모리 SDRAM으로부터 수신된 데이터는 N 비트의 폭 - 여기서 N은 정수임- 을 갖고, 회수 F로서 도달한다. 인터페이스 메모리 SRAM은 2N 비트의 폭을 갖는데, 이는 어드레스가 2N를 포함하고, 회수 F로 동작한다는 것을 의미한다. 입력 버퍼 메모리 IB는 집합 메모리 SDRAM에서 나오는 두개의 연속하는 데이터의 쌍을 형성하고, 이들 쌍을 인터페이스 메모리 SRAM에 로드한다. 한 쌍을 형성하는데 두 클럭 사이클이 걸린다. 집합 메모리 SDRAM으로부터 수신된 모든 연속하는 데이터가 쌍으로 될 수 있다고 가정할 때, 인터페이스 메모리 SRAM에의 기록 액세스가 매 두 클럭 사이클마다 시행될 것이다. 단일 어드레스에의 액세스는 단지 한 클럭 사이클을 필요로 한다. 따라서, 두개의 기록 액세스 동작 간에는, 집합 메모리 SDRAM에서 유닛 B로 판독된 데이터를 전송하기 위해서는 판독을 위한 인터페이스 메모리 SRAM을 액세스하는데 이용가능하다. 따라서, 원칙적으로, 인터페이스 메모리 SRAM에의 기록 액세스 및 판독 액세스는 번갈아 실시될 수 있다. 인터페이스 메모리 SRAM에의 액세스를 이하에 상세히 설명한다.
인터페이스 메모리 SRAM은 실제로, 세 개의 영역 Z1,Z2,Z3으로 분할되어 있다. 이들 영역 Z1,Z2,Z3은 각각 프로세서 P1.P2,P3으로 향하는 데이터를 포함한다. 집합 메모리 SDRAM으로부터의 데이터는 현재의 마이크로-명령어가 발원하는 프로세서 P에 따라, 입력 버퍼 메모리 IB를 거쳐 영역 Z1,Z2,Z3에 기록된다. 영역 Z1,Z2,Z3에 존재하는 데이터는 실질적으로 고정된 스킴에 따라 그리고 실질적으로 일정한 형식으로 각각 출력 버퍼 메모리 OB1,OB2,OB3에 전송된다. 실제로 출력 버퍼 메모리 OB는 데이터를 복수의 부분으로 분할하고, 관련된 데이터를 부분별로 각각의 프로세서 P에 인가한다. 예를 들어, 출력 버퍼 메모리 OB는 16 비트 데이터를 4 비트 부분으로 분할할 수 있다. 따라서, 16 비트 버스를 필요로 하는 단일 클럭 사이클로 데이터를 전송하는 대신에, 이 데이터는 단지 4 비트 버스를 필요로 하는 4 클럭 사이클로 부분마다 전송한다.
제어 회로 CON1,CON2,CON3은 각각 영역 Z1,Z2,Z3을 제어한다. 이를 위해, 각각의 제어 회로 CON은 파라메타 그룹을 제어한다. 이들 파라메타는 기록 포인터, 판독 포인터 및 영역 점유 값을 갖는다. 기록 포인터는 집합 메모리 SDRAM으로부터의 데이터가 기록되는 어드레스를 정의한다. 판독 포인터는 관련된 출력 버퍼 메모리 OB에 전송될 데이터의 어드레스를 정의한다. 점유 값은 집합 메모리 SDRAM으로부터 수신된 데이터를 저장하는데 이용가능한 어드레스의 수를 가리킨다. 제어 회로 CON1,CON2,CON3은 또한 출력 버퍼 메모리 OB1,OB2,OB3을 각각 제어한다. 이를 위해, 각각의 제어 회로 CON은 대응하는 OB의 점유 상태를 나타내는 파라메타를 제어한다.
지금부터 제어 회로 CON에 의해 수행되는 제어 프로세서를, 집합 메모리 SDRAM는 도 5에서 설명한 바와 같이 액세스된다고 가정하고 설명한다. 단계(S5)에서, 마이크로-명령어 어드레싱 회로 AGB는 마이크로-명령어를 버퍼 메모리 구성 BUF에 전송한다. 이 마이크로-명령어는 마이크로-명령어가 기원하는 프로세서 P에 대응하는 제어 회로 CON에 의해 처리된다. 제어 회로 CON는 마이크로-명령어에 의해 정의된 데이터의 수를 점유 값과 비교한다. 따라서, 제어 회로 CON는 소정의 데이터를 기억하기 위해 관련된 영역 Z에 충분한 공간이 있는지의 여부를 검증한다. 만일 충분한 공간이 존재하면, 제어 회로 CON는 마이크로-명령어 어드레싱 회로 AGB에 이를 보고하고, 또한 점유 파라메타를 갱신한다. 이는, 수행되어야 하면서 관련된 영역에 이미 데이터가 기억되어 있는 것으로 간주한다는 것을 의미한다. 따라서, 점유 파라메타의 갱신은 관련된 영역 내에 보유된 것으로 간주될 수 있다.
지금부터, 도 5에 도시한 바와 같이, 단계(S12) 동안 발생한 것을 설명한다. 단계(S12)는 관련된 마이크로-명령어에 따라 집합 메모리 SDRAM의 판독(read-out)을 나타낸다. 액세스 인터페이스 SIF가 마이크로-명령어를 처리하기 시작하고, 따라서 판독을 시작하는 순간에, 관련된 마이크로-명령어에 연관된 확인응답 신호가 도 7에 도시한 확인응답 신호 버퍼 메모리 FIFO_ACK를 떠나는 것은 이미 설명하였다. 이 확인응답 신호는, 액세스가 기록 연산이고, 따라서 이 신호가 마이크로-명령어가 나오는 프로세서 P를 명시한다는 것을 가리킨다. 따라서, 이 프로세서 P에 대응하는 제어 회로 CON는 데이터가 집합 메모리 SDRAM의 어디에 기억되어야 하는 지의 어드레스를 공급하여야 한다는 것을 안다. 또한, 제어 회로 CON는, 확인응답 신호의 일부를 형성하는 마이크로-명령어에 따라 액세스 동작에 관련된 데이터의 수의 표시를 수신한다.
집합 메모리 SDRAM로부터의 데이터 쌍이 관련된 영역 Z에 기록될 때마다, 제어 회로 CON는 기록 포인터를 증가시킨다. 더욱이, 이는 점유 값을 갱신한다. 제어 회로 CON는, 마이크로-명령어에 의해 정의된 바와 같이 집합 메모리 SDRAM에의 판독 액세스가 완료될 때까지 이를 계속 수행한다. 제어 회로 CON는 액세스 동작에 관련된 데이터의 수의 도움으로 액세스 동작의 끝을 검출하되, 상기 데이터의 수는 확인응답 신호에 의해 그리고 인터페이스 메모리 SRAM에 기록된 데이터를 카운트함으로써 표시된다.
소정의 영역 Z로부터 데이터 쌍의 각각의 판독 후에, 이 영역을 제어하는 제어 회로 CON는 판독 포인터를 증가시킨다. 또한, 이는 점유 값을 갱신한다.
인터페이스 메모리 액세스 중재기 ARBBR는 인터페이스 메모리 SRAM에의 액세스를 제어한다. 다음과 같은 서로 다른 종류의 액세스가 존재한다:(1) 데이터를 집합 메모리 SDRAM에서 인터페이스 메모리 SRAM에 기록하기 위해 액세스 인터페이스 SIF에 의한 액세스, (2) 출력 버퍼 메모리 OB1에 의한 액세스 동작, (3) 출력 버퍼 메모리 ON3에 의한 액세스 동작, 및 (4) 출력 버퍼 메모리 OB3에 의한 액세스 동작. 상기 마지막 세 가지 액세스 동작은 인터페이스 메모리 SRAM에 포함된 데이터를 각각 프로세서 P1, P2, P3에 전송하는 역할을 한다.
인터페이스 메모리 SRAM에의 임의의 액세스는, 인터페이스 메모리 액세스 중재기 ARBBR에 제출된 요청에 응답해서 실시된다. 현재의 요청으로부터, 인터페이스 메모리 액세스 중재기 ARBBR는 가장 높은 우선순위를 갖는 요청을 선택한다. 기록 액세스(액세스 인터페이스 SIF를 거친 액세스)가 가장 높은 우선순위를 갖는다. 데이터의 쌍들이 기록되는 이와 같은 사실로서, 상기 설명한 바와 같이, 이와 같은 요청은 일반적으로 단지 매 두 클럭 사이클만을 점유한다. 기록 동작은 단지 한 클럭 사이클만을 필요로 한다. 결국, 다양한 프로세서 P에 데이터를 전송하기 위해, 판독 모드에서 인터페이스 메모리 SRAM을 액세스할 충분한 기회가 있을 것이다.
소정의 출력 버퍼 메모리 OB에 의한 판독 액세스 요청은, 출력 버퍼 메모리 OB와 유닛 B 간의 전용 판독 버스 BBR의 크기에 따라 이루어진다. 예를 들어, 버스의 크기는 N/2이라고 가정한다. 이는, N/2 비트 부분이 출력 버퍼 메모리 OB에서 유닛 B로 매 클럭 사이클로 전송될 수 있다는 것을 의미한다. 따라서, 한 데이터 쌍을 유닛 B로 송신하기 위해서는 4 클럭 사이클이 필요하다. 한 데이터 쌍의 전송은, 판독 모드에서 인터페이스 메모리 SRAM에의 액세스를 위한 요청을 포함한다. 따라서, 본 실시예에서, OB는 매 4 클럭 사이클로 액세스 요청을 제출할 것이다. 이 예는, 유닛 B에 대한 버스의 크기가 다양한 출력 버퍼 메모리 OB의 액세스 요청 회수를 가리킨다는 것을 의미한다. 만일 전용 판독 버스 BBR의 크기가 N/4 비트이면, 매 8 클럭 사이클마다 액세스 요청이 존재할 것이다.
다음 설명은, 인터페이스 메모리 SRAM에의 액세스를 위한 중재의 예에 관한 것이다. 전용 판독 버스 BBR1의 크기는 N/2 비트이고, 전용 판독 버스 BBR2의 크기와 전용 판독 버스 BBR3의 크기는 N/4 비트라고 가정한다. 액세스 인터페이스 SIF의 액세스 동작은 우선순위에서 가장 높은 우선순위를 가지며, 다음에 출력 버퍼 메모리 OB1, OB2, OB3의 액세스 동작이 우선순위를 갖는다.
마지막으로, 모든 종류의 액세스(SIF, OB1,OB2,OB3)에 대한 요청이 첫 클럭 사이클에서 동시에 제출된다고 가정한다.
사이클 1 : 모든 요청이 동시에 이루어진다:
계류중인 요청 : 액세스 인터페이스 SIF, 출력 버퍼 메모리 OB1,OB2 및 OB3
사이클 2 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB1,OB2 및 OB3은 그 요청을 유지한다;
계류중인 요청 ; 출력 버퍼 메모리 OB1,OB2 및 OB3; SIF
사이클 3 : 두 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB1이 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF, 출력 버퍼 메모리 OB2 및 OB3;
사이클 4 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB2 및 OB3은 그 요청을 유지한다;
계류중인 요청 ; 출력 버퍼 메모리 OB2 및 OB3;
사이클 5 : 세 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB2가 주도권을 가지며, 그 요청을 포기한다; 액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF 및 출력 버퍼 메모리 OB2 및 OB3;
사이클 6 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB1은 버퍼 용량을 벗어나 실행하며, 다시 요청을 제출한다;
계류중인 요청 ; 액세스 인터페이스 SIF, 출력 버퍼 메모리 OB1 및 OB3;
사이클 7 : 두 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB1이 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF, 출력 버퍼 메모리 OB3;
사이클 8 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB3은 그 요청을 유지한다;
계류중인 요청 ; 출력 버퍼 메모리 OB3;
사이클 9 : 네 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB3이 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF;
사이클 10 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB1은 버퍼 용량을 벗어나 실행하며, 다시 요청을 제출한다;
계류중인 요청 ; 출력 버퍼 메모리 OB1;
사이클 11 : 두 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB1이 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF
사이클 12 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB2는 버퍼 용량을 벗어나 실행하며 다시 요청을 제출한다;
계류중인 요청 ; 출력 버퍼 메모리 OB2;
사이클 13 : 세 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB2가 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF;
사이클 14 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB1은 버퍼 용량을 벗어나 실행하며, 다시 요청을 제출한다;
계류중인 요청 ; 출력 버퍼 메모리 OB1;
사이클 15 : 두 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB1이 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF;
사이클 16 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB3은 버퍼 용량을 벗어나 실행하며 다시 요청을 제출한다;
계류중인 요청 ; 출력 버퍼 메모리 OB3;
사이클 17 : 네 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB3이 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF;
사이클 18 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB1은 버퍼 용량을 벗어나 실행하며, 다시 요청을 제출한다;
계류중인 요청 ; 출력 버퍼 메모리 OB1;
사이클 19 : 두 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB1이 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF;
사이클 20 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다;
출력 버퍼 메모리 OB2 는 버퍼 용량을 벗어나 실행하며, 다시 요청을 제출한다.
계류중인 요청 ; 출력 버퍼 메모리 OB2;
사이클 21 : 세 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB2가 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF;
사이클 22 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다;
출력 버퍼 메모리 OB1은 버퍼 용량을 벗어나 실행하며, 다시 요청을 제출한다;
계류중인 요청 ; 출력 버퍼 메모리 OB1;
사이클 23 : 두 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB1이 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF;
사이클 24 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다;
출력 버퍼 메모리 OB3은 버퍼 용량을 벗어나 실행하며, 다시 요청을 제출한다;
계류중인 요청 ; 출력 버퍼 메모리 OB3;
사이클 25 : 네 번째 높은 우선순위를 갖는 출력 버퍼 메모리 OB3이 주도권을 가지며, 그 요청을 포기한다;
액세스 인터페이스 SIF가 새로운 요청을 제출한다;
계류중인 요청 : 액세스 인터페이스 SIF;
사이클 26 : 가장 높은 우선순위를 갖는 액세스 인터페이스 SIF가 주도권을 가지며 그 요청을 포기한다; 출력 버퍼 메모리 OB1은 버퍼 용량을 벗어나 실행하며, 다시 요청을 제출한다;
계류중인 요청 ; 출력 버퍼 메모리 OB1;
등.
상술한 액세스 동작은 8 사이클의 주기성을 갖는다. 이는 중재를 통해, 8가지 상태를 갖는 사이클 머신에 의해 실시된다. 이는 본 실시예에서 유닛 B가 그들의 데이터를 주기적으로 처리한다고 가정한다는 사실로 인한다.
더욱이 액세스 인터페이스 SIF에 의한 액세스 요청이 매 두 클럭 사이클마다 한번 주기적으로 제출된다고 가정한다. 실제로, 이들 가정은 반드시 정확할 필요는 없다. 이와 같은 이유로, 중재기의 도움으로 그리고 사이클 머신의 도움보다는 우선순위 순서로 인터페이스 메모리 SRAM에의 액세스를 제어하는 것이 바람직하다. 중재기는 인터페이스 메모리 SRAM에의 액세스에 관련하여 어느 정도의 유연성을 허용하고, 결국 이는 데이터 전송에 이용가능한 대역폭의 보다 나은 이용을 가능하게 한다.
다음은, 인터페이스 메모리 SRAM(=액세스 인터페이스 SIF에 의한 액세스)에의 단지 한번의 기록 액세스가 존재하는 것에 따른 규칙의 예외의 예이다. 이 예외는 데이터의 홀수를 포함하는 마이크로-명령어에 응답해서, 집합 메모리 SDRAM에 액세스하는 경우에, 발생한다. 마지막 데이터 항목을 제외한 이 액세스에 관련된 모든 데이터는, 파트너를 가지며, 따라서 인터페이스 메모리 SRAM에 기록될 쌍을 형성한다. 마지막 데이터 항목은 혼자이다. 이 데이터 항목이 다른 액세스 동작의 첫 번째 데이터 항목이고, 따라서 다른 프로세서로 향하기 때문에, 쌍을 형성하기 위해서는 다음 데이터 항목을 사용하는 것이 가능하지 않다. 결국, 다른 액세스 동작의 이 첫 번째 데이터 항목은 인터페이스 메모리 SRAM에 기억되어야 한다. 따라서, 데이터 항목의 홀수를 포함하는 액세스의 최종 데이터 항목의 입력 버퍼 메모리 IB에 도달시에, 액세스 동작에서 구비된 최종 데이터 쌍에 대한 기록 동작을 따르는 클럭 사이클에서의 파트너없이 상기 데이터가 인터페이스 메모리 SRAM에 로드된다. 결국, 한 클럭 사이클의 위반없이 연속해서 두개의 기록 액세스 동작이 존재할 것이고, 이는 그렇지 않으면 두 기록 액세스 동작 간에 판독 액세스 동작을 가능하게 할 것이다.
도 5 및 9는 판독 모드에서 메모리 인터페이스 INT의 동작에 관한 것이다. 기록 모드에서의 동작은 실질적으로 대칭이다. 이는, 기록 버퍼 메모리 구성 BUFW가 상술한 판독 버퍼 메모리 구성 BUFR와 유사하다는 것을 의미한다. 따라서, 기록 버퍼 메모리 구성 BUFW는 각각의 영역이 서로 다른 유닛 B에 연관된 영역들로 분할된 인터페이스 메모리를 구비한다. 유닛 B는, 데이터가 어디에 기억되어야 하는 지를 가리키는 마이크로-명령어 이전 또는 이후에, 집합 메모리에 기록될 데이터를 공급할 수 있다. 실제로, 영역은 영역이 대응하는 유닛 B가 집합 메모리에 기억될 데이터를 공급하자마자 즉시 채워질 것이다. 상기 충진(filling)은 예를 들어, 영역이 데이터로서 완전히 채워질 때까지 계속할 수 있다. 이 경우에, 메모리 인터페이스 INT는 관련된 유닛 B에, 새로운 데이터를 기억하기 위한 더 이상의 공간이 없다는 것을 가리킬 것이다. 이는 관련된 영역에서 공간이 이용가능하게 될 때까지 유닛 B가 새로운 데이터를 공급하지 못하게 할 것이다. 영역 Z에서 집합 메모리로의 데이터의 전송으로, 공간이 이용가능하게 하는 된다. 이와 같은 데이터 전송은 중재기 ARB에 의해 마이크로-명령어가 수신되고 액세스 인터페이스 SIF에 의해 처리되자마자 발생할 수 있다. 이와 유사하게, 관련된 유닛 B가 데이터를 공급하기 전에 마이크로-명령어가 발생되는 것이 가능하다. 어느 경우에든, 기록 버퍼 메모리 구성 BUFW가 관련된 영역의 적정한 충진 레벨을 가리키지 않는 한 어떠한 마이크로-명령어도 중재기 ARB에 인가되지 않을 것이다.
도 1-9를 참조한 상술한 데이터 처리 장치는, "발명의 요약"이라는 제목의 부분에서 설명한 바와 같이 본 발명의 실시예이다. 도 1에 도시한 데이터 처리 장치는, 세 개의 데이터 처리 유닛 B, 및 상기 데이터 처리 유닛 B가 집합 메모리 SDRAM을 액세스할 수 있게 하는 메모리 인터페이스 INT를 구비한다. 메모리 인터페이스 INT는 모두 도 9에 도시된 인터페이스 메모리 SRAM, 및 제어 회로 CON을 구비한다. 인터페이스 메모리 SRAM은 서로 다른 데이터 처리 유닛 B에 속하는 데이터를 일시적으로 저장한다. 제어 회로 CON는, 각각의 서로 다른 데이터 처리 유닛 B를 위한 FIFO를 형성하는 방식으로 인터페이스 메모리 SRAM을 제어한다.
상기 도면 및 그 설명은 단지 예시적인 것이며 본 발명을 제한하지 않는다. 첨부하는 특허청구범위의 범위에 포괄하는 다양한 대체 예가 가능하다. 이와 같은 점에서, 다음과 같이 결론을 맺는다.
본 발명에 따른 데이터 처리 장치를 실시하는 다양한 방법들이 존재한다. 도 1에 도시한 데이터 처리 장치는 세 개의 프로세서를 구비한다. 다른 실시예는 그 이상 및 그 이하의 프로세서를 구비할 수 있다. 더욱이, 각각의 프로세서의 데이터가 단일 인터페이스 메모리에 저장될 필요는 없다. 예를 들어, 데이터 처리 장치가 6개의 프로세스를 구비한다고 가정한다. 이와 같은 실시는 두개의 인터페이스 메모리: 세 개의 프로세서에 속하는 데이터를 일시적으로 기억하기 위한 하나의 인터페이스 메모리, 및 다른 세 개의 프로세서에 속하는 데이터를 일시적으로 기억하기 위한 다른 인터페이스 메모리를 구비할 수 있다.
하드웨어 또는 소프트웨어 또는 이들 모두의 항목에 의해 실시하는 다양한 방법들이 존재한다. 이 점에서, 도면을 극히 예시적인 것이며, 각각의 도면은, 본 발명의 단지 하나의 가능한 실시예만을 나타낸다. 따라서, 비록 도면들이 서로 다른 블럭으로 서로 다른 기능을 도시하지만, 이는 결코 하드웨어 또는 소프트웨어의 단일 항목이 몇몇 기능을 수행한다는 것을 제외하지 않는다. 이는 하드웨어 또는 소프트웨어 또는 이들 모두의 조립이 기능을 수행하는 것을 제외하지 않는다.
예를 들어, 도 4는 집합 메모리에의 액세스를 제어하고, 메모리 인터페이스에 포함된 메모리 회로를 제어하는 다양한 블럭들을 구비한 메모리 인터페이스를 도시한다. 이론상, 적합한 프로그램된 컴퓨터 회로에 의해 이들 블럭들을 실시하는 것이 가능하다. 프로그램 메모리에 로드된 일단의 명령들은 컴퓨터 회로가 조 1-9를 참조하여 설명한 다양한 제어 동작을 실행하게 한다. 일단의 명령어는 예를 들어, 일단의 명령어를 포함하는 디스크와 같은 캐리어를 판독함으로써 프로그램 메모리에 로드될 수 있다. 캐리어의 판독은, 예를 들어 인터넷과 같은 통신 네트워크를 통해 실행될 수 있다. 즉, 서비스 제공자는 통신 네트워크를 거쳐 이용가능한 일단의 명령어를 구성할 수 있다.
특허청구범위에 있는 참조번호는 청구범위를 제한하는 것으로 해석되어서는 안 된다. "구비하는(comprising)"이라는 단어는 특허청구범위에 열거된 구성요소 또는 단계보다는 이들의 존재를 배제하지 않는다. 구성요소 또는 단계에 선행하는 "a" 또는 "an"이라는 단어는 이와 같은 복수의 구성요소 또는 단계의 존재를 배제하지 않는다.
본 발명에 따르면, 소정의 기억 용량이 종래 기술에서보다는 적은 수의 구성요소로 실현되는 것을 가능하게 한다. 따라서, 본 발명은 메모리 인터페이스가 비교적 작은 표면적의 집적 회로 상에 구현되는 것을 가능하여, 비교적 저가격으로 실시하는 것을 가능하게 하는 효과가 있다.

Claims (3)

  1. 복수의 프로세서, 및 상기 프로세서가 집합 메모리(collective memory)에 액세스할 수 있게 하는 메모리 인터페이스를 구비한 데이터 처리 장치에 있어서,
    서로 다른 프로세서에 속하는 데이터를 일시적으로 기억하기 위한 인터페이스 메모리; 및
    상기 서로 다른 프로세서의 각각에 대해 FIFO를 형성하는 방식으로 상기 인터페이스 메모리를 제어하기 위한 제어 회로
    를 구비하는 데이터 처리 장치.
  2. 복수의 프로세서 및 집합 메모리에 의한 데이터 처리 방법에 있어서,
    상기 복수의 프로세서와 상기 집합 메모리 간의 데이터 통신이,
    인터페이스 메모리에 서로 다른 프로세서에 속하는 데이터를 일시적으로 기억하는 단계; 및
    상기 서로 다른 프로세서의 각각에 대해 FIFO를 형성하는 방식으로 상기 인터페이스 메모리를 제어하는 단계
    에 의해 실행되는 데이터 처리 방법.
  3. 복수의 프로세서, 및 상기 프로세서가 집합 메모리(collective memory)에 액세스할 수 있게 하는 메모리 인터페이스를 구비한 데이터 처리 장치를 위한 컴퓨터 프로그램 제품에 있어서,
    상기 컴퓨터 프로그램 제품은, 상기 데이터 처리 장치에 로드될 때, 상기 메모리 인터페이스가,
    인터페이스 메모리에 서로 다른 프로세서에 속하는 데이터를 일시적으로 기억하는 단계; 및
    상기 서로 다른 프로세서의 각각에 대해 FIFO를 형성하는 방식으로 상기 인터페이스 메모리를 제어하는 단계
    를 실행하게 하는 일단의 명령어를 구비하는 컴퓨터 프로그램 제품.
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