JP2001125826A - 集合メモリ用のインタフェースを有する複数のプロセッサを備える装置 - Google Patents

Abstract

(57)【要約】 【課題】 比較的低コストで、集積回路の形で実現を可
能にすることである。 【解決手段】 データ処理装置が複数のプロセッサと、
プロセッサが集合メモリをアクセスできるように仲介す
るメモリ・インタフェースとを備えている。メモリ・イ
ンタフェースは、種々のプロセッサに属するデータを一
時的に保持するためのインタフェース・メモリ（ＳＲＡ
Ｍ）を有する。メモリ・インタフェースは、種々のプロ
セッサのおのおののためにＦＩＦＯメモリを構成するよ
うにしてインタフェース・メモリを制御する制御回路も
有する。これによって、各プロセッサに対して別々のＦ
ＩＦＯメモリを有するメモリ・インタフェースと比較し
て比較的低コストでの実施が実現可能にされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
と、これらのプロセッサが集合メモリをアクセスできる
ように仲介するメモリ・インタフェースとを、備えるデ
ータ処理装置に関するものである。本発明は、たとえ
ば、ＭＰＥＧデータストリームを復号（decode）できる
集積回路で応用できる。

【０００２】

【従来の技術】米国特許第５，０７２，４２０号明細書
は、複数の周辺装置および複数の外部装置がＤＲＡＭメ
モリ（ダイナミック・ランダム・アクセス・メモリ）を
アクセスできるように仲介するインタフェースを記述し
ている。そのインタフェースは、各周辺装置および各外
部装置のための入力チャネルおよび出力チャネルを有す
る。各チャネルは、関連する装置をＤＲＡＭメモリに接
続するＦＩＦＯメモリ（先入れ、先出し）を含む。

【０００３】

【発明が解決しようとする課題】本発明の目的は比較的
低いコストで実現可能にすること、とくに集積回路で実
現可能にすることである。

【０００４】

【課題を解決するための手段】本発明は次の面を考慮に
入れる。メモリは、メモリセルを構成するエレメント
と、メモリセルをアクセスするための追加のエレメント
とを、一般に備えている。メモリが小型であれば、追加
のエレメントは比例して大きい。したがって、比較的小
型のメモリは効率が低いということがある。たとえば、
集積回路の一部を構成するメモリについて考えることに
する。メモリが比較的小型であるとすると、単位表面積
当りの記憶容量は比較的小さい。いいかえると、メモリ
はそれが記憶できるデータの量に関して比較的広い表面
積を占める。

【０００５】先行技術においては、ＤＲＡＭメモリと、
周辺装置および外部装置との間のインタフェースは、各
装置ごとにＦＩＦＯメモリを含む。このインタフェース
が集積回路の形で実現されると仮定した場合には、ＦＩ
ＦＯメモリは比較的広い表面積を占める。更に、各ＦＩ
ＦＯメモリは、たとえば、電源レール（power supplyra
ils）などの特定の接続を要する。これは接続のルーテ
ィングを複雑にする。したがって、先行技術のインタフ
ェースは、比較的広い表面積を占め、実現が比較的困難
である。

【０００６】本発明に従って、冒頭で定義した種類の装
置は、種々のプロセッサに属するデータを一時的に保持
するインタフェース・メモリと、インタフェース・メモ
リが種々のプロセッサのそれぞれのためのＦＩＦＯメモ
リを構成するように、インタフェース・メモリを制御す
る制御回路と、を備えている。

【０００７】したがって、インタフェース・メモリは、
先行技術で使用されている別々のＦＩＦＯメモリの装置
に実際に置き代わる。制御回路は、別々のＦＩＦＯメモ
リの装置で構成されている全ての追加のエレメントと比
較して、比較的簡単にできる。したがって、本発明は、
先行技術よりも少数のエレメントで、所望の記憶容量を
実現できるようにする。更に詳しくいえば、本発明は比
較的狭い表面積の集積回路で、メモリ・インタフェース
を実現可能にするものである。この結果、本発明は比較
的低いコストで実現可能にする。

【０００８】

【発明の実施の形態】以下、本発明と、本発明を実施す
るために有利に使用できる追加の諸特徴を図面を参照し
て特に詳しく説明する。

【０００９】以下の注釈は参照記号に関するものであ
る。全ての図において同様なものには同じ参照記号が付
せられている。複数の同様なものは１つの記号で示して
いる。その場合には、同様なものとの間で識別するため
に、参照文字に数字が付記されている。その数字すなわ
ち添字は、便宜上、省かれているかもしれない。これは
詳細な説明及び特許請求の範囲に適用される。

【００１０】図１は、データ処理装置を示す。このデー
タ処理装置は、集合メモリ（collective memory）ＳＤ
ＲＡＭと、メモリ・インタフェースＩＮＴと、３つのデ
ータ処理器Ｂ１、Ｂ２、Ｂ３とを備えている。それらの
データ処理器を以後「ユニット」と呼ぶことにする。各
ユニットＢは、専用読出しバスＢＢＲおよび専用書込み
バスＢＢＷを介して、メモリ・インタフェースＩＮＴに
接続されている。各専用読出しバスＢＢＲおよび各専用
書込みバスＢＢＷは、所与のユニットに専用のものであ
る。メモリ・インタフェースＩＮＴは、集合バス（coll
ective bus）ＢＭを介して集合メモリＳＤＲＡＭに接続
されている。ユニットＢと、専用読出しバスＢＢＲと、
専用書込みバスＢＢＷと、メモリ・インタフェースＩＮ
Ｔとは、単一の集積回路の一部に構成できるが、集合メ
モリＳＤＲＡＭは、外部装置である。

【００１１】このデータ処理装置の全体的な動作は次の
通りである。要求があるとユニットＢは、処理すべき、
集合メモリＳＤＲＡＭに保存すべき、データを受信す
る。そのデータを処理した後で、ユニットＢは、処理し
たデータを、メモリ・インタフェースＩＮＴを介して、
集合メモリＳＤＲＡＭに加える。メモリ・インタフェー
スＩＮＴは、種々のユニットＢによる集合メモリＳＤＲ
ＡＭのアクセスを制御する。

【００１２】メモリ・インタフェースＩＮＴは、２つの
基本的な機能を有する。最初に、それは集合メモリＳＤ
ＲＡＭに対するアクセスのレベルで、種々のユニットＢ
の間の仲裁（arbitration）を行う。１つのユニットＢ
が、１度に読出しまたは書込みのために、集合メモリＳ
ＤＲＡＭをアクセスできる。これは、ユニットＢはバー
ストモードの場合だけ、メモリにアクセスできることを
意味する。第２に、読出しの場合には、メモリ・インタ
フェースＩＮＴは集合メモリＳＤＲＡＭから、所与のユ
ニットＢ宛のデータバーストを、実質的に定常のデータ
ストリームに変換する。したがって、このデータストリ
ームは、それぞれの専用読出しバスＢＢＲを介して、そ
のユニットＢに転送される。書込みの場合には、メモリ
・インタフェースＩＮＴは、所与のユニットＢから来る
実質的に定常なデータストリームを、集合メモリＳＤＲ
ＡＭに書込むべきデータバーストに変換する。

【００１３】図２は、メモリ・インタフェースＩＮＴの
動作を示す。Ｔ（ＢＭ）は、集合バスＢＭを介しての集
合メモリＳＤＲＡＭとメモリ・インタフェースＩＮＴと
の間における、データ転送を示す。Ｔ（ＢＢＲ１）、Ｔ
（ＢＢＲ２）、およびＴ（ＢＢＲ３）は、それぞれ、メ
モリ・インタフェースＩＮＴとユニットＢ１、Ｂ２、Ｂ
３との間の、それぞれの専用読出しバスＢＢＲ１、ＢＢ
Ｒ２、ＢＢＲ３を介するデータ転送を表す。Ｔ（ＢＢＷ
１）、Ｔ（ＢＢＷ２）、およびＴ（ＢＢＷ３）は、それ
ぞれ、メモリ・インタフェースＩＮＴとユニットＢ１、
Ｂ２、Ｂ３との間の、それぞれの専用書込みバスＢＢＷ
１、ＢＢＷ２、ＢＢＷ３を介するデータ転送を表す。

【００１４】データ転送Ｔ（ＢＭ）は、データバースト
ＤＢで構成されている。各データバーストＤＢは、書込
みモードまたは読出しモードにおけるユニットＢによる
集合メモリＳＤＲＡＭの１つのアクセス動作に対応す
る。ＤＢの後に続く小括弧の中の参照記号は、どのユニ
ットＢにバースト中のデータが属するかを示し、かつア
クセスの種類、すなわち、書込み（Ｗ）または読出し
（Ｒ）も示す。たとえば、ＤＢ１（Ｂ１／Ｒ）は、デー
タバーストＤＢ１がＢ１による読出しモードでの集合メ
モリＳＤＲＡＭに対するアクセスに関するものであるこ
とを示す。

【００１５】図２は、集合メモリＳＤＲＡＭから来て、
あるユニットＢに属するデータバーストの「平滑化（sm
oothing）」を、メモリ・インタフェースＩＮＴが実行
することを示している。この図は、逆に、ユニットＢか
ら受けたデータをバースト的に集合メモリＳＤＲＡＭに
書込むために、それらのデータの時間的集中を行うこと
も示している（データ圧縮）。したがって、専用読出し
バスＢＢＲと専用書込みバスＢＢＷを介してのデータの
転送が、比較的低い速度で行われる。したがって、これ
によって専用読出しバスＢＢＲと専用書込みバスＢＢＷ
に、比較的狭い通過帯域（pass band）を持たせること
が可能になり、その結果、比較的狭い幅（width）を持
たせることが可能になる。この観点から、必要とされる
バスのサイズは、このバスにより転送されるデータに含
まれているビットの数に必ずしも一致する必要がないこ
とが分かる。たとえば、１６ビットのデータを、４ビッ
トのワードに分割できる。したがって、そのデータを４
ワードの列の形で、４ビットバスを通じて転送できる。

【００１６】図３はユニットＢを示す。ユニットＢはプ
ロセッサＰと一般的なアドレッシング回路ＡＧＡを有す
る。プロセッサＰは論理要求ＬＲＱを生成する。ユニッ
トＢは、ビデオデータを処理し、その場合には、論理要
求ＬＲＱは、たとえば、現在の映像の所与の線の画素に
対する要求とすることができるとする。一般的なアドレ
ッシング回路ＡＧＡは、論理要求ＬＲＱを物理的要求Ｐ
ＲＱに変換する。物理的要求ＰＲＱは、要求されたデー
タが集合メモリＳＤＲＡＭに保存される物理的アドレス
を定める。物理的要求ＰＲＱは、次の形をとることがで
きる。すなわち、スタート・アドレス（このアドレスか
ら始まって探索すべきアドレスの数）、および、応用で
きるならば、データの探索中に採用すべきスキーム、を
取ることができる。このスキームは、読出すべき連続ア
ドレスの数と、飛び越すべきアドレスの数と、「読出し
および飛び越し」繰り返しの数との形で、定めることが
できる。アドレッシング回路ＡＧＡは、翻訳パラメータ
が物理的要求ＰＲＱへの論理要求ＬＲＱの翻訳を定める
ようにして、プログラムできる。これによって集合メモ
リＳＤＲＡＭへのデータの融通性を持った保持が可能に
される。

【００１７】図４はメモリ・インタフェースＩＮＴを示
す。メモリ・インタフェースＩＮＴはアービタ（arbite
r：仲裁器）ＡＲＢと、アクセス・インタフェースＳＩ
Ｆと、バッファメモリ装置ＢＵＦと、アドレッシングお
よびマクロ命令回路ＡＧＢとを有する。各ユニットＢに
は、アドレッシングおよびマクロ命令回路ＡＧＢがあ
る。

【００１８】全体として、メモリ・インタフェースＩＮ
Ｔの内部動作は次の通りである。各アドレッシングおよ
びマクロ命令回路ＡＧＢは、それが関連しているユニッ
トＢからの物理的要求をマクロ命令に分割する。マクロ
命令はメモリ中の所与のロウに対するアクセスの要求を
表す。マクロ命令がアービタＡＲＢに出される前に、ア
ドレッシングおよびマクロ命令回路ＡＧＢは、バッファ
メモリ装置ＢＵＦ内に十分な余地があるかどうかを調べ
る。そのために、それはバッファメモリ装置ＢＵＦにマ
クロ命令をまず与える。マクロ命令で定められた数のデ
ータを保持するための余地があるとバッファメモリ装置
ＢＵＦが確認すると、アドレッシングおよびマクロ命令
回路ＡＧＢはマクロ命令をアービタＡＲＢに出す。アー
ビタＡＲＢは種々のアドレッシングおよびマクロ命令回
路ＡＧＢからマクロ命令を受け、アクセス・インタフェ
ースＳＩＦに加えるべきマクロ命令を選択する。この選
択は後で説明する仲裁手法に従って行われる。アクセス
・インタフェースＳＩＦはアービタＡＲＢから受けたマ
クロ命令を受けた順に処理する。このようにして、アク
セス・インタフェースＳＩＦは集合メモリＳＤＲＡＭを
アクセスする。アクセス動作は処理されているマクロ命
令により定められている。

【００１９】マクロ命令はＸ群のアドレスをアクセス可
能にする。各群はＹ個のアドレスを有する。アドレスの
群はＺ語だけ相互に隔てられている。Ｘ、Ｙ、Ｚは整数
である。したがって、マクロ命令は次の情報を含む。

【００２０】−アクセスすべき第１のアドレス、 −アドレス群中の第１のアドレスに続いてアクセスすべ
きアドレスの数（Ｙ−１）、 −連続するアドレスの２つの群の間でスキップすべきア
ドレスの数（Ｚ）、 −第１の群に加えてアクセスすべきアドレス群の数（Ｘ
−１）、 −アクセスのタイプ：読出しまたは書込み。

【００２１】ビットレベルにおけるマクロ命令の例は、
次の通りである。集合メモリＳＤＲＡＭに保持されてい
るデータが３２ビットの幅を持ち、集合メモリＳＤＲＡ
Ｍの最大容量が２５６Ｍビットであると仮定する。これ
は、アドレスが２３ビットとして表現されることを意味
する。アクセス動作は１６アドレスの最大サイズに制限
されると更に仮定する。そのような制限は、待ち時間で
みて好ましい。したがって、Ｘ−１およびＹ−１は最大
で１５であり、したがって４ビットで符号化できる。最
後に、ロウは集合メモリＳＤＲＡＭの構成に従って、最
大５１２アドレスを含む。したがって、ジャンプすべき
アドレスの数は５１１を超えることはできず、その結
果、この数は９ビットで符号化できる。したがって、マ
クロ命令のサイズは２３＋２×４＋９＋１＝４１ビット
である。アドレスはビット４０ないし１８で符号化で
き、アクセスのタイプはビット１７で符号化でき、読出
すべき語の数（Ｙ−１）はビット１６ないし１３で符号
化でき、ジャンプすべき語の数（Ｚ）はビット１２ない
し４で符号化でき、語群の数（Ｘ−１）はビット３ない
し０で符号化できる。

【００２２】図５は、読出しモードにおいて所与のユニ
ットＢによる集合メモリＳＤＲＡＭに対するアクセスの
プロセスを示す。水平方向の次元は、時間を表す。図の
垂直方向の次元は、含まれている種々の機能エレメント
を表す。この図は矢印を含んでいる。それらの矢印は、
インタフェース・メモリＳＲＡＭに対するアクセスのプ
ロセスにおけるステップＳを表す。

【００２３】Ｓ１＝関連あるユニットＢのプロセスＰ
は、論理要求ＬＲＱを総合的なアドレッシング回路ＡＧ
Ａに対して送信する。論理要求ＬＲＱは、データサブセ
ット、たとえば、処理すべきデータのセット、たとえ
ば、画像中の線の輝度画素を指定する。 Ｓ２＝総合的なアドレッシング回路ＡＧＡが、論理要求
ＬＲＱを物理的要求ＰＲＱに変換する。 Ｓ３＝総合的なアドレッシング回路ＡＧＡが、物理的要
求ＰＲＱを命令アドレッシング回路ＡＧＡに対して送信
する。 Ｓ４＝マクロ命令アドレッシング回路ＡＧＡが物理適用
球ＰＲＱをマクロ命令に変換する。 Ｓ５＝マクロ命令アドレッシング回路ＡＧＡが、物理的
要求ＰＲＱから取り出されたマクロ命令の最初の１つを
バッファメモリ装置ＢＵＦに送信する。 Ｓ６＝バッファメモリ装置ＢＵＦが、マクロ命令により
指定されたデータの数を保持するための余地があるかど
うかを調べる。 Ｓ７＝バッファメモリ装置ＢＵＦが、確認応答を余地の
あるマクロ命令アドレッシング回路ＡＧＡへ送る。 Ｓ８＝所与の遅延を表す。 Ｓ９＝マクロ命令アドレッシング回路ＡＧＢが、マクロ
命令をアービタＡＲＢに送信する。 Ｓ１０＝アービタＡＲＢが、集合メモリＳＤＲＡＭに対
するアクセスの要求として、ユニットにより集合メモリ
ＳＤＲＡＭに対する任意のアクセスに適用する仲裁スキ
ームに従って、マクロ命令を処理する（読出しモードお
よび書込みモードにおいて）。

【００２４】Ｓ１１＝アービタＡＲＢが、マクロ命令
を、アクセス・インタフェースＳＩＦに送信する。 Ｓ１１ａ＝マクロ命令がアクセス・インタフェースＳＩ
Ｆに送信されたバッファメモリ装置ＢＵＦに、アービタ
ＡＲＢが確認応答を送る。 Ｓ１２＝マクロ命令が、アクセス・インタフェースＳＩ
Ｆ内で待ち行列にされ、先に受信されたマクロ命令を最
初に処理する。 Ｓ１３＝アクセス・インタフェースＳＩＦが、集合メモ
リＳＤＲＡＭのための制御信号をマクロ命令を基にして
生成する。それらの制御信号により、マクロ命令により
指定されたアドレスにおけるデータが順次読出される結
果となる。 Ｓ１４＝集合メモリＳＤＲＡＭから順次読出されたデー
タが、バッファメモリ装置ＢＵＦへ転送される。 Ｓ１５＝バッファメモリ装置ＢＵＦが、データを一時的
に保持する。 Ｓ１６＝バッファメモリ装置ＢＵＦが、データを実質的
に定常した仕様でプロセッサＰへ転送する。

【００２５】ステップＳ５〜Ｓ１５は、ステップＳ１で
生成された論理要求ＬＲＱに続く各マクロ命令に対し
て、繰り返される。

【００２６】次のステップは、図５には示されていな
い。ステップＳ１において、一般的なアドレッシング回
路ＡＧＡが、確認応答信号をプロセッサＰへ送る。この
信号は、論理要求ＬＲＱが受けられたこと、および処理
されるであろうことを示す。確認応答信号に応答して、
プロセッサＰは新しい論理要求を生成し、別の通知があ
るまでそれを保持する。マクロ命令アドレッシング回路
ＡＧＢが、論理要求ＬＲＱに応答する最後のマクロ命令
を送信すると、論理要求ＬＲＱの処理が終了する。その
場合には、マクロ命令アドレッシング回路ＡＧＡが確認
応答信号を一般的なアドレッシング回路ＡＧＡへ送っ
て、論理要求ＬＲＱの処理が終了されたことをアドレッ
シング回路に指示する。それに応答して、一般的なアド
レッシング回路ＡＧＡは新しい論理要求ＬＲＱを、ステ
ップＳ１で行われた論理要求ＬＲＱの処理に類似するや
り方で開始する。いいかえると、プロセスが繰り返され
る。

【００２７】図６Ａおよび図６Ｂは、アービタＡＲＢの
ための仲裁スキームを示す。図６Ａでは８つの状態ＳＴ
１〜ＳＴ８が円として示されている。それらの状態ＳＴ
は、次々に周期的に発生する。各状態ＳＴは、マクロ命
令をアクセス・インタフェースＳＩＦへ送る可能性を表
す。したがって、各状態はメモリをアクセスする可能性
を表す。各状態は所与のプロセッサＰに対応する。所与
の状態が対応するプロセッサＰは、状態を表す円で指定
されている。

【００２８】図６Ｂは、図６Ａに対応する仲裁プロセス
を表す。このプロセスは複数の状態ＳＡ１〜ＳＡ８を含
み、図６Ａにおける各状態ＳＴに対して行われる。ステ
ップＳＡ１は、状態のジャンプの後で行われる最初のス
テップである。ステップＳＡ１では、マクロ命令アドレ
ッシング回路ＡＧＢにより送信され、状態Ｓ［ｉ］に対
応するプロセッサＰ［ｊ］からの論理要求ＬＲＱに従う
マクロ命令が、係属しているかどうかをアービタＡＲＢ
が調べる。そのようなマクロ命令が係属している場合、
ステップＳＡ１にステップＳＡ２が続く。ステップＳＡ
２ではアービタＡＲＢは関連するマクロ命令をアクセス
・インタフェースＳＩＦへ送る。この結果、所与の遅延
の後で集合メモリＳＤＲＡＭが、マクロ命令により定め
られて関連するプロセッサＰによりアクセスされる。マ
クロ命令が送られた後で、アービタは次の状態へジャン
プする。これは図６Ｂに表されているプロセスが繰り返
されることを意味する。

【００２９】しかし、ステップＳ１で、状態Ｓ［ｉ］が
対応するプロセッサＰに関連する係属しているマクロ命
令がないことをアービタＡＲＢが検出した場合、ステッ
プＳＡ１にステップＳＡ３が続く。ステップＳＡ３で
は、アービタＡＲＢは他のマクロ命令が待機しているか
どうかを調べる。待機している他のマクロ命令がなけれ
ば、アービタＡＲＢは次の状態へジャンプし、図６Ｂに
示されているプロセスが繰り返される。待機している他
のマクロ命令があれば、アービタＡＲＢはステップＳＡ
４を実行する。ステップＳＡ４では、アービタＡＲＢは
優先順にマクロ命令を選択する。各マクロ命令は所与の
優先レベルを有する。優先レベルはマクロ命令を発した
プロセッサＰにより決定される。したがって、アービタ
ＡＲＢは最も高い優先順にマクロ命令を選択し、このマ
クロ命令をアクセス・インタフェースＳＩＦへ送る。マ
クロ命令を送った後で、ＡＲＢは次の状態へジャンプす
る。これは、図６Ｂに示されているプロセスが繰り返さ
れることを意味する。

【００３０】図６Ａおよび図６Ｂに関して、各状態はプ
ロセッサＰに対応する必要がないことに注目すべきであ
る。どのプロセッサＰにも対応しない１つまたは複数の
状態を導入することが可能である。これはフリーな状態
を導入可能であることを意味する。フリーな状態の場合
には、アービタＡＲＢは優先順位のみを基にしてマクロ
命令を選択する。そのようなフリーな状態は、比較的適
度な待ち時間の制約と、集合メモリＳＤＲＡＭに対する
アクセスレベルにおける比較的適度な通過帯域とを有す
るプロセッサＰをデータ処理装置が含む場合に、有用な
ことがある。したがって、このプロセッサＰに十分なア
クセスが与えられないことを避けるために、フリーな状
態を導入できる。プロセッサＰはそれらのフリーな状態
の利点を利用して、集合メモリＳＤＲＡＭをアクセスで
きる。

【００３１】図７は、アクセス・インタフェースＳＩＦ
の例を示す。このアクセス・インタフェースＳＩＦは、
マクロ命令バッファメモリＦＩＦＯ ＭＣと、カラム発
生器ＣＡＧＵと、命令発生器ＣＧＵと、制御信号発生器
ＩＦ ＳＤＲＡＭと、データバッファメモリＩＦ Ｄと
を有する。

【００３２】アクセス・インタフェースＳＩＦの全体的
な動作は、次の通りである。マクロ命令バッファメモリ
ＦＩＦＯ ＭＣは、マクロ命令をアービタＡＲＢから受
信する。このメモリは、それらのマクロ命令を一時的に
保持し、それらを到着順にカラム発生器ＣＡＧＵへ送
る。マクロ命令バッファメモリＦＩＦＯ ＭＣが一杯
で、新しいマクロ命令を受けることができない場合に
は、それはそのことをアービタＡＲＢへ知らせる。それ
の「ＦＩＦＯが一杯である」ことを指示する、アクセス
・インタフェースＳＩＦからのこの信号の結果として、
マクロ命令バッファメモリＦＩＦＯ ＭＣが新しいマク
ロ命令を受けることができることを知らせるまで、アー
ビタＡＲＢは現在選択されているマクロ命令の転送を延
期する。実際に、アクセス・インタフェースＳＩＦから
の「ＦＩＦＯが一杯である」信号は、アービタＡＲＢを
ある時間「凍結する（freezes）」。

【００３３】先行するマクロ命令に従ってメモリアクセ
ス動作が行われた時に、カラム発生器ＣＡＧＵはマクロ
命令バッファ・メモリＦＩＦＯ ＭＣから新しいマクロ
命令を要求する。実際には、カラム発生器ＣＡＧＵは命
令発生器ＣＧＵに組合わされて、マクロ命令をアドレス
の列に翻訳する。集合メモリＳＤＲＡＭのアドレスは、
集合メモリＳＤＲＡＭのバンクの数と、ロウの数と、カ
ラムの数とにより定められる。マクロ命令は、インタフ
ェース・メモリＳＲＡＭの１列に対するアクセスに関連
することは既に述べた。それは、アクセスが１つのバン
クで行われることを自動的に暗示する。したがって、マ
クロ命令に従ってアドレスの列を定めるために、マクロ
命令を基にしてカラム発生器ＣＡＧＵが一連のカラムを
発生するだけで十分である。カラム発生器ＣＡＧＵの実
現においては、たとえば、いくつかのカウンタおよびい
くつかの論理回路を含むことができる。そのような実現
では、マクロ命令の内容がカウンタをプログラムするの
に役立つ。

【００３４】命令発生器ＣＧＵは、集合メモリＳＤＲＡ
Ｍの他のカラム番号を逐次受信する。命令発生器ＣＧＵ
は、マクロ命令により定められるアドレスのバンク番お
よびロウ番号も、マクロ命令バッファメモリＦＩＦＯ
ＭＣから受信する。この情報は、カラム発生器ＣＡＧＵ
が、集合メモリＳＤＲＡＭをアクセスするために一連の
命令を定めることを可能にする。各命令は単一のアドレ
スを定める。更に、マクロ命令により定められたアクセ
ス動作を行えるようにするように、命令発生器ＣＧＵは
集合メモリＳＤＲＡＭを正しい状態に設定するために必
要な命令を発生する。それらの命令は集合メモリＳＤＲ
ＡＭのための、プレローディング（preloading）および
起動（activation）などの、適切なプロセスに関するも
のである。更に、命令発生器ＣＧＵは、集合メモリＳＤ
ＲＡＭが一定の間隔でリフレッシュされ、それらのリフ
レッシュ動作を行うために必要な命令を発生することを
確実にする。

【００３５】制御信号発生器ＩＦ ＳＤＲＡＭは、命令
発生器ＣＧＵから受けた命令を基にして制御信号を発生
する。たとえば、制御信号発生器ＩＦ ＳＤＲＡＭは、
頭文字ＲＡＳ、ＣＡＳにより表される信号を発生する。
制御信号発生器ＩＦ ＳＤＲＡＭによって、一連の制御
信号中に集合メモリＳＤＲＡＭのある待機時間が観察さ
れるようになる。それらの待機時間は、使用される集合
メモリＳＤＲＡＭの種類に応じて変化してもよい。した
がって、制御信号発生器ＩＦ ＳＤＲＡＭは、使用され
る集合メモリＳＤＲＡＭの種類に特有である。別の種類
の集合メモリＳＤＲＡＭを使用する場合、制御信号発生
器ＩＦ ＳＤＲＡＭを変更すなわち再プログラムするだ
けで十分である。原則として、アクセス・インタフェー
スの他のエレメントはどのような変更も要しない。

【００３６】データ・バッファメモリＩＦ Ｄは、読出
しの場合には、集合メモリＳＤＲＡＭからのデータを図
４に示されているバッファメモリへ転送し、書込みの場
合には、バッファメモリＢＵＦからのデータを集合メモ
リＳＤＲＡＭへ転送するために役立つ。このために、デ
ータ・バッファメモリＩＦ Ｄは、集合メモリＳＤＲＡ
Ｍにより供給されるデータ（読出し）、または集合メモ
リＳＤＲＡＭに加えられるデータ（書込み）を同期す
る。更に、データ・バッファメモリＩＦ Ｄは、単位深
さを持つＦＩＦＯを形成する。これは、所与のクロック
パルスがデータを集合メモリＳＤＲＡＭから読出させる
場合、このデータは次のクロックパルスでバッファメモ
リ装置ＢＵＦへ転送されることを意味する。書込みの場
合には、次のクロックパルスでバッファメモリ装置ＢＵ
Ｆから集合メモリＳＤＲＡＭへ転送されて、そこに書込
まれることを意味する。

【００３７】図８は、図４に示されているメモリ・イン
タフェースＩＮＴの一部分を構成しているバッファメモ
リ装置ＢＵＦの例を示す。このバッファメモリ装置ＢＵ
Ｆは、読出しバッファメモリ装置ＢＵＦＲと、書込みバ
ッファメモリ装置ＢＵＦＷと、確認応答信号ＦＩＦＯ
ＡＣＫのためのバッファメモリとを、有する。読出しバ
ッファメモリ装置ＢＵＦＲと書込みバッファメモリ装置
ＢＵＦＷは、図１に示されているように、アクセス・イ
ンタフェースＳＩＦと集合バスＢＭを介して集合メモリ
ＳＤＲＡＭに接続されている。読出しバッファメモリ装
置ＢＵＦＲは、専用読出しバスＢＢＲ１、ＢＢＲ２、お
よびＢＢＲ３をそれぞれ介してユニットＢ１、Ｂ２、Ｂ
３に接続されている。書込みバッファメモリ装置ＢＵＦ
Ｗは、専用書込みバスＢＢＷ１、ＢＢＷ２、およびＢＢ
Ｗ３をそれぞれ介してユニットＢ１、Ｂ２、Ｂ３に接続
されている。確認応答バッファメモリＦＩＦＯ ＡＣＫ
はアービタＡＲＢに接続されている。

【００３８】バッファメモリ装置ＢＵＦの全体的な動作
は次の通りである。読出しバッファメモリ装置ＢＵＦＲ
は、集合メモリＳＤＲＡＭから受けたデータを一時的に
保持し、書込みバッファメモリ装置ＢＵＦＷは種々の異
なるユニットＢから受けて、集合メモリＳＤＲＡＭに書
込むべきたデータを保持する。確認応答信号バッファメ
モリＦＩＦＯ ＡＣＫは、アービタＡＲＢから来る確認
応答信号を受信する。その信号は、アービタＡＲＢがマ
クロ命令をアクセス・インタフェースＳＩＦに入力した
ことを指示する。

【００３９】確認応答信号バッファメモリＦＩＦＯ Ａ
ＣＫは、図７に示されているマクロ命令バッファメモリ
ＦＩＦＯ ＭＣと同じ深さを有する。したがって、マク
ロ命令がマクロ命令バッファメモリＦＩＦＯ ＭＣを離
れ、その結果としてマクロ命令に従うメモリアクセスが
行われると、このマクロ命令に対応する確認応答信号が
確認応答信号バッファメモリＦＩＦＯ ＡＣＫを離れ
る。この信号は関連する動作が読出しアクセスか、書込
みアクセスかを示している。最初に述べた場合には、読
出しバッファメモリ装置ＢＵＦＲが起動されて集合メモ
リＳＤＲＡＭからデータを受け、後に述べた場合には、
書込みバッファメモリ装置ＢＵＦＷが起動されて集合メ
モリＳＤＲＡＭにデータを送る。確認応答信号バッファ
メモリＦＩＦＯ ＡＣＫにより供給された確認応答信号
は、マクロ命令により定められているようにアクセス動
作に含まれているデータの数も示す。この指示は、読出
しまたは書込みの場合にそれぞれ「どこに保持（stor
e）するか、またはどこへフェッチするか」の内部管理
のために、バッファメモリ装置ＢＵＦにより使用され
る。

【００４０】図９は読出しバッファメモリ装置ＢＵＦＲ
の例を示す。読出しバッファメモリ装置ＢＵＦＲは入力
バッファメモリＩＢと、インタフェース・メモリＳＲＡ
Ｍと、複数の出力バッファメモリＯＢを含む装置と、制
御回路ＣＯＮの装置と、インタフェース・メモリ・アク
セス・アービタＡＲＢＢＲを含む装置とを備えている。
入力バッファメモリＩＢは、図４で既に示したアクセス
・インタフェースＳＩＦを介して集合メモリＳＤＲＡＭ
に接続されている。出力バッファメモリＯＢ１、ＯＢ２
およびＯＢ３は、専用読出しバスＢＢＲ１、ＢＢＲ２お
よびＢＢＲ３をそれぞれ介してプロセッサＰ１、Ｐ２お
よびＰ３に接続されている。最後の述べたエレメント
は、図２および図３に示されている。制御回路ＣＯＮ
１、ＣＯＮ２およびＣＯＮ３は、マクロ命令アドレッシ
ング回路ＡＧＢ１、マクロ命令アドレッシング回路ＡＧ
Ｂ２、マクロ命令アドレッシング回路ＡＧＢ３にそれぞ
れ接続され、かつアクセス・インタフェースＳＩＦに接
続されている。

【００４１】読出しバッファメモリ装置ＢＵＦＲは次の
ように動作する。集合メモリＳＤＲＡＭから受信したデ
ータの幅は、Ｎ（Ｎは整数）ビットであり、周波数Ｆで
到達する。インタフェース・メモリＳＲＡＭの幅は、２
Ｎビットである。それは、アドレスが２Ｎビットを含む
ことができることを意味し、かつ周波数Ｆで動作する。
入力バッファメモリＩＢは集合メモリＳＤＲＡＭから来
る２つの連続データの対を形成し、それらの対をインタ
フェース・メモリＳＲＡＭにロードする。１つの対を形
成するのに２クロック・サイクルを要する。集合メモリ
ＳＤＲＡＭから受信した全ての連続するデータを対にで
きるものと仮定すると、インタフェース・メモリＳＲＡ
Ｍに対する書込みアクセスは、２クロック・サイクルご
とに行われる。１つのアドレスに対するアクセスは、１
クロック・サイクルだけ要する。したがって、２つの書
込みアクセス動作の間に、１クロック・サイクルが、読
み出しのために（集合メモリＳＤＲＡＭから読み出した
データをユニットＢに転送するために）、インタフェー
ス・メモリＳＲＡＭをアクセスするために使用すること
が可能である。したがって、原則として、インタフェー
ス・メモリＳＲＡＭに対する書込みアクセスと読出しア
クセスは交互に前後して行うことができる。インタフェ
ース・メモリＳＲＡＭに対するアクセスについては後で
より詳しく説明する。

【００４２】インタフェース・メモリＳＲＡＭは、実際
には、３つの領域Ｚ１、Ｚ２、Ｚ３に分割されている。
領域Ｚ１、Ｚ２、Ｚ３は、それぞれ、プロセッサＰ１、
Ｐ２、Ｐ３に対することを意図されているデータを含
む。集合メモリＳＤＲＡＭからのデータは、現在のマク
ロ命令の出所であるプロセッサＰに応じて、入力バッフ
ァメモリＩＢを介して、領域Ｚ１、Ｚ２またはＺ３に書
込まれる。領域Ｚ１、Ｚ２、Ｚ３に存在するデータは、
実質的に定常的なやり方で、実質的に固定されたスキー
ムで、出力バッファメモリＯＢ１、ＯＢ２またはＯＢ３
に転送される。出力バッファメモリＯＢは実際にはデー
タを複数の部分に分割し、関連するデータをそれぞれの
プロセッサＰに部分ごとに加える。たとえば、出力バッ
ファメモリＯＢは、１６ビットデータを４ビットデータ
に分割してもよい。したがって、データを１クロック・
サイクルで転送する（これは１６ビットバスを要する）
代わりに、データは部分ごとに４クロック・サイクルで
転送され、この場合、４ビットバスのみを要する。

【００４３】制御回路ＣＯＮ１、ＣＯＮ２およびＣＯＮ
３は、領域Ｚ１、Ｚ２、Ｚ３をそれぞれ制御する。その
ために、各制御回路ＣＯＮは、パラメータの群を制御す
る。それらのパラメータは書込みポインタと、読出しポ
インタと、領域占有値とを含む。書込みポインタは、集
合メモリＳＤＲＡＭからのデータを書込むべきアドレス
を定める。読出しポインタは関連する出力バッファメモ
リＯＢに転送すべきデータのアドレスを定める。占有値
は、集合メモリＳＤＲＡＭから受信したデータを保持す
るために依然として使用できるアドレスの数を指示す
る。制御回路ＣＯＮ１、ＣＯＮ２およびＣＯＮ３は、出
力バッファメモリＯＢ１、ＯＢ２またはＯＢ３もそれぞ
れ制御する。そのために、各制御回路ＣＯＮは、対応す
るＯＢの占有の状態を表すパラメータを制御する。

【００４４】ここで、集合メモリＳＤＲＡＭが、図５に
示されているようにアクセスされていると仮定して、制
御回路ＣＯＮにより実行される制御プロセスを説明す
る。ステップＳ５では、マクロ命令アドレッシング回路
ＡＧＢがマクロ命令をバッファメモリ・インタフェース
装置ＢＵＦに送信する。このマクロ命令は、そのマクロ
命令を出したプロセッサＰに対応する制御回路ＣＯＮに
よって処理される。制御回路ＣＯＮは、マクロ命令によ
り定められたデータの数を占有値と比較する。したがっ
て、制御回路ＣＯＮは所望のデータを保持するために十
分な余地が関連する領域Ｚにあるかどうかを調べる。十
分な余地があれば、制御回路ＣＯＮはこれをマクロ命令
アドレッシング回路ＡＧＢに知らせ、更に、占有パラメ
ータを更新する。これは、そのデータが、その関連する
領域内に既に保持されていると考えられるが、これは依
然として実行すべきであることを意味する。したがっ
て、占有パラメータの更新は、関連する領域内の保持と
みなすことができる。

【００４５】ここで、図５に示されているステップＳ１
２中に起きることについて説明する。このステップＳ１
２は、関連するマクロ命令に基づく集合メモリＳＤＲＡ
Ｍからの読出しを表す。アクセス・インタフェースＳＩ
Ｆがマクロ命令の処理を開始する時、したがって、読出
しを開始する時には、関連するマクロ命令に関連する確
認応答信号は、図７に示されている確認応答信号バッフ
ァメモリＦＩＦＯ ＡＣＫから送り出されることを既に
説明した。この確認応答信号は、アクセスが書込み動作
であり、更に、この信号はマクロ命令を生じたプロセッ
サＰを指定することを指示する。したがって、このプロ
セッサＰに対応する制御回路ＣＯＮは、集合メモリＳＤ
ＲＡＭに格納されるべきデータのアドレスを、供給すべ
きであることを知る。更に、制御回路ＣＯＮは、アクセ
ス動作中に含まれているデータの数の指示をマクロ命令
に従って受信する。その指示は、確認応答信号の一部分
を構成する。

【００４６】集合メモリＳＤＲＡＭからのデータ対が関
連する領域Ｚに書込まれるたびに、制御回路ＣＯＮは、
書込みポインタをインクリメントする。更に、占有値を
更新する。マクロ命令により定められた集合メモリＳＤ
ＲＡＭに対する読出しアクセスが終了するまで、制御回
路ＣＯＮは、その実行を継続する。制御回路ＣＯＮはア
クセス動作に含まれているデータの数の支援によってア
クセス動作の終わりを検出する。この数は確認応答信号
により、およびインタフェース・メモリＳＲＡＭに書込
まれるデータを数えることにより、指定されている。

【００４７】所与の領域Ｚからのデータ対の各読出し後
に、この領域を制御する制御回路ＣＯＮは、読出しポイ
ンタをインクリメントする。更に、占有値を更新する。

【００４８】インタフェース・メモリ・アクセス・アー
ビタＡＲＢＢＲは、インタフェース・メモリＳＲＡＭに
対するアクセスを制御する。各種の異なるアクセスが存
在する。それらのアクセスは、（１）集合メモリＳＤＲ
ＡＭからのデータをインタフェースメモリＳＲＡＭに書
込むためのアクセス・インタフェースＳＩＦによるアク
セス、（２）出力バッファメモリＯＢ１によるアクセス
動作、（３）出力バッファメモリＯＢ２によるアクセス
動作、および（４）出力バッファメモリＯＢ３によるア
クセス動作、である。後の３つのアクセス動作は、イン
タフェース・メモリＳＲＡＭに含まれているデータを、
プロセッサＰ１、Ｐ２、Ｐ３へそれぞれ転送するのに役
立つ。

【００４９】インタフェース・メモリＳＲＡＭに対する
どの様なアクセスも、インタフェース・メモリ・アクセ
ス・アービタＡＲＢＢＲに送信された要求に応じて行わ
れる。その時点の要求の中から、インタフェース・メモ
リ・アクセス・アービタＡＲＢＢＲは、最も高い優先順
位を持つ要求を選択する。書込みアクセス（アクセス・
インタフェースＳＩＦを介するアクセス）は、最も高い
優先順位を持つことを要求する。データ対が書込まれた
結果として、上述したように、その要求は２クロック・
サイクルに１回だけ一般に発生する。書込動作は、１ク
ロック・サイクルだけを必要とする。したがって、読出
しモードでは、データを種々のプロセッサＰへ転送する
ためにインタフェース・メモリＳＲＡＭをアクセスする
ための十分な機会が存在するであろう。

【００５０】所与の出力バッファメモリＯＢによる読出
しアクセス要求は、出力バッファメモリＯＢとユニット
Ｂとの間で専用読出しバスＢＢＲのサイズに依存して生
成される。たとえば、そのバスのサイズがＮ／２ビット
であると仮定する。これは、Ｎ／２ビット部分をクロッ
ク・サイクルごとに出力バッファメモリＯＢからユニッ
トＢへ転送できることを意味する。インタフェース・メ
モリＳＲＡＭの読出しは、データの対で行われる。１つ
のデータ対が、２Ｎビットを含む。したがって、１つの
データ対をユニットＢへ送るためには、４クロック・サ
イクルを必要とする。１つのデータ対の転送は、読出し
モードにおいて、インタフェース・メモリＳＲＡＭに対
するアクセスの要求を含んでいる。したがって、この例
では、出力バッファメモリＯＢは、４クロック・サイク
ルごとにアクセス要求を出す。この例は、ユニットＢへ
のバスのサイズが、種々の出力バッファメモリＯＢのア
クセス要求の周波数を示していることを表している。専
用読出しバスＢＢＲのサイズがＮ／４ビットであるなら
ば、８クロック・サイクルごとにアクセス要求がある。

【００５１】以下の説明はインタフェース・メモリＳＲ
ＡＭに対するアクセスのための仲裁の例に関するもので
ある。専用読出しバスＢＢＲ１のサイズがＮ／２ビット
であること、および専用読出しバスＢＢＲ２のサイズと
専用読出しバスＢＢＲ３のサイズとがＮ／４ビットであ
ると仮定する。アクセス・インタフェースＳＩＦのアク
セス動作は、最も高い優先順位を持ち、その優先順に、
出力バッファメモリＯＢ１、ＯＢ２およびＯＢ３のアク
セス動作が続く。最後に、あらゆる種類のアクセス（Ｓ
ＩＦ、ＯＢ１、ＯＢ２、ＯＢ３）が、第１のクロック・
サイクル中に同時に送信されるものとする。

【００５２】サイクル１：全ての要求が同時に行われ
る。 係属中の要求：アクセス・インタフェースＳＩＦ、出力
バッファメモリＯＢ１、ＯＢ２およびＯＢ３。

【００５３】サイクル２：最も高い優先順位を持つイン
タフェース・アクセスＳＩＦが先行し、それの要求を落
とす。出力バッファメモリＯＢ１、ＯＢ２およびＯＢ３
が、それの要求を維持する。 係属中の要求：出力バッファメモリＯＢ１、ＯＢ２およ
びＯＢ３。

【００５４】サイクル３：２番目の優先順位を持つ出力
バッファメモリＯＢ１が先行し、それの要求を落とす。
アクセス・インタフェースＳＩＦが新しい要求を出す。 係属中の要求：アクセス・インタフェースＳＩＦ、出力
バッファメモリＯＢ２およびＯＢ３。

【００５５】サイクル４：最も高い優先順位を持つイン
タフェース・アクセスＳＩＦが先行し、それの要求を落
とす。出力バッファメモリＯＢ２とＯＢ３がそれの要求
を維持する。 係属中の要求：出力バッファメモリＯＢ２およびＯＢ
３。

【００５６】サイクル５：３番目の優先順位を持つ出力
バッファメモリＯＢ２が先行し、それの要求を落とす。
アクセス・インタフェースＳＩＦが新しい要求を出す。 係属中の要求：アクセス・インタフェースＳＩＦ、出力
バッファメモリびＯＢ３。

【００５７】サイクル６：最も高い優先順位を持つアク
セス・インタフェースＳＩＦが先行し、それの要求を落
とす。出力バッファメモリＯＢ１がバッファ容量の外で
動作し、要求を再び出す。 係属中の要求：アクセス・インタフェースＳＩＦ、出力
バッファメモリＯＢ１およびＯＢ３。

【００５８】サイクル７：２番目の優先順位を持つ出力
バッファメモリＯＢ１が先行し、それの要求を落とす。
アクセス・インタフェースＳＩＦが新しい要求を出す。 係属中の要求：アクセス・インタフェースＳＩＦ、出力
バッファメモリＯＢ３。

【００５９】サイクル８：最も高い優先順位を持つアク
セス・インタフェースＳＩＦが先行し、それの要求を落
とす。出力バッファメモリＯＢ３がそれの要求を維持す
る。 係属中の要求：出力バッファメモリＯＢ３。

【００６０】サイクル９：４番目の優先順位を持つ出力
バッファメモリＯＢ３が先行し、それの要求を落とす。
アクセス・インタフェースＳＩＦが新しい要求を出す。 係属中の要求：アクセス・インタフェースＳＩＦ。

【００６１】サイクル１０：最も高い優先順位を持つア
クセス・インタフェースＳＩＦが先行し、それの要求を
落とす。出力バッファメモリＯＢ１がバッファ容量の外
で動作し、要求を再び出す。 係属中の要求：出力バッファメモリＯＢ１。

【００６２】サイクル１１：２番目の優先順位を持つ出
力バッファメモリＯＢ１が先行し、それの要求を落と
す。アクセス・インタフェースＳＩＦが新しい要求を出
す。 係属中の要求：アクセス・インタフェースＳＩＦ。

【００６３】サイクル１２：最も高い優先順位を持つア
クセス・インタフェースＳＩＦが先行し、それの要求を
落とす。出力バッファメモリＯＢ２がバッファ容量の外
で実行し、要求を再び出す。 係属中の要求：出力バッファメモリＯＢ２。

【００６４】サイクル１３：３番目の優先順位を持つ出
力バッファメモリＯＢ２が先行し、それの要求を落と
す。アクセス・インタフェースＳＩＦが新しい要求を出
す。 係属中の要求：アクセス・インタフェースＳＩＦ。

【００６５】サイクル１４：最も高い優先順位を持つイ
ンタフェース・アクセスＳＩＦが先行し、それの要求を
落とす。出力バッファメモリＯＢ１がバッファ容量の外
で実行し、要求を再び出す。 係属中の要求：出力バッファメモリＯＢ１。

【００６６】サイクル１５：２番目の優先順位を持つ出
力バッファメモリＯＢ１が先行し、それの要求を落と
す。アクセス・インタフェースＳＩＦが新しい要求を出
す。 係属中の要求：アクセス・インタフェースＳＩＦ。

【００６７】サイクル１６：最も高い優先順位を持つア
クセス・インタフェースＳＩＦが先行し、それの要求を
落とす。出力バッファメモリＯＢ３がバッファ容量の外
で動作し、要求を再び出す。 係属中の要求：出力バッファメモリＯＢ３。

【００６８】サイクル１７：４番目の優先順位を持つ出
力バッファメモリＯＢ３が先行し、それの要求を落と
す。アクセス・インタフェースＳＩＦが新しい要求を出
す。 係属中の要求：アクセス・インタフェースＳＩＦ。

【００６９】サイクル１８：最も高い優先順位を持つア
クセス・インタフェースＳＩＦが先行し、それの要求を
落とす。出力バッファメモリＯＢ１がバッファ容量の外
で動作し、要求を再び出す。 係属中の要求：出力バッファメモリＯＢ１。

【００７０】サイクル１９：２番目の優先順位を持つ出
力バッファメモリＯＢ１が先行し、それの要求を落と
す。アクセス・インタフェースＳＩＦが新しい要求を出
す。 係属中の要求：アクセス・インタフェースＳＩＦ。

【００７１】サイクル２０：最も高い優先順位を持つア
クセス・インタフェースＳＩＦが先行し、それの要求を
落とす。出力バッファメモリＯＢ２がバッファ容量の外
で動作し、要求を再び出す。 係属中の要求：出力バッファメモリＯＢ２。

【００７２】サイクル２１：３番目の優先順位を持つ出
力バッファメモリＯＢ２が先行し、それの要求を落と
す。アクセス・インタフェースＳＩＦが新しい要求を出
す。 係属中の要求：アクセス・インタフェースＳＩＦ。

【００７３】サイクル２２：最も高い優先順位を持つア
クセス・インタフェースＳＩＦが先行し、それの要求を
落とす。出力バッファメモリＯＢ１がバッファ容量の外
で実行し、要求を再び出す。 係属中の要求：出力バッファメモリＯＢ１。

【００７４】サイクル２３：２番目の優先順位を持つ出
力バッファメモリＯＢ１が先行し、それの要求を落と
す。アクセス・インタフェースＳＩＦが新しい要求を出
す。 係属中の要求：アクセス・インタフェースＳＩＦ。

【００７５】サイクル２４：最も高い優先順位を持つア
クセス・インタフェースＳＩＦが先行し、それの要求を
落とす。出力バッファメモリＯＢ３がバッファ容量の外
で動作し、要求を再び出す。 係属中の要求：出力バッファメモリＯＢ３。

【００７６】サイクル２５：４番目の優先順位を持つ出
力バッファメモリＯＢ３が先行し、それの要求を落と
す。アクセス・インタフェースＳＩＦが新しい要求を出
す。 係属中の要求：アクセス・インタフェースＳＩＦ。

【００７７】サイクル２６：最も高い優先順位を持つア
クセス・インタフェースＳＩＦが先行し、それの要求を
落とす。出力バッファメモリＯＢ１がバッファ容量の外
で実行し、要求を再び出す。 係属中の要求：出力バッファメモリＯＢ１。などであ
る。

【００７８】前に説明したアクセス動作は、８サイクル
の周期性を持つ。それは８つの状態を持つ周期的マシン
ににより、あたかも仲裁が行われているかのようであ
る。その理由は、その例では全てのユニットＢが決まっ
たやり方でそれのデータを処理しているためである。

【００７９】更に、アクセス・インタフェースＳＩＦに
よるアクセス要求が、２クロック・サイクルごとに１回
定期的に出されるものと仮定する。実際には、それらの
仮定は必ずしも正しくはない。この理由から、インタフ
ェース・メモリＳＲＡＭに対するアクセスを、周期的マ
シンの支援ではなくて、アービタの支援で、優先順に制
御することが好ましい。アービタによってインタフェー
ス・メモリＳＲＡＭに対するアクセスに関してある程度
の融通性を持たせることができ、したがって、それによ
って、データ転送に使用できる帯域幅を一層良く利用で
きることにされる。

【００８０】下記は、２クロック・サイクルごとにただ
１回のインタフェース・メモリＳＲＡＭに対する書込み
アクセスを行う（＝アクセス・インタフェースＳＩＦに
よるアクセス）ことになっている規則の例外の例であ
る。この例外は、奇数個データを含んでいるマクロ命令
に応答して集合メモリＳＤＲＡＭをアクセスする場合に
起こる。このアクセスに含まれている全てのデータは、
最後のデータ要素を除き、パートナーを有し、したがっ
て、インタフェース・メモリＳＲＡＭに書込むべき対を
形成する。最後のデータ要素は単独である。次のデータ
要素は別のアクセス動作の最初のデータ要素であって、
したがって、別のプロセッサＰのために意図されている
ので、そのデータ要素を対を形成するため使用すること
はできない。その結果、別のアクセス動作のこの最初の
データ要素はインタフェース・メモリＳＲＡＭの別の領
域Ｚに保持すべきである。したがって、奇数のデータ要
素を含んでいるアクセスの最後のデータ要素が入力バッ
ファメモリＩＢに到達すると、そのデータは、アクセス
動作において構成された最後のデータ対に対する書込み
動作に従うクロック・サイクル中にパートナーなしにイ
ンタフェース・メモリＳＲＡＭにロードされる。したが
って、１クロック・サイクルの途切れもなく２回の書込
みアクセス動作が連続して存在する。さもなければ、２
つの書込みアクセス動作の間で読出しアクセス動作を行
えるようにする。

【００８１】図５および図９は、読出しモードにおける
メモリ・インタフェースＩＮＴの動作に関するものであ
る。書込みモードにおける動作は、ほぼ対称的である。
これは、書込みバッファメモリ装置ＢＵＦＷは、後で説
明する読出しバッファメモリ装置ＢＵＦＲに類似するこ
とを意味する。したがって、書込みバッファメモリ装置
ＢＵＦＷは、領域に分割されたインタフェース・メモリ
を含む。各領域は異なるユニットＢに関連付けられてい
る。ユニットＢは、データを保持すべきかどうかを指示
するマクロ命令の前または後で集合メモリに書込むべき
そのデータを供給できる。実際に、ある領域が対応する
ユニットＢが集合メモリに保持すべきデータを供給する
すると、その領域は直ちに一杯になる。その領域埋め
は、例えば、その領域がデータで完全に一杯になるまで
続行できる。この場合には、新しいデータを保持するた
めのいかなる余地ももはや無いことを、メモリ・インタ
フェースＩＮＴは、関連するユニットＢに指示する。こ
れは、関連する領域内で余地が利用できるようになるま
で、ユニットＢが新しいデータを供給することを阻止す
る。領域Ｚから集合メモリへデータを転送すると、余地
を使用できる結果となる。そのようなデータ転送はマク
ロ命令がアービタＡＲＢにより受け入れられ、アクセス
・インタフェースＳＩＦにより処理されると、ただちに
起きることができる。関連するユニットＢがデータを供
給する前に、マクロ命令が発行されることも同様に可能
である。いずれの場合にも、書込みバッファメモリ装置
ＢＵＦＷが関連する領域の適切な埋めレベルを指示しな
い限り、マクロ命令はアービタＡＲＢに加えられない。

【００８２】図１〜９を参照して以前に説明したデータ
処理装置は、「課題を解決するための手段」という標題
で述べた部分で概略述べた本発明の実現の例である。図
１に示されているデータ処理装置は３つのデータ処理ユ
ニットＢと、それらのデータ処理ユニットＢが集合メモ
リＳＤＲＡＭをアクセスできるように仲介を行うメモリ
・インタフェースＩＮＴとを有する。メモリ・インタフ
ェースＩＮＴはインタフェース・メモリＳＲＡＭと制御
回路ＣＯＮを有する。両方とも図９に示されている。イ
ンタフェース・メモリＳＲＡＭは、種々の異なるデータ
処理ユニットＢに属しているデータを一時的に保持す
る。制御回路ＣＯＮは、インタフェース・メモリＳＲＡ
Ｍが、種々の異なる各データ処理ユニットＢのためのＦ
ＩＦＯを構成するようにして、インタフェース・メモリ
を制御する。

【００８３】これまでに示した図面および説明は本発明
を限定するものではなくて示すものである。添付されて
いる特許請求の範囲の範囲内に入る数多くの代わりの例
があることが明らかであろう。これに関して、下記の結
びの説明が行われている。

【００８４】本発明のデータ処理装置を実現するために
種々のやり方がある。図１に示されているデータ処理装
置は３つのプロセッサを有する。他の実現はより多くの
プロセッサまたはより少ないプロセッサを含むことがで
きる。更に、各プロセッサのデータが１つのインタフェ
ース・メモリに保持されることは必要ではない。たとえ
ば、このデータ処理装置が６つのプロセッサを有すると
仮定する。そのような実現は２つのインタフェース・メ
モリを有することができる。１つのインタフェース・メ
モリは３つのプロセッサに属しているデータを一時的に
保持するためのものであり、他のインタフェース・メモ
リは他の３つのプロセッサに属しているデータを一時的
に保持するためのものである。

【００８５】ハードウェアとソフトウエアのアイテムの
少なくとも一方により諸機能を実現するために数多くの
やり方がある。これに関して、図面は非常に線図的であ
って、各図は本発明の１つの実施例を単に表しているだ
けである。したがって、図面は異なるブロックとして異
なる機能を示しているが、これはハードウェアまたはソ
フトウエアの１つのアイテムがいくつかの機能を実行す
るとことを排除するものではない。また、ハードウェア
とソフトウエアの少なくとも一方のアイテムの組合わせ
がある機能を実行することを排除するものでもない。

【００８６】図４は、メモリ・インタフェースに含まれ
ている集合メモリと制御メモリ回路に対するアクセスを
組合わせてせぎする種々のブロック含むメモリ・インタ
フェースを示す。原則として、それらのブロックを適切
なプログラムされたコンピュータ回路で実現することが
可能である。プログラムメモリにロードされている命令
のセットがそのコンピュータ回路に、図１ないし図９を
参照して説明した種々の制御動作を行わせる。その命令
のセットは、命令セットを含んでいる、たとえば、ディ
スクなどの媒体を読み取ることによって、プログラム・
メモリにロードできる。媒体の読出しは、たとえば、イ
ンターネットなどの通信ネットワークを介して実行でき
る。すなわち、サービスプロバイダが命令セットをその
通信ネットワークを介して利用できるようにする。

【００８７】特許請求の範囲中のどのような参照記号も
特許請求の範囲を限定するものと解してはならない。
「備えている（comprising）」という用語は特許請求の
範囲に挙げられている要素またはステップ以外の要素や
ステップの存在を除外するものではない。ある要素また
はステップに先行する語「ａ」または「ａｎ」は複数の
そのような要素またはステップの存在を排除するもので
はない。つまり、要素またはステップは、単数の場合も
複数の場合も含まれているものとする。

【図面の簡単な説明】

【図１】本発明のデータ処理装置を示す。

【図２】データ処理装置のメモリ・インタフェースの動
作を示す。

【図３】データ処理装置のデータ処理ユニットを示す。

【図４】データ処理装置のメモリ・インタフェースを示
す。

【図５】ユニットに対する読出しアクセスを示す。

【図６Ａ】集合メモリに対する仲裁アクセスを示す。

【図６Ｂ】集合メモリに対する仲裁アクセスを示す。

【図７】メモリ・インタフェースのアクセス・インタフ
ェースを示す。

【図８】メモリ・インタフェースのバッファメモリ装置
を示す。

【図９】読出しのためのバッファメモリ装置を示す。

【符号の説明】

ＳＤＲＡＭ 集合メモリ Ｂ ユニット ＩＮＴ メモリ・インタフェース ＢＢＲ 専用読出しバス ＢＢＷ 専用書込みバス ＢＭ 集合バス ＡＧＡ アドレッシング回路 ＢＵＦ バッファメモリ装置 ＡＲＢ アービタ ＡＧＢ マクロ命令アドレッシング回路

───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ユーグ、ド、ペルテュイ フランス国ガルセル、リュ、ド、ラ、クー ルトデル、３ (72)発明者 ステファンヌ、ミュッツ フランス国カーン、リュ、フレスネル、３

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のプロセッサと、これらプロセッサが
   集合メモリをアクセスできるように仲介するメモリ・イ
   ンタフェースとを備え、 このメモリ・インタフェースは、 種々のプロセッサに属するデータを一時的に保持する、
   インタフェース・メモリと、 インタフェース・メモリが種々のプロセッサのそれぞれ
   のためのＦＩＦＯメモリを構成するようにインタフェー
   ス・メモリを制御する、制御回路と、 を備えるデータ処理装置。
2. 【請求項２】複数のプロセッサと集合メモリとによって
   データ処理をする方法であり、 前記複数のプロセッサと前記集合メモリとの間のデータ
   通信を行う方法であって、 種々のプロセッサに属するデータを、インタフェース・
   メモリに一時的に保持するステップと、 インタフェース・メモリが種々のプロセッサのそれぞれ
   のためのＦＩＦＯメモリを構成するように、インタフェ
   ース・メモリを制御するステップと、 を備える方法。
3. 【請求項３】複数のプロセッサと、これらプロセッサが
   集合メモリをアクセスできるように仲介するメモリ・イ
   ンタフェースとを備えるデータ処理装置のためのコンピ
   ュータ・プログラム・プロダクトであって、前記データ
   処理装置にロードされた時に、メモリ・インタフェース
   に、 種々のプロセッサに属するデータをインタフェース・メ
   モリに一時的に保持するステップと、 インタフェース・メモリが種々のプロセッサのそれぞれ
   のためのＦＩＦＯメモリを構成するように、インタフェ
   ース・メモリを制御するステップと、 を実行させる命令のセットを備えるコンピュータ・プロ
   グラム・プロダクト。