KR910001448B1 - 메모리 액세스 제어시스템 - Google Patents

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KR910001448B1 KR1019850004386A KR850004386A KR910001448B1 KR 910001448 B1 KR910001448 B1 KR 910001448B1 KR 1019850004386 A KR1019850004386 A KR 1019850004386A KR 850004386 A KR850004386 A KR 850004386A KR 910001448 B1 KR910001448 B1 KR 910001448B1
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Abstract

내용 없음.

Description

메모리 액세스 제어시스템
제1도는 비교적 대규모인 컴퓨터 시스템의 개략블록도.
제2도는 제1도에 표시된 주메모리의 종래 개략 구성도.
제3도는 본 발명의 실시예에 의한 주메모리의 개략 구성도.
제4a도 내지 제4d도는 제3도에 표시된 주메모리의 상세한 블록도.
제5a도 및 제5b도는 제4도에 표시된 주메모리에서 코맨드, 어드레스, 기입데이타, 및 읽기 데이타용 타이밍차트.
제6a도 및 제6b도는 본 발명의 실시예에 의한 메모리 제어장치의 상세한 블록도.
제7도 및 제8도는 제4도에 표시된 각 메모리뱅크에 마련된 제어회로.
*도면의 주요부분에 대한 부호의 설명
5', 5" : 주기억장치 12a1‥‥12an, 12bl‥‥12bn: 메모리 뱅크
14 : 코맨드레지스터 13 : 어드레스레지스터
15 : 기입데이타레지스터 16 : 읽기 데이타레지스터.
본 발명은 메모리 액세스 제어시스템에 관한 것이다. 특히, 다수의 메모리뱅크를 갖춘 주메모리용 액세스제어시스템에 관한 것이다. 본 발명은 컴퓨터시스템의 주메모리에 유효하게 사용된다.
최근에, 컴퓨터 시스템의 주메모리를 다수의 메모리뱅크로 분할하여 데이타 병렬 처리를 가능하게 하고 주메모리에서 실제데이타 처리능력을 향상시키기 위한 방법이 공개되었다.
이 방법에서, 기입데이타를 입력시키고 읽기 데이타를 출력시키기 위한 적어도 2데이타 버스선이 제공되었다. 각 데이타 버스선은 버스선의 제어를 용이하게 하고 데이타 처리능력을 향상시키기 위해 입력 및 출력동작용으로 각각 사용된다.
그러나, 이 경우에 입력 또는 출력버스선중 어느 하나가 메모리로의 액세스를 위해 매요청시마다 교대로 선택되기 때문에, 버스선의 이용률에 대한 50% 한계치가 존재하게 된다. 버스선의 이용률에 대한 문제를이 이후에 상세히 설명하기로 한다.
본 발명의 주요목적은 컴퓨터 시스템의 주메모리에 사용될 메모리 액세스 제어시스템을 제공하는 것이다.
본 발명의 또다른 목적은 주메모리 및 메모리제어장치 사이와 메모리 제어장치 및 중앙처리장치 또는 채널처리장치 사이의 데이타 버스선의 이용률을 향상시키고 이 데이타 버스선의 처리능력을 향상시키는 메모리 액세스 제어시스템을 제공하는 것이다.
본 발명에 의해, 2개의 그룹으로 분할된 다수의 메모리뱅크를 갖고 있어 데이타의 병렬처리를 가능하게하는 적어도 하나의 주메모리, 코맨드/어드레스 버스선, 기입데이타 버스선, 및 읽기 데이타 버스선, 및 한 그룹에 속하는 상기 다수의 메모리뱅크에 액세스하기 위한 하나의 요청 및 다른 그룹에 속하는 메모리뱅크에 액세스하기 위한 다른 요청을 동시에 작동시키기 위한 수단으로 구성되어 있는 것을 특징으로 하는 메모리 액세스 제어시스템이 제공된다.
바람직한 실시예를 설명하기전에, 종래의 메모리 액세스 제어시스템에 대해 설명하기로 한다.
제1도는 다수의 메모리뱅크를 갖춘 적어도 1주 메모리(주기억장치)를 사용한 비교적 대규모인 컴퓨터 시스템의 개략 블록도이다.
제1도에서, 참조번호(1-1 내지 1-n)는 다수의 중앙처리장치(CPU)를 나타내고, (2-1 내지 2-n)는 다수의 채널 처리장치(CHP)를 나타내며, (3)는 유지보수장치(MU)를, (4)는 메모리 제어장치(MCU)를, (5)는 주기억장치(MSU)를 각각 나타낸다. 각 CHP(2) 및 CPU(1)는 MCU(4)를 통하여 MSU(5)에 연결된다. MU(3)는 MCU(4)에 직접 연결된다
이 시스템에서, MCU(4)는 CHP(2) 또는 CPU(1)로부터 전송된 MSU(5)로의 액세스를 위한 요청을 수신함으로써 큐(queue)를 형성하고, 큐에서의 순서에 따라 MSU(5)로 액세스 요청을 전송하며, 그리고나서, MSU(5)로부터, 데이타에 대한 액세스를 요청했던 CHP(2) 또는 CPU(1)로 읽기 데이타를 전송한다.
제2도는 종래의 주기억장치 (MSU)(5)의 개략구성도이다. MUS(5)는 다수의 메모리뱅크(12-1 내지12-n)를 갖는 어레이부(10) 및 어드레스 레지스터(13) 및 코맨드 레지스터(14)를 갖고 있는 제어부(11)로 구성된다.
메모리뱅크(12-1 내지 12-n)의 각각은 데이타를 개별적으로 읽고 기입할 수 있다.
메모리 어드레스는 인터리빙(interleaving) 방법에 의해 메모리뱅크(12-1 내지 12-n)의 각각에 할당된다. 즉, 한 단어당 8바이트인 경우에, 바이트 어드레스가 각 메모리뱅크(12)에 할당된다. 즉, 제2도에 표시된 바와 같이, 메모리뱅크(12-1)는 "0"이고, 메모리뱅크(12-2)는 "8"이며, 메모리뱅크(12-3)는 "16"이고, …메모리뱅크(12-n)는 "8×(n-1)"이다.
이 시스템의 동작을 이 이후에 설명하기로 한다. MCU(4)는 MSU(5)의 어드레스 레지스터(13)로 액세스될 메모리어드레스를 세트시키며, 예를 들어 CPU(1)로부터의 액세스 요청에 의해 MSU(5)의 코맨드 레지스터 (14)에 읽기 및 기입코맨드를 세트시킨다. 기입 모우드에 있을 경우, MCU(4)는 기입 데이타 레지스터(15)에 기입될 데이타를 동시에 세트시킨다.
MSU(5)는 디코더 (19)에서 레지스터 (13)의 내용중 일부에 의존한 디코딩된 출력에 의해 메모리뱅크중 하나를 선택하며, 기입 데이타 레지스터 (15)의 기입 데이타를 메모리뱅크(12)에 포함된 각 뱅크 데이타 레지스터의 기입 데이타부(WDi)에, 메모리뱅크(12)에 포함된 뱅크 메모리와 뱅크 데이타 레지스터에 기입 인에이블 신호를 전송한다. 그리고 어드레스 레지스터(13)의 어드레스 부분을 각 뱅크 레지스터의 어드레스부(Ai)에게로 전송한다. 따라서, 디코더 (19)의 내용에 의존하여 디코딩된 출력에 의해 선택된 한 메모리뱅크만이 액세스 요청에 의해 동작된다.
읽기 동작시에, 선택된 메모리뱅크(12)로부터 읽혀질 데이타가 읽기 데이타 레지스터(16)로 세트되고, 읽기 데이타 레지스터(16)로부터 MCU(4)로 전송된다.
이 경우에, 메모리뱅크(12)에서 어드레스레지스터(14)로부터 뱅크 어드레스 레지스터로 메모리 어드레스를 세트시키기 위한 동작은 적어도 1사이클을 차지하며, 일반적으로 메모리뱅크(12) 자체내의 액세스 동작은 몇몇 사이클을 차지하게 된다. 따라서 동작상태에 있는 메모리뱅크(12)가 이 기간동안 액세스 동작에 의해 점유되더라도, 또다른 메모리뱅크(12)가 다음 메모리 어드레스를 순서적으로 세트시킬 수 있다.
다수의 메모리뱅크를 갖춘 메모리에서, 1사이클당 1단어의 읽기 및 기입 데이타가 매우 높은 이용률 로MSU(5)로부터 입력되거나 출력될 수 있다.
그러나, 제2도에 표시된 종래 구조에서 버스선(17) 또는 버스선(18)중 어느 하나가 각 액세스 요청에 대해 교대로 사용되기 때문에, 상기 설명한 데이타 처리능력이 최대치로 된다. 결과적으로, 각 버스선에 대한 이용률은 50%의 최대치를 초과할 수 없다.
실제 처리능력의 개선과 같은 더 효과적인 이용이 종래 메모리 액세스 제어시스템에서 아직 충분히 달성되지 않았다.
본 발명의 실시예에 의한 메모리 액세스 제어시스템을 지금 설명하기로 한다.
제3도는 본 발명의 실시예에 의한 주기억장치(MSU)(5')의 개략적인 구조를 나타낸다.
제3도에서, 동일한 참조번호는 제2도와 동일한 부분을 나타낸다. 주기억장치(MSU)(5')는 워드 어드레스 수가 흘수 또는 짝수인가에 따라서 한그룹(12a0내지 12an)에 속하는 짝수 메모리뱅크(짝수 뱅크) 및 다른 그룹(12bo내지 12bn)에 속하는 흘수 메모리뱅크(흘수 뱅크)와 같이 2개 그룹의 메모리뱅크로 분할된 어레이부(10')로 구성된다. 각 메모리어드레스는 종래 메모리뱅크의 경우와 같이 인터리빙 방법에 의해 각 메모리뱅크에 할당된다.
본 발명에서, 메모리뱅크로의 액세스를 얻는데 2워드 액세스 코맨드가 사용된다. 2워드 코맨드는 예를 들어 16바이트(1단어당 8바이트×2)로 구성되고 순차 어드레스에 의해 구성된 2워드의 액세스에 의해 2메모리뱅크를 표시할 수 있다.
MSU(5')의. 기본동작을 이하 설명하기로 한다. 메모리 제어장치(MCU)로부터 전송된 메모리 어드레스 및 코맨드는 어드레스 레지스터(13)와 코맨드 레지스터(14)에 의해 수신된다.
레지스터(14)에 의해 수신된 코맨드가 2워드 코맨드가 아닐 경우, 즉 8바이트의 1워드 코맨드일 경우, 1메모리뱅크만이 작동된다. 이 경우에, MSU(5')는 종래 시스템에 대해서와 같이 동일한 절차로 동작한다.
레지스터(14)에 의해 수신된 코맨드가 2워드 코맨드인 경우, 디코더(30)는 짝수 뱅크 그룹 및 홀수 뱅크 그룹으로부터 교대로 순차 어드레스를 갖는 각각 1메모리뱅크에 의해 하나를 선택한다. 따라서 근접해 있는 짝수 및 홀수 뱅크로부터 2메모리뱅크가 디코더(30)에 의해 선택된다. 이 경우에, 짝수 어드레스를 갖는 짝수 뱅크는 우선 소위 2워드 경계(16바이트 경계)의 헤드 메모리 어드레스에 의해 먼저 표시된다.
제4A 내지 제4D도는 제3도에 표시된 주기억장치의 상세한 블록도이다. 제4A 내지 제4D도에서, 짝수뱅크(0,2,4,6…, N-1)의 참조번호는, 제3도에 표시된 짝수 뱅크(12a0,12a1, 12a2,…12an)에 대응한다. 마찬가지로, 홀수 뱅크(1,3,5,…N)는 제3도에 표시된 홀수 뱅크(12b0,12b1,12b2,…12bn)에 대응한다. 짝수이건 홀수이건간에 각 메모리뱅크는 어드레스 레지스터(A) 기입 데이타 레지스터(WD), 및 읽기 데이타 레지스터(RD)로 구성된 뱅크 레지스터로 구성된다. 참조번호(20과 23)는 선택기 (SEL)를 나타낸다. 선택기(23)는 부분 기억 데이타를 위해서만 사용되며, 부분 기억데이타를 기입데이타로 조합시키는 기능을 한다. 선택기(20)는 2가지 기능을 갖고 있으며, 그것은 부분 기억데이타를 기입데이타로 조합시키고 그리고 제어파이프라인(21)의 출력에 따라 읽기 데이타의 출력 타이밍을 얻는 기능이다. 참조번호(21)는 제어파이프라인(CTRL)(21a)과 기입데이타 파이프라인(WD)(21b)으로 구성된 파이프라인 레지스터이다. CTRL파이프라인(21a)은 액세스 요청을 시프트시킴으로써 읽기 데이타의 출력 타이밍을 제어하며, WD파이프라인(21b)은 하기와 같이 부분 기억데이타를 제어한다. 참조번호(22)는 오류 수정코드(ECC)를 발생시키기 위한 수단을 나타낸다. 참조번호(30)는 코맨드(CMD) 레지스터(14)로부터 전송된 2워드 코맨드에 의존해서 선택된 메모리뱅크를 작동시키는 "뱅크고우(GO)"를 발생시키기 위한 디코더이다.
제5A도 및 5B도는 코맨드 레지스터(14), 어드레스 레지스터(13), 각 메모리뱅크 및 CTRL/WD 파이프라인(21a 및 12b)에서의 동작에 대한 타이밍 챠트도이다.
그림에서 일점쇄선 위의 부분은 메모리 제어장치측이다. 제4도에 표시된 MSU(5')의 동작은 제5도에 표시된 타이밍 챠트도를 참조로 더 상세히 설명할 것이다.
참조문자(T0, T1, T2…T19)는 각 레지스터 및 메모리뱅크의 동작을 위한 액세스 요청타이밍을 나타낸다. 각 타이밍간의 주기억 1액세스 요청 사이클과 같다.
타이밍(T2)에서, 어드레스 레지스터(MSU ADDR) (13)는 타이밍(T1)에서 메모리제어장치(MCU)내의 코맨드/어드레스 레지스터(MS CMD/ADDR)로부터 전송된 메모리 어드레스를 수신한다. 코맨드 레지스터(MSU CMD) (14)는 또한 예를 들어 타이밍(T1)에서 MCU내의 MS CMD/ADDR로부터 전송된 2워드 코맨드를 수신하고 기입 데이타 레지스터 (MUS WDR) (15)는 또한 타이밍(T1)에서 MCU내의 기입데이타 레지스터 (MS WDR)로부터 전송된 기입 데이타를 수신한다. 16바이트 코맨드와 같은 2워드 코맨드가 전송될 경우, MSU CMD(14)는 16바이트 코맨드를 디코더(DEC)(30)로 전송시킨다. 더코더(30)는 "뱅크고우" 코맨드를 예를 들어 선택될 짝수 뱅크(0) 및 홀수 뱅크(1)와 같은 대응 2메모리뱅크로 발생시키며, 이러한 뱅크를 작동시킨다.
기입 모우드의 타이밍(T3)에서, 짝수 뱅크(0)내의 뱅크 어드레스 레지스터(A0) 및 홀수 뱅크(1)내의 뱅크어드레스 레지스터(A1)는 메모리 어드레스를 동시에 수신하며, 짝수 뱅크(0)내의 뱅크기입 데이타 레지스터(WD0)는 또한 기입 데이타를 수신한다. 그러나, 홀수 뱅크(1)내의 뱅크 기입 데이타 레지스터(WD1)는 타이밍(T4)에서와 같은 1사이클의 지연후에 기입데이타를 수신한다. MSU CMD(14)에 의해 수신된 코맨드가 2워드 코맨드가 아닌 경우, 1메모리뱅크만이 디코더 (30)를 통해서가 아니라 MSU ADDR(13) 및 MSU WDR(15)에 의해 작동된다.
읽기 모우드의 타이밍(T4)에서, 짝수 뱅크(2)내의 어드레스 레지스터(A2) 및 홀수 뱅크(3)내의 어드레스 레지스터(A3)는 읽기 어드레스를 동시에 수신하며 짝수 뱅크(2)내의 읽기 데이타 레지스터 (RD2)는 타이밍(T12)에서와 같이 8사이클후에 기억데이타를 독출하며, 이 독출데이타는 ECC 레지스터 (22)를 거쳐 읽기 데이타 레지스터 (MSU RDR) (16)로부터 출력된다. 그러나, 홀수 뱅크(3)내의 읽기 데이타 레지스터(RD3)는 타이밍(R13)에서와 같이 1사이클의 지연후에 기억데이타를 독출한다. 이러한 독출제어는 제어파이프라인(CTRL)(21a)에 의해 수행된다.
제5A 및 제5B도의 상부에 표시한 바와 같이, MCU내의 코맨드 레지스터(MS CMD)는 2워드 코맨드(FST 16바이트 및 FCH16바이트; 여기서 FST는 전기억데이타이고 FCH는 인출데이타임)로 구성된 "기입" 및 "읽기" 명령을 교대로 코맨드시킬 수 있다.
상기에서 언급했듯이, MCU내의 어드레스 레지스터 (MS ADDR)는 코맨드를 어드레스 레지스터 (MSU ADDR)(13)로 전송하며, MSU ADDR(13)은 "기입"(기억) 및 "읽기"(인출) 모우드를 위해 짝수 및 홀수 뱅크내의 2메모리뱅크를 지정한다. 따라서, 각 타이밍에서, MSU ADDR(13)은 매사이클당 2메모리뱅크를 항상 작동시킬 수 있다. 이러한 동작은 짝수 및 홀수 뱅크에서의 다른 메모리뱅크에 대해서와 마찬가지로 수행된다.
명확히 알 수 있듯이, 2워드 코맨드로 구성된 기입 또는 읽기 액세스 요청이 MCU 내의 MS CMD/ADDR로부터 교대로 그리고 순차적으로 발생될 경우, MSU ADDR(13)은 하위 뱅크 어드레스의 일부에 의존해서 짝수 및 홀수 뱅크내의 2메모리뱅크를 지정하고, MSU WDR(15)은 소정의 타이밍에서 기입 데이타를 지정된 메모리뱅크로 전송시킨다.
따라서, 도면에서 알 수 있는 바와 같이, 타이밍 (T13)후에, MSU WDR(15) 및 MSU RDR(16)은 데이타를 동시에 보유한다. 즉 MSU WDR(15)는 기입 데이타를 보유하고 MSU RDR(16)는 읽기 데이타를 보유한다.
결과적으로, 데이타 버스선(17과 18)의 실제처리능력 즉, 사용효율은 최대 효율치인 100%로 향상될 수 있다.
CTRL 파이프라인(21a)은 시프트 레지스터의 기능을 한다. 이러한 파이프라인(21a)은 각 피치 (P1, P2…)에 의해 MSU CMD(14) 및 MSU ADDR(13)로부터 액세스 요청입력을 시프트시킬 수 있다. 예를 들어, MCU내의 "MS 고우"에 대한 액세스 요청사이클(1)의 시프트가 타이밍(T2)에서 개시되며, 여기서 짝수 뱅크(0) 및 홀수 뱅크(1)가 지정된다. 마찬가지로, 액세스 요청 사이클(2)의 시프트는 타이밍(T3)에서 개시되며, 여기서 짝수 뱅크(2) 및 홀수 뱅크(3)가 지정된다.
사이클(2)의 시프트된 피치가 타이밍(P9)에 도달하는 경우, 짝수 뱅크(2)의 RD2의 읽기 데이타는 선택기(SEL)(20)내의 시프트된 데이타 및 읽기 데이타간의 대응을 고려해서 MSU RDR(16)로 출력된다.
다음 타이밍(P10)에서 홀수 뱅크(3)의 RD3의 읽기 데이타는 MSU RDR(16)로 출력된다. 이 경우에, CTRL 파이프라인(21a)은 RD3의 출력을 제어하며, RD2의 출력에 대한 1사이클의 지연후에 RD3가 읽기데이타를 출력시키도록 1액세스 사이클 만큼 지연된다. 사이클(4)의 타이밍(P9및 D10)에서, RD6및 RD7의 읽기데이타가 사이클(2)에서와 동일한 방식에 의해 출력된다.
제4C도에 표시된 WD파이프라인(21b)은 8바이트 기입데이타중 2바이트만 변경시키는데 사용된다. MSU WDR(15)로부터의 기입데이타는 파이프라인(21b)에 인가된다.
2버스선(PL1및 PL2)은 이 동작을 위해 사용된다. 즉, 부분 기억 데이타 예를 들어 2바이트 기입데이타가 SEL(20)로 전송되어 8바이트 읽기 데이타로 조합된다. 이 조합된 8바이트 기입 데이타는 ECC(22)를 거쳐 SEL(23)로 전송된다. ECC(22)는 새로운 오류 수정코드를 새로운 8바이트 기입 데이타로 공급한다.
SEL(23)의 출력 데이타는 이 때 상기에서 설명했던 8바이트 기입 데이타로서 지정된 메모리뱅크에 기입된다. 제6A 및 6B도는 본 발명의 실시예에 의한 메모리 제어장치(MCU)(4')의 상세한 블록도이다. 제6B도에서 또다른 주기억장치(MSU)(5")는 버스선을 통해 MCU(4')로 연결되고, 중앙처리장치(CPU0,CPU1)및 채널처리장치 (CHP)도 또한 버스선을 통해 MCU(4')로 연결된다.
실제처리능력을 향상시키기 위해, MCU(4')는 예를 들어 CPU(0)에서 어드레스 레지스터 (MSAR)로부터 전송된 어드레스 코맨드용 2입력포트(P0및 P1), CPU(1)용 2입력포트(P0및 P1) 및 CHP용 4채널포트(P0, P1, P2및 P3)를 구비한다.
MCU(4')는 또한 각각의 CPU(0) 포트, CPU(1)포트 및, CHP포트에 대응하는 기입 데이타 포트를 포함한다.
예를 들어, CPU(0) 포트(WD)는 포트(P0)에 대응하는 포트(P0U및 P0L), 포트(P1)에 대응하는 포트(PlU및 P1L)로 구성된다. 포트(P0U)는 상위 8바이트용이고 포트(P0L)는 하위 8바이트용이다. 따라서, 각 포트(P0, P1, P2및 P3)는 16바이트 용량으로 구성되며, CHP 포트(WD)는 64바이트(16바이트×4) 용량으로 구성된다. 각 포트는 본 발명에 의해 적어도 2워드의 데이타(예를 들어, 8바이트×2)의 용량으로 구성된다.
명확히 알 수 있듯이, MCU의 실제 처리능력을 향상시키기 위해 각 CPU 및 CHP에 대응하는 다수의 포트가 MCU(4')내에 제공된다. MSU 및 MCU간의 실제 처리능력이 메모리뱅크의 상기 설명한 분할 및 제어를 사용해서 향상되므로, MCU 및 CPU 또는 CHP간의 실제처리 능력을 향상시키는 것이 필요하기 때문에 이러한 포트가 제공된다.
제6A 및 6B도에서, 우선 순위회로(41)는 각 CPU(0) CPU(1) 및 CHP포트로부터 전송된 어드레스의 우선 순위를 결정하며, 우선 순위 결정에 의해 선택된 어드레스를 기입 데이타 선택 레지스터(42)로 전송시킨다.
레지스터 (42)는 우선 순위 회로(41)에 의해 선택된 우선순위 어드레스의 대응 포트를 인식하며, 대응 기입 데이타를 기입 데이타 레지스터(MS WDR)를 거쳐 MSU(5') 또는 MSU(5")로 전송시킨다. 이 경우에, 레지스터(42)는 2사이클당 16바이트(상위 8바이트가 항상 먼저 선택되고, 그리고 나서 하위 8바이트가 선택됨)와 같은 2워드 코맨드, 또는 1사이클당 8바이트(이 경우에, 상위 8바이트만이 사용됨)와 같은 1워드 코멘드를 선택하는 기능을 한다.
뱅크비지(BUSY) 레지스터(43)는 바로 이전에 액세스된 것과 동일한 메모리뱅크를 지정하는 다음 액세스를 제어하기 위해 우선 순위 회로(41)에 의해 액세스된 뱅크의 플래그를 기억하는데 사용된다. 바로 이전에 액세스된 메모리뱅크가 "비지 (busy)"이므로, 동일한 메모리뱅크가 다시 지정 될경우, 다음 액세스가 액세스 충돌을 막기 위해 소정의 기간동안 지연되어야 하기 때문에 이러한 플래그 동작이 사용된다.
파이프라인(44)은 MSU(5') 및 MSU(5")의 독출 타이밍을 감시함으로써 MSU(5') 및 MSU(5")로부터 독출된 인출데이타를 선택한다. 파이프라인(44)은 또한 데이타전송, 기억완료등을 CPU와 CHP에 대해서 보고한다.
MSU(5')와 MSU(5")간의 선택은 양헤드 어드레스간의 대응에 따라 각 MSU 및 파이프라인(44)에 기억된 헤드 어드레스에 의해 수행된다.
CPU에서, 기억버퍼(SB)는 어드레스 레지스터(ADDR) 및 기입 데이타 레지스터(WDU 및 WDL)를 포함한다. 기억버퍼(SB)는 캐쉬 레지스터(표시되어 있지않음)와 함께 사용된다. 레지스터(WDU 및 WDL)의 각각은 1어드레스당 총 16바이트의 데이타와 같은 상위 8바이트 데이타 및 하위 8바이트 데이타를 포함한다. 16바이트의 기억(기입) 액세스를 위해, 기억버퍼(SB)는 2액세스 사이클당 2워드 액세스와 같은 16바이트 데이타 액세스를 출력시킨다. 예를 들어 "이동" 코맨드, 또는 "기억-멀티" 코맨드와 같은 8바이트 이상의 데이타 기억액세스가 존재할 때마다 일반적으로 16바이트 데이타 액세스가 사용된다 8바이트 데이타의 기억 액세스를 위해서는 상위 8바이트만이 1사이클당 데이타 액세스를 위해 사용된다.
따라서, 16바이트 액세스와 8바이트 데이타 액세스간, 즉 2워드 액세스와 1워드 액세스간의 구별은 수신된 코맨드의 종류(예를 들어 "이동", "기억-멀티"등) 및 기입 데이타의 데이타 길이에 의존한다.
제7 및 8도는 메모리뱅크의 제어회로를 나타낸다. 제7도에 표시된 제어회로는 각 짝수 뱅크의 입력부에 제공되며, 제8도에 표시된 제어회로는 각 홀수 뱅크의 입력부에 제공된다.
제7도에서, 회로의 하위부는 일실시예로서 3비트 카운터이다. 플립플롭(FF1)은 최상위 비트용으로 사용되고, 플립플롭(FF3)은 최하위 비트용으로 사용된다. 디코더(30)로부터 발생된 "뱅크고우" 신호가 OR게이트(OR1)로 입력될 경우, 이 회로는 "0"에서부터 카운트하기 시작한다. 출력 OR게이트(OR2)는 카운트가 "1"에서 "7"사이에 있을 경우 항상 하이레벨에 도달하고 클록 보유 신호(CLK보유)를 출력시킨다.
신호(CLK보유)는 온으로 되어 있는 경우 레지스터의 내용을 보유시킨다. 클럭신호의 입력은 CLK 보유가 온으로된 경우 금지된다.
"뱅크고우"가 중지되었더라도 CLK보유가 출력된 경우(뱅크 고우가 1사이클 동안만 출력된 경우), 카운트는 계속된다. 그리고, 카운트가 "7"에서 "0"으로 복귀할때 CLK보유의 발생은 중지되고 카운트 또는 중지 된다.
따라서, 레지스터(ADDR 및 WDR)의 각각의 내용이 CLK 보유에 의해 보유되므로, 다음 액세스 요청은 CLK보유가 온으로되는 동안 수신될 수 없다.
짝수 뱅크에 대해, 메모리 어드레스의 헤드에 제공된 동작로드(OPC WR)는 코맨드가 1워드 코맨드(8바이트 코맨드)인가 2워드 코맨드(16바이트 코맨드)인가를 나타낸다. 따라서, 뱅크고우 및 OPC WR이 AND게이트를 통하여 플립필롭(FFO)으로 입력되는 경우, 하이레벨 신호를 갖는 기입 인에이블 신호(RAMWE)는 플립플롭(FF)으로부터 메모리뱅크로 직접 출력된다.
제8도에서, 회로의 하위부는 제7도에 표시된 회로에서와 같이 3비트 카운터이다. 따라서, 플립플롭(FF1)은 최상위 비트용으로 사용되고, 플립플롭(FF3)은 최하위 비트용으로 사용된다. 동작코드가 16바이트 액세스를 나타내지 않는 경우, 기입클록 보유신호(WR CLK보유)는 어드레스 클록보유신호(AD CLK보유) 및 기입 데이타 클록보유신호(WD CLK보유)와 등가적으로 사용된다. 이 경우에, 이 회로의 동작은 제7도에 표시된 회로의 동작과 같다.
동작코드가 16바이트 액세스를 나타내는 경우, WD CLK 보유신호는 WR CLK보유의 신호에서 1사이클만큼 지연되며 제2사이클에서 데이타를 수신한다. AD CLK 보유신호가 WR CLK보유신호보다 1사이클만큼 더 길경우, AD CLK보유는 여분의 1사이클 동안 어드레스를 보유한다.
동작코드(16B)가 16바이트 액세스를 나타내는 경우, 16바이트 액세스가 플립플롭(FF)으로 입력된다면 기입 인에이블(WE)의 출력 타이밍은 AND게이트와 플립플롭회로 둘다의 사용에 의해 1사이클만 지연된다.
카운트가 "7"로 될 경우, 16바이트 액세스는 플립플롭(FFO)의 사용에 의해 1사이클 만큼 지연된다. 따라서, AD CLK 보유는 OR게이트의 출력에 의해 1사이클 만큼 지연된다.

Claims (14)

  1. 단일 액세스 요구를 발생하는 프로세서를 위한 메모리 액세스 제어시스템에 있어서, 2그룹으로 분할되는 다수의 메모리뱅크(12a0,12a1,…12an, 12b0,12b1,…12bn)를 가지는 적어도 하나의 주메모리(5', 5") ; 데이타 전송용 및 상기 주메모리에 모두 접속되는 코맨드/어드레스 버스선(14, 13), 기입 데이타 버스선(15) 그리고 읽기 데이타 버스선(16)을 포함하는 버스수단; 및 코맨드/어드레스 버스선상에 전송되는 단일 액세스 요구를 위하여 기입 데이타 버스선 또는 판독 데이타 버스선중 어느 하나상에서 순차적으로 시행되도록하기 위하여 각 그룹으로부터 하나와 2데이타 전송을 허용하는 단일 액세스 요구에 응하여 1그룹에 속하는 상기 다수의 메모리뱅크중의 하나의 액세스하기 위한 1액세스와 다른 그룹에 속하는 상기 다수의 메모리뱅크중의 하나를 위한 다른 액세스를 작동시키기 위한 상기 버스수단에 접속되는 작동수단을 포함하며, 상기작동수단은 1그룹을 위한 제1어드레스를 가지는 단일 액세스 요구가 2워드 액세스인 것을 검출하기 위한검출수단; 2워드 액세스의 검출에 응하여 다른 그룹을 위한 제2어드레스를 발생시키기 위한 수단; 제1어드레스에 따라 액세스를 시작하기 위한 그리고 제2어드레스에 따라 액세스를 시작하기 위한 시짝수단을포함하는 것을 특징으로 하는 메모리 액세스 제어시스템.
  2. 제1항에 있어서, 상기 다수의 메모리뱅크중 상기 2그룹이 짝수로 이루어진 메모리뱅크(12a0, 12a1,…12an) 및 홀수로 이루어진 메모리뱅크(12b0, 12b1,…12bn)로 구성되어 있는 것을 특징으로 하는 메모리액세스 제어 시스템 .
  3. 제1항에 있어서, 상기 액세스 요청 작동 수단이, 2워드 코맨드를 전송하고 선택된 메모리뱅크의 어드레스를 지정하기 위한 코맨드/어드레스 레지스터 (13,14), 지정된 메모리뱅크를 작동시키기 위한 디코더(30), 기입데이타를 전송하기 위한 기입데이타 레지스터(15) 및 읽기 데이타를 전송하기 위한 읽기 데이타 레지스터 (16)로 구성되어 있는 것을 특징으로 하는 메모리 액세스 제어시스템.
  4. 제1항에 있어서, 상기 작동수단이 읽기 데이타의 출력 타이밍을 제어하기 위한 제어파이프라인 레지스터 (21a), 부분 기억데이타의 기입타이밍을 제어하기 위한 기입데이타파이프라인 레지스터(21b) 및 상기부분기억 데이타를 상기 기입 데이타와 조합시키기 위한 2개 선택기(20, 23)를 더 포함하고 있는 것을 특징으로 하는 메모리 액세스 제어시스템.
  5. 제1항에 있어서, 상기 작동수단이 더욱이 상기 다수의 메모리뱅크에 대응하며, 각각 어드레스 레지스터 (A0…AN), 기입데이타 레지스터 (WD0-WDN) 및 잃기 데이타 레지스터 (RD0…RDN)를 구비하는 뱅크 레지스터를 포함하는 것을 특징으로 하는 메모리 액세스 제어시스템.
  6. 제2항에 있어서, 상기 짝수 메모리뱅크(12a0,…12an) 및 근접한 홀수메모리뱅크(12b0,…12bn)가 상기 2워드 코맨드에 의존한 상기 어드레스 레지스터(13)에 의해 동시에 액세스되며, 상기 짝수 메모리뱅크(12a0,…12an)는 상기 액세스의 동일한 타이밍에서 데이타를 기억시키나, 상기 홀수 메모리뱅크(12b0,…12bn)는 상기 짝수 메모리뱅크(12a0,…12an)보다 1사이클의 지연후에 데이타를 기억시키는 것을 특징으로 하는 메모리 액세스 제어시스템.
  7. 제2항에 있어서, 상기 짝수 메모리뱅크(12a0,…12an) 및 근접한 홀수 메모리뱅크(12b0,…12bn)가 상기 2워드 코맨드에 의존한 상기 어드레스 레지스터(13)에 의해 동시에 액세스되며, 상기 짝수 메모리뱅크(12a0,…12an)는 상기 액세스 후의 소정사이클 경과후의 타이밍에서 데이타를 독출하나, 상기 홀수 메모리뱅크(12b0,…12bn)는 상기 제어 파이프라인 레지스터(21a)의 제어하에 상기 짝수 메모리뱅크(12a0,…12an)보다 1사이클의 지연후에 데이타를 독출시키는 것을 특징으로 하는 메모리 액세스 제어시스템.
  8. 제2항에 있어서, 상기 짝수 메모리뱅크(12a0,…12an)는 상기 메모리뱅크의 입력부에 제공된 기입데이타 레지스터 및 어드레스 레지스터의 내용을 보유하기 위한 것으로서 플립플롭 게이트(FF1, FF2, FF3),AND게이트(AND), OR게이트(OR1, OR2) 및 배타적 OR게이트(EOR, EOR(V))로 구성되는 카운터 회로를 구비하는 것을 특징으로 하는 메모리 액세스 제어시스템.
  9. 제2항에 있어서, 상기 홀수 메모리뱅크(12b0,…12bn)는 상기 메모리뱅크의 입력부에 제공된 기입데이타 레지스터 및 어드레스 레지스터의 내용을 보유하여 상기 메모리뱅크메모리의 기입 및 읽기 타이밍을 1사이클 만큼 지연시키기 위한 것으로서, 플립플롭 게이트(FF0, FF1, FF2, FF3), AND게이트(AND), OR게이트(OR), 및 배타적 OR게이트(EOR)로 구성되는 카운터 회로를 구비하는 것을 특징으로 하는 메모리 액세스 제어시스템 .
  10. 제3항에 있어서, 상기 2워드 코맨드는 2개 8바이트 코맨드로 이루어진 16바이트 코맨드로 구성되어있는 것을 특징으로 하는 메모리 액세스 제어시스템.
  11. 제1항에 있어서, 상기 시스템이 상기 주메모리내의 상기 코맨드/어드레스 레지스터 및 상기 읽기 데이타 레지스터 및 상기 기입 데이타 레지스터를 제어하기 위한 메모리 제어 유니트를 더 포함하는 것을 특징으로 하는 메모리 액세스 제어시스템.
  12. 제11항에 있어서, 상기 메모리 제어장치(4')가 중앙처리장치(1-1,1-2) 및 채널 처리장치(2-1)를 위한 다수의 입력포트(P0, P1, P2, P3, P0U, P0L, P1I, P1L)를 구비하는 것을 특징으로 하는 메모리 액세스 제어시스템.
  13. 제12항에 있어서, 상기 다수의 입력포트의 각각의 상위 8바이트 포트(P0U, P1U) 및 하위 8바이트 포트(P0L, P1U)로 되어 있는 적어도 2입력포트(P0U와 P0L 또는 P1U와 P1L)로 구성되어 있는 것을 특징으로 하는 메모리 액세스 제어시스템.
  14. 제1항에 있어서, 상기 기입 데이타 버스선(17) 및 읽기 데이타 버스선(18)이 데이타의 병렬 처리를 위해 동시에 사용되는 것을 특징으로 하는 메모리 액세스 제어시스템.
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