JPH0740241B2 - リクエストキャンセル方式 - Google Patents
リクエストキャンセル方式Info
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- JPH0740241B2 JPH0740241B2 JP1008064A JP806489A JPH0740241B2 JP H0740241 B2 JPH0740241 B2 JP H0740241B2 JP 1008064 A JP1008064 A JP 1008064A JP 806489 A JP806489 A JP 806489A JP H0740241 B2 JPH0740241 B2 JP H0740241B2
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- Japan
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- bank
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- cycle
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- 238000000034 method Methods 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
- G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔概要〕 記憶装置へのリクエストをキャンセルするリクエストキ
ャンセル方式に関し、 バンクビジーフラグ群から取り出したアクセス対象のバ
ンクがビジーでない場合に、後続アクセスの当該バンク
と前サイクでバンクビジーでないとされたアクセス対象
の先行アクセスのバンクとが一致するか否かを比較する
比較器を設け、一致する場合に後続アクセスをキャンセ
ルし、バンクビジー検索処理がディレイによってマシン
サイクル内に修まらない事態を解消することを目的と
し、 記憶装置のバンクのビジー状態を格納するバンクビジー
フラグ群と、このバンクビジーフラグ群から取り出した
アクセス対象のバンクがビジーでない場合に、後続アク
セスの当該バンクと前サイクルでバンクビジーでないと
されたアクセス対象の先行アクセスのバンクとが一致す
るか否かを両アクセスのアドレスをもとに比較する比較
器とを備え、この比較器によって一致が検出された場合
に、一致した後続アクセスのリクエストをキャンセルし
て記憶装置およびパイプラインに送出しないように構成
する。
ャンセル方式に関し、 バンクビジーフラグ群から取り出したアクセス対象のバ
ンクがビジーでない場合に、後続アクセスの当該バンク
と前サイクでバンクビジーでないとされたアクセス対象
の先行アクセスのバンクとが一致するか否かを比較する
比較器を設け、一致する場合に後続アクセスをキャンセ
ルし、バンクビジー検索処理がディレイによってマシン
サイクル内に修まらない事態を解消することを目的と
し、 記憶装置のバンクのビジー状態を格納するバンクビジー
フラグ群と、このバンクビジーフラグ群から取り出した
アクセス対象のバンクがビジーでない場合に、後続アク
セスの当該バンクと前サイクルでバンクビジーでないと
されたアクセス対象の先行アクセスのバンクとが一致す
るか否かを両アクセスのアドレスをもとに比較する比較
器とを備え、この比較器によって一致が検出された場合
に、一致した後続アクセスのリクエストをキャンセルし
て記憶装置およびパイプラインに送出しないように構成
する。
本発明は、記憶装置へのリクエストをキャンセルするリ
クエストキャンセル方式に関するものである。
クエストキャンセル方式に関するものである。
従来、複数のアクセス元装置から共有する主記憶装置
（MSU）のバンクをアクセスする場合、第４図構成によ
って先行アクセスと、後続アクセスとが同一バンクを使
用しないように制御している。この際、先行アクセスが
バンクビジーフラグ群21から未使用とされたバンクをア
クセス要求し、次のサイクルで後続アクセスが同一バン
クをアクセス要求した場合、図中に点線を用いて示すパ
スによって使用中（ビジー）である旨の検出を行って、
第５図後続アクセス（アクセス元装置（Ｂ））のサイク
ルPR1でアクセス要求を受付ないようにしていたため、
主記憶装置の規模が大きくなるに従い、又はアクセス元
装置が増えるに従い、このパス中に存在する選択器30、
解読器などの論理回路のゲート数やゲート段数などが多
くなり、ディレイが１マシンサイクル内に修まらなくな
ってしまうという問題があった。
（MSU）のバンクをアクセスする場合、第４図構成によ
って先行アクセスと、後続アクセスとが同一バンクを使
用しないように制御している。この際、先行アクセスが
バンクビジーフラグ群21から未使用とされたバンクをア
クセス要求し、次のサイクルで後続アクセスが同一バン
クをアクセス要求した場合、図中に点線を用いて示すパ
スによって使用中（ビジー）である旨の検出を行って、
第５図後続アクセス（アクセス元装置（Ｂ））のサイク
ルPR1でアクセス要求を受付ないようにしていたため、
主記憶装置の規模が大きくなるに従い、又はアクセス元
装置が増えるに従い、このパス中に存在する選択器30、
解読器などの論理回路のゲート数やゲート段数などが多
くなり、ディレイが１マシンサイクル内に修まらなくな
ってしまうという問題があった。
本発明は、バンクビジーフラグ群から取り出したアクセ
ス対象のバンクがビジーでない場合に、後続アクセスの
当該バンクと前サイクルでバンクビジーでないとされた
アクセス対象の先行アクセスのバンクとが一致するか否
かを比較する比較器を設け、一致する場合に後続アクセ
スをキャンセルし、バンクビジー検索処理がディレイに
よってマシンサイクル内に修まらない事態を解消するこ
とを目的としている。
ス対象のバンクがビジーでない場合に、後続アクセスの
当該バンクと前サイクルでバンクビジーでないとされた
アクセス対象の先行アクセスのバンクとが一致するか否
かを比較する比較器を設け、一致する場合に後続アクセ
スをキャンセルし、バンクビジー検索処理がディレイに
よってマシンサイクル内に修まらない事態を解消するこ
とを目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、バンクビジーフラグ群１は、記憶装置
のバンクがビジー状態（使用中）か否かを表す情報を、
アドレスに対応づけて格納するものである。
のバンクがビジー状態（使用中）か否かを表す情報を、
アドレスに対応づけて格納するものである。
比較器13は、バンクビジーフラグ群１から読み出したア
クセス対象のバンクがビジーでない場合に、後続アクセ
スの当該バンクと前サイクルでバンクビジーでないとさ
れたアクセス対象の先行アクセスのバンクとが一致する
か否かを比較するものである。
クセス対象のバンクがビジーでない場合に、後続アクセ
スの当該バンクと前サイクルでバンクビジーでないとさ
れたアクセス対象の先行アクセスのバンクとが一致する
か否かを比較するものである。
キャンセル制御回路15は、比較器13によって一致すると
判別された場合に、一致する後続アクセスのリクエスト
内容をキャンセルするものである。
判別された場合に、一致する後続アクセスのリクエスト
内容をキャンセルするものである。
本発明は、第１図に示すように、バンクビジーフラグ群
１から読み出したビジーフラグによってアクセス対象の
バンクが未使用とされた場合、この後続アクセスの当該
バンクと前サイクルでバンクビジーでないとされたアク
セス対象の先行アクセスのバンクとを比較器13によって
一致するか否かを比較し、一致した場合に、キャンセル
制御回路15が後続アクセスのリクエスト内容をキャンセ
ルし、MSU（主記憶装置）およびパイプラインに当該リ
クセスト内容を送出しないようにしている。
１から読み出したビジーフラグによってアクセス対象の
バンクが未使用とされた場合、この後続アクセスの当該
バンクと前サイクルでバンクビジーでないとされたアク
セス対象の先行アクセスのバンクとを比較器13によって
一致するか否かを比較し、一致した場合に、キャンセル
制御回路15が後続アクセスのリクエスト内容をキャンセ
ルし、MSU（主記憶装置）およびパイプラインに当該リ
クセスト内容を送出しないようにしている。
従って、先行アクセスと、後続アクセスとが同一バンク
をアクセスの対象とし、後続アクセスはそのアクセスの
PR0サイクルでバンクビジーフラグ群１から未使用のバ
ンクビジー信号を得ても、これに続く次のサイクルPR1
で同一バンクと判明した場合に、その後続アクセスのリ
クエスト内容をキャンセルすることにより、従来の第４
図構成におけるパスを構成する回路のディレイによって
バンクビジーか否かを検索する処理が１マシンサイクル
内に修まらなくなる事態の発生を回避することが可能と
なる。
をアクセスの対象とし、後続アクセスはそのアクセスの
PR0サイクルでバンクビジーフラグ群１から未使用のバ
ンクビジー信号を得ても、これに続く次のサイクルPR1
で同一バンクと判明した場合に、その後続アクセスのリ
クエスト内容をキャンセルすることにより、従来の第４
図構成におけるパスを構成する回路のディレイによって
バンクビジーか否かを検索する処理が１マシンサイクル
内に修まらなくなる事態の発生を回避することが可能と
なる。
次に、第１図から第３図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。以下アクセス元装
置（Ａ）が先行アクセス装置、アクセス元装置（Ｂ）が
後続アクセス装置とし、同一バンクをアクセスする場合
について説明する。
成および動作を順次詳細に説明する。以下アクセス元装
置（Ａ）が先行アクセス装置、アクセス元装置（Ｂ）が
後続アクセス装置とし、同一バンクをアクセスする場合
について説明する。
第１に、アクセス元装置（Ａ）のサイクルPR0（第２
図）の動作を説明する。
図）の動作を説明する。
第１図において、先行アクセスであるアクセス元装置
（Ａ）がリクエスト信号（OPコード、アドレスなど）を
インタフェースレジスタ（I0）2-1、3-1に図示のように
設定したことに対応して、アドレスの下位ｎビットを解
読器（DEC）4-1によってデコードして選択器（SEL）1-1
に入力し、バンクビジーフラグ群１から該当バンクがこ
こでは仮に未使用状態の信号を検索器5-1に入力すると
共にインタフェースレジスタ2-1からのアドレスの下位
ｎビットを入力する。検索器5-1は、未使用状態を表す
不一致信号をAND回路6-1に入力する。このAND回路6-1
は、不一致信号と、インタフェースレジスタ3-1から入
力されたリクエスト信号との論理積を演算し、その演算
結果を優先順位制御部７に入力する。第１図において、
使用対象としているバンクが未使用状態であるアクセス
元装置（Ａ）のリクエストの通知を受けた優先順次制御
部７は、インタフェースレジスタ3-1から送出された先
行アクセスのリクエスト内容を選択器（RQSEL）８によ
って選択させてレジスタ（PR1）14に設定すると共に、
アドレス選択信号をレジスタ（PR1′）９に設定する。
また、このサイクルで、後続アクセス元であるアクセス
元装置（Ｂ）がインタフェースレジスタ2-2、3-2にアド
レスおよびリクエストオペコードなどを図示のように設
定したとする。
（Ａ）がリクエスト信号（OPコード、アドレスなど）を
インタフェースレジスタ（I0）2-1、3-1に図示のように
設定したことに対応して、アドレスの下位ｎビットを解
読器（DEC）4-1によってデコードして選択器（SEL）1-1
に入力し、バンクビジーフラグ群１から該当バンクがこ
こでは仮に未使用状態の信号を検索器5-1に入力すると
共にインタフェースレジスタ2-1からのアドレスの下位
ｎビットを入力する。検索器5-1は、未使用状態を表す
不一致信号をAND回路6-1に入力する。このAND回路6-1
は、不一致信号と、インタフェースレジスタ3-1から入
力されたリクエスト信号との論理積を演算し、その演算
結果を優先順位制御部７に入力する。第１図において、
使用対象としているバンクが未使用状態であるアクセス
元装置（Ａ）のリクエストの通知を受けた優先順次制御
部７は、インタフェースレジスタ3-1から送出された先
行アクセスのリクエスト内容を選択器（RQSEL）８によ
って選択させてレジスタ（PR1）14に設定すると共に、
アドレス選択信号をレジスタ（PR1′）９に設定する。
また、このサイクルで、後続アクセス元であるアクセス
元装置（Ｂ）がインタフェースレジスタ2-2、3-2にアド
レスおよびリクエストオペコードなどを図示のように設
定したとする。
第２に、アクセス元装置（Ａ）のサイクルPR1（第２
図）の動作を説明する。
図）の動作を説明する。
第１図において、サイクルPR0で先行アクセスのリクエ
スト内容をレジスタ（PR1）14に設定および先行アクセ
スアドレス選択信号をレジスタ（PR1′）９に設定した
ことに対応して、レジスタ（PR1）のリクエスト内容を
レジスタ（P1）17-1に設定すると共に、レジスタ（PR
1′）９からの選択信号を選択器（ADSEL）10に入力して
選択した先行アクセスのアドレスの下位ｎビットをレジ
スタ（P1′）11に設定する。また、このサイクルはアク
セス元装置（Ｂ）のサイクルPR0でもあり、後続アクセ
スに対して、第１の先行アクセスのサイクルPR0と同様
にして、解読器（DEC）4-2、バンクビジーフラグ群１、
選択器（SEL）1-1、検索器5-2、AND回路6-2を介してバ
ンクが未使用である旨（先行アクセスのサイクルPR1で
は、そのアクセスが使用しようとするバンクについて、
バンクビジーフラグ群１に未だ登録していないために、
未使用となる）を優先順位制御部７に入力する。優先順
位制御部は、後続アクセスのリクエスト内容をレジスタ
（PR1）14に設定すると共に選択信号をレジスタ（PR
1′）９に設定する。
スト内容をレジスタ（PR1）14に設定および先行アクセ
スアドレス選択信号をレジスタ（PR1′）９に設定した
ことに対応して、レジスタ（PR1）のリクエスト内容を
レジスタ（P1）17-1に設定すると共に、レジスタ（PR
1′）９からの選択信号を選択器（ADSEL）10に入力して
選択した先行アクセスのアドレスの下位ｎビットをレジ
スタ（P1′）11に設定する。また、このサイクルはアク
セス元装置（Ｂ）のサイクルPR0でもあり、後続アクセ
スに対して、第１の先行アクセスのサイクルPR0と同様
にして、解読器（DEC）4-2、バンクビジーフラグ群１、
選択器（SEL）1-1、検索器5-2、AND回路6-2を介してバ
ンクが未使用である旨（先行アクセスのサイクルPR1で
は、そのアクセスが使用しようとするバンクについて、
バンクビジーフラグ群１に未だ登録していないために、
未使用となる）を優先順位制御部７に入力する。優先順
位制御部は、後続アクセスのリクエスト内容をレジスタ
（PR1）14に設定すると共に選択信号をレジスタ（PR
1′）９に設定する。
第３に、アクセス元装置（Ａ）のサイクルP1（第２図）
の動作を説明する。
の動作を説明する。
第１図において、サイクルPR1で先行アクセスのリクエ
スト内容をレジスタ（P1）17-1に設定および先行アクセ
スのアドレスの下位ｎビットをレジスタ（P1′）11に設
定したことに対応して、先行アクセスのリクエスト内容
をレジスタ（P2）17-2に設定すると共に、比較器13に対
してレジスタ（P1′）11から読み出した先行アクセスの
アドレスの下位ｎビットを入力およびレジスタ（PR
1′）から選択器（ADSEL）に入力して選択信号によって
選択した後続アクセスのアドレスの下位ｎビットを入力
し、両者が等しいか否かを比較する。この場合には、先
行アクセスと後続アクセスとが同一バンクをアクセスし
ているので、一致（等しい）信号がキャンセル制御回路
（REQ CANCEL CNTL）15に入力すると共に、インバータ1
2-2に入力する。この一致信号の入力されたキャンセル
制御回路15は、AND回路16にＬレベルの信号を送出し
て、レジスタ（PR1）14から送出された後続アクセスの
リクエスト内容がレジスタ（P1）17-1に設定されないよ
うに阻止し、当該後続アクセスのリクエスト内容をキャ
ンセルする（第２図アクセス元装置（Ｂ）のサイクルP1
の×印）。これにより、後続アクセスが先行アクセルに
続くサイクルで同一バンクにリクエスト要求した場合、
後続アクセスのサイクルPR1でキャンセルすることが可
能となる。一方、一致信号の入力されたインバータ12-2
は、これを反転して不一致信号にし、AND回路12-1を介
してバンクビジーフラグ群１の該当バンクにビジーであ
る旨（使用中である旨）を登録する。この登録した以降
は、当該バンクビジーフラグ群１から当該バンクがビジ
ーである旨が読み出されるので、更に遅れたサイクルの
後続アクセスによって同一バンクが使用されることはな
い。
スト内容をレジスタ（P1）17-1に設定および先行アクセ
スのアドレスの下位ｎビットをレジスタ（P1′）11に設
定したことに対応して、先行アクセスのリクエスト内容
をレジスタ（P2）17-2に設定すると共に、比較器13に対
してレジスタ（P1′）11から読み出した先行アクセスの
アドレスの下位ｎビットを入力およびレジスタ（PR
1′）から選択器（ADSEL）に入力して選択信号によって
選択した後続アクセスのアドレスの下位ｎビットを入力
し、両者が等しいか否かを比較する。この場合には、先
行アクセスと後続アクセスとが同一バンクをアクセスし
ているので、一致（等しい）信号がキャンセル制御回路
（REQ CANCEL CNTL）15に入力すると共に、インバータ1
2-2に入力する。この一致信号の入力されたキャンセル
制御回路15は、AND回路16にＬレベルの信号を送出し
て、レジスタ（PR1）14から送出された後続アクセスの
リクエスト内容がレジスタ（P1）17-1に設定されないよ
うに阻止し、当該後続アクセスのリクエスト内容をキャ
ンセルする（第２図アクセス元装置（Ｂ）のサイクルP1
の×印）。これにより、後続アクセスが先行アクセルに
続くサイクルで同一バンクにリクエスト要求した場合、
後続アクセスのサイクルPR1でキャンセルすることが可
能となる。一方、一致信号の入力されたインバータ12-2
は、これを反転して不一致信号にし、AND回路12-1を介
してバンクビジーフラグ群１の該当バンクにビジーであ
る旨（使用中である旨）を登録する。この登録した以降
は、当該バンクビジーフラグ群１から当該バンクがビジ
ーである旨が読み出されるので、更に遅れたサイクルの
後続アクセスによって同一バンクが使用されることはな
い。
第２図は、後続アクセスが先行アクセスと同一バンクに
ついてリクエストを設定した場合の動作を模式的に表し
たものである。アクセス元装置（Ａ）が先行アクセスで
あって、アクセス元装置（Ｂ）が後続アクセスであっ
て、同一のバンクをアクセスするものである。先行アク
セスであるアクセス元装置（Ａ）がサイクルP1の時に、
第１図比較器13によって、アクセス元装置（Ａ）のアド
レスの下位ｎビットと、アクセス元装置（Ｂ）のアドレ
スの下位ｎビットとを比較し、一致した場合に、第２図
図中“×”印を付したように、キャンセル制御回路15が
レジスタ（P1）17-1への後続アクセスのリクエスト内容
の設定をキャンセルするようにしている。
ついてリクエストを設定した場合の動作を模式的に表し
たものである。アクセス元装置（Ａ）が先行アクセスで
あって、アクセス元装置（Ｂ）が後続アクセスであっ
て、同一のバンクをアクセスするものである。先行アク
セスであるアクセス元装置（Ａ）がサイクルP1の時に、
第１図比較器13によって、アクセス元装置（Ａ）のアド
レスの下位ｎビットと、アクセス元装置（Ｂ）のアドレ
スの下位ｎビットとを比較し、一致した場合に、第２図
図中“×”印を付したように、キャンセル制御回路15が
レジスタ（P1）17-1への後続アクセスのリクエスト内容
の設定をキャンセルするようにしている。
次に、第３図を用いて第１図構成の動作を具体的に説明
する。
する。
第３図において、は、先行アクセスであるアクセス元
装置（Ａ）がリクエスト内容（アドレス、リクエストOP
など）をインタフェースレジスタ（I0）2-1、3-1に設定
する。
装置（Ａ）がリクエスト内容（アドレス、リクエストOP
など）をインタフェースレジスタ（I0）2-1、3-1に設定
する。
は、後続アクセスであるアクセス元装置（Ｂ）が１サ
イクル遅れて、同一バンクをアクセスするリクエスト内
容（アドレス、リクエストOPなど）をインタフェースレ
ジスタ（I0）2-2、3-2に設定する。
イクル遅れて、同一バンクをアクセスするリクエスト内
容（アドレス、リクエストOPなど）をインタフェースレ
ジスタ（I0）2-2、3-2に設定する。
は、バンクビジーＡが発生しない。
は、バンクビジーＢが既述したようにサイクルP1で発
生する。
生する。
は、先行アクセスの検索器（Ａ）5-1が不一致（バン
クが未使用状態を表す）を検出する。
クが未使用状態を表す）を検出する。
は、後続アクセスの検索器（Ｂ）5-2が不一致（バン
クが未使用状態を表す）をサイクルPR0、PR1の間のみ検
出する。
クが未使用状態を表す）をサイクルPR0、PR1の間のみ検
出する。
は、アクセス元装置（Ａ）のリクエスト内容が図示の
レジスタを伝播する。
レジスタを伝播する。
は、アクセス元装置（Ｂ）のリクエスト内容がレジス
タPR0、PR1についてのみ伝播し、次のレジスタP1以降に
はキャンセルして伝播しない。
タPR0、PR1についてのみ伝播し、次のレジスタP1以降に
はキャンセルして伝播しない。
は、レジスタPR1′のアドレス選択指示である。先行
アクセスのサイクルPR1の時にI0選択信号を選択器（ADS
EL）10に送出し、後続アクセスのサイクルPR1の時にI1
選択信号を選択器（ADSEL）10に送出する。
アクセスのサイクルPR1の時にI0選択信号を選択器（ADS
EL）10に送出し、後続アクセスのサイクルPR1の時にI1
選択信号を選択器（ADSEL）10に送出する。
は、選択器（ADSEL）10が選択するインタフェースレ
ジスタのアドレス内容である。
ジスタのアドレス内容である。
は、レジスタ（P1′）11に設定されるインタフェース
レジスタのアドレス内容である。
レジスタのアドレス内容である。
は、比較器13が一致を送出するサイクルである。
は、キャンセル制御回路（CANCEL CNTL）がキャンセ
ル指示を送出するサイクルである。これは、で比較器
13からの一致信号を受けたキャンセル制御回路15が既述
したように、レジスタ（PR1）14からレジスタ（P1）へ
の後続アクセスのリクエスト内容の設定をキャンセルす
るサイクルである。
ル指示を送出するサイクルである。これは、で比較器
13からの一致信号を受けたキャンセル制御回路15が既述
したように、レジスタ（PR1）14からレジスタ（P1）へ
の後続アクセスのリクエスト内容の設定をキャンセルす
るサイクルである。
は、主記憶装置インタフェースレジスタ（MUS INTF）
18へ先行アクセスのリクエスト内容のみがレジスタ（PR
1）14から設定され、通知される。
18へ先行アクセスのリクエスト内容のみがレジスタ（PR
1）14から設定され、通知される。
は、先行アクセスがリクエストしたバンクのバンクビ
ジーフラグをバンクビジーフラグ群１に設定する。
ジーフラグをバンクビジーフラグ群１に設定する。
以上説明したように、本発明によれば、後続アクセスが
先行アクセスと同一バンクをアクセスして当該バンクが
未使用中であると判明しても、次のサイクルで同一バン
クと判明した場合に、当該後続アクセスのリクエスト内
容をキャンセルする構成を採用しているため、従来の第
４図構成におけるパスを構成する回路のディレイによっ
てバンクビジーか否かを検索する処理が１マシンサイク
ル内に修まらなくなる事態の発生を回避し、高速化を図
ることができる。
先行アクセスと同一バンクをアクセスして当該バンクが
未使用中であると判明しても、次のサイクルで同一バン
クと判明した場合に、当該後続アクセスのリクエスト内
容をキャンセルする構成を採用しているため、従来の第
４図構成におけるパスを構成する回路のディレイによっ
てバンクビジーか否かを検索する処理が１マシンサイク
ル内に修まらなくなる事態の発生を回避し、高速化を図
ることができる。
第１図は本発明の１実施例構成図、第２図は本発明の要
部動作説明図、第３図は第１図回路の動作説明図、第４
図は従来技術の説明図、第５図は従来技術の要部動作説
明図を示す。 図中、１はバンクビジーフラグ群、1-1、８、10は選択
器、2-1、2-2、3-1、3-2はインタフェースレジスタ、5-
1、5-2は検索器、７は優先順位制御部、９、11、14、17
-1、17-2はレジスタ、13は比較器、15はキャンセル制御
回路を表す。
部動作説明図、第３図は第１図回路の動作説明図、第４
図は従来技術の説明図、第５図は従来技術の要部動作説
明図を示す。 図中、１はバンクビジーフラグ群、1-1、８、10は選択
器、2-1、2-2、3-1、3-2はインタフェースレジスタ、5-
1、5-2は検索器、７は優先順位制御部、９、11、14、17
-1、17-2はレジスタ、13は比較器、15はキャンセル制御
回路を表す。
Claims (1)
- 【請求項１】記憶装置へのリクエストをキャンセルする
リクエストキャンセル方式において、 記憶装置のバンクのビジー状態をPR1サイクル（あるい
はPR1サイクル以降）で格納するバンクビジーフラグ群
（１）と、 このバンクビジーフラグ群（１）からPR0サイクルで取
り出したアクセス対象のバンクがビジーでない場合に、
次のPR1サイクルで後続アクセスの当該バンクと前サイ
クルでバンクビジーでないとされたアクセス対象の先行
アクセスのバンクとが一致するか否かをそれぞれのアク
セスのアドレスの所定ｎビット（ｎは整数値であってバ
ンクを示すアドレスビット）を比較して検出する比較器
（13）とを備え、 この比較器（13）によって一致が検出された場合に、一
致した後続アクセスのリクエストをキャンセルして記憶
装置およびパイプラインに送出しないように構成したこ
とを特徴とするリクエストキャンセル方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008064A JPH0740241B2 (ja) | 1989-01-17 | 1989-01-17 | リクエストキャンセル方式 |
| DE69021596T DE69021596T2 (de) | 1989-01-17 | 1990-01-12 | Annullierungssystem für Anforderungen. |
| EP90300377A EP0379316B1 (en) | 1989-01-17 | 1990-01-12 | Request cancel system |
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