JPH052608A - データ検索装置 - Google Patents

Abstract

(57)【要約】 【目的】 ハッシュメモリの有効利用により、ハッシュ
メモリと連想メモリのデータ駆動形計算機のマッチング
メモリ部等に適用し、連想メモリの利用頻度を下げ、連
想メモリのオーバーフローを防ぐデータ検索装置を得
る。 【構成】 ハッシュメモリに、複数ワード同時アクセス
可能なメモリ１を用いる。図の例では、４ワード同時ア
クセス可能な場合を示し、１つのアドレス指定で４ワー
ド同時に読み出される。比較器５もそれぞれのバンクに
対して設けて、読み出結果を直ちに比較できる。メモリ
１への書き込みは、空きバンク検知器８により空バンク
のうち１つだけを選択して書き込むため、複数バンクへ
の書き込みは起こらない。 【効果】 ハッシュアドレス上の同時にアクセスできる
ワードが全て塞がるまで、ハッシュ衝突による連想メモ
リへの書き込みは起こらず、連想メモリの使用頻度が下
がり、連想メモリのオーバーフローを防ぐ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ハッシュ処理され記
憶されたデータの検索装置に関し、特に識別子の一致す
るデータの対を生成し、発火処理するデータ駆動形計算
機に用いて有効なデータ検索装置に関するものである。

【０００２】

【従来の技術】この種のデータ駆動形計算機としては、
図２に示すようなデータ駆動形マイクロプロセッサが既
に本出願人により提案されている（特願平３−４０９８
１号，平成３年２月１２日出願）。図３のプログラム
（データフローグラフ）を実行する場合について、その
動作を説明する。外部から入出力インタフェース部ＩＦ
を経由して入力されたパケットは、図４に示されている
ように、行き先プロセッサ番号（ＰＥ＃）「１」、制御
情報（ＳＥＬ−ＣＯＤＥ）、命令コード（ＯＰＣ）
「＋」、行き先ノード番号＃１、左データ「Ｉ」を含ん
でいる。制御情報ＳＥＬ−ＣＯＤＥのうち、ＰＡＩＲは
マッチングメモリで発火（対生成）処理をするか否か、
ＩＭはデータメモリからオペランド（被演算データ）の
読み出しを行うか否か、Ｉ／Ｏ（Ｏは反転，以下バーＯ
と記す）は演算終了後プロセッサ内で継続処理するか否
か、ＶＥＣＴはベクトル演算対象データであるか否か、
Ｌ／バーＲは発火処理以前に左データ位置に格納されて
いるデータが２項演算の左データとなるデータであるか
否かを示している。

【０００３】外部から入力されたパケット「Ｉ」は、入
出力インターフェース部ＩＦを経由してマッチングメモ
リ部ＭＭに到るが、図４（ａ）に示すように、ＳＥＬ−
ＣＯＤＥのＩＭフラッグが「１」であるため、２項演算
の相手のデータはデータメモリ部ＤＭから読み出すもの
と解釈されて何も処理されずにデータメモリ部ＤＭに送
られる。データメモリ部ＤＭにおいては、ＩＭフラグが
「１」であるため、パケットの右データ位置に格納され
ている値「ｎ」に相当するアドレスに記憶されているデ
ータが読み出され、「ｎ」の代わりに右データ位置に格
納される。

【０００４】データメモリ部ＤＭからは、演算部ＦＡＬ
Ｕとプログラムメモリ部ＰＭに同時にパケットが送出さ
れる。演算部ＦＡＬＵでは、命令コード「＋」に従って
２項演算が実行され、結果データがパケットの左データ
位置に格納される。

【０００５】一方、プログラムメモリ部ＰＭでは、パケ
ットの行き先ノード番号「＃１」に従ってプログラムメ
モリの読み出しが行われ、次の行き先ノード番号「＃
２」、次の命令コード「×」、次の制御情報などが読み
出されてパケット中の相当部分が更新される。なお、行
き先ノード番号が複数あれば、それぞれのノード番号に
対してコピーによるパケットの連続発生が行われる。

【０００６】演算部ＦＡＬＵ、およびプログラムメモリ
部ＰＭで更新されたこれらの情報は、コピー部ＫＣＯＰ
Ｙで連結併合され再び入出力インターフェース部ＩＦに
送られる。コピー部ＫＣＯＰＹでは、１つのノードの演
算結果に対して複数の行き先ノードが存在するような場
合に、演算結果データのコピーが行われ、プログラムメ
モリ部ＰＭで読み出された複数のタグ情報に付与され
て、同一の結果データをもつ複数のパケットが出力され
る。

【０００７】この演算結果パケットが入出力インターフ
ェース部ＩＦを経由して再びマッチングメモリ部ＭＭに
到着したとき、すでにデータ「Ｊ」をもつパケット（図
４（ｂ）参照）がマッチングメモリ部ＭＭに到着して格
納されていれば、これら２つのパケットの行き先ノード
番号が何れも「＃２」であることから、発火処理が行わ
れ、２項演算のためのパケットが生成される。一方、相
手となるパケットが未到着であれば、マッチングメモリ
部ＭＭにおいて相手パケットの待ち合わせを行う。マッ
チングメモリ部ＭＭで生成された前記パケットは、ＩＭ
フラグが「０」であることから、データメモリ部ＤＭを
通過し、演算部ＦＡＬＵとプログラムメモリ部ＰＭに送
られる。演算部ＦＡＬＵでは乗算が実行される。また、
プログラムメモリ部ＰＭでは、次のタグ情報が読み出さ
れ、図４（ｃ）に示すようなパケットに付与される。こ
れらの情報は、コピー部ＫＣＯＰＹで連結併合された後
インタフェース部ＩＦに送られるが、図４（ｃ）に示さ
れているようにＳＥＬ−ＣＯＤＥのＩ／バーＯフラグが
０であることから外部に出力される。

【０００８】以上説明したように、２つの入力を受け入
れたプログラム（データフローグラフ）は、所定の処理
を完了し、結果をパケットの形で出力する。

【０００９】図５は上記マッチングメモリ部ＭＭの一構
成例を示すブロック図である。図において、６１２は入
力セレクタであり、後述するＦＩＦＯメモリ６１１から
出力されたパケットと入力されたパケットの何れかを選
択する。なお、ここでは、パケットはそのビットマップ
を図６に示すが如く構成され、６２ビットの幅を有して
いるものとする。選択されたパケットはデータラッチ６
０８に与えられ、そこでデータ入力信号Ｃ０が“Ｈ”の
タイミングでラッチされる。ラッチされたパケットはそ
の３１ビットの識別子のうち、入力データの入力順等の
属性を示すカラー／世代識別番号ＤＮの９ビットと、ノ
ード番号ＮＮの下位９ビットとが、排他的論理和演算を
行いハッシュアドレスを生成するアドレス生成手段であ
る演算器１０１の２つの入力端子に夫々与えられる。こ
こで夫々のビット毎に排他的論理和演算が行われ、その
演算結果がハッシュアドレスとなり、ハッシュメモリ６
０１に与えられる。

【００１０】また、３１ビットの識別子と１８ビットの
オペランドデータＯＤとは連想メモリ部６０２にも与え
られる。また、識別子のうちノード番号ＮＮの下位９ビ
ットを除いた２２ビットと、１８ビットのオペランドデ
ータＯＤとを合わせた４０ビットの書き込みデータがハ
ッシュメモリ６０１に与えられる。

【００１１】図７はハッシュメモリ６０１の構成を示す
ブロック図であり、ハッシュメモリ６０１は４１ビット
のビット幅を有し、ハッシュアドレス９ビット分（２⁹
＝５１２）のアドレス空間を有している。そして、１８
ビットのオペランドデータＯＤと、３１ビットの識別子
のうちノード番号ＮＮの下位９ビットを除いた２２ビッ
トとが格納されると共に、そのアドレスの内容の有効
（ＰＢ＝１）、無効（ＰＢ＝０）の別を示すフラグであ
るプレゼンスビットＰＢが格納されている。ハッシュメ
モリ６０１には前述の如く９ビットのハッシュアドレス
と４０ビットの書き込みデータが与えられると共に、後
述する制御部６０６からそのリードライトサイクルを定
めるリードライト信号Ｗ／バーＲ・Ｈと、プレゼンスビ
ットＰＢの更新を行うセット信号Ｓ／バーＲとが与えら
れ、リードライト信号Ｗ／バーＲ・Ｈ＝“Ｈ”のサイク
ルで書き込みがなされ、Ｗ／バーＲ・Ｈ＝“Ｌ”のサイ
クルで指定されたアドレスの読み出しデータとプレゼン
スビットＰＢとが出力される。

【００１２】図８は連想メモリ部６０２の構成を示すブ
ロック図である。図において、２０１はハッシュ衝突し
たときにデータラッチ６０８からの３１ビットの識別子
と一致するデータを検索する連想メモリ（以下ＣＡＭと
いう）であり、３２ビット×３２アドレスの容量となっ
ている。ＣＡＭ２０１のうち１ビットは前記ハッシュメ
モリ６０１と同様に格納されているデータの有効性を判
別するためのプレゼンスビットＰＢの格納に用いられ
る。ＣＡＭ２０１には各アドレスに対して一致，不一致
検索ライン（以下マッチラインという）が設けられてお
り、与えられた３１ビットの識別子と、ＣＡＭ２０１に
格納された識別子とが全て一致したアドレスのマッチラ
インが“Ｈ”となる判定信号が出力される。また、ＣＡ
Ｍ２０１にはセレクタ２０５を介してプレゼンスビット
ＰＢの更新を行うセット信号Ｓ／バーＲが与えられると
共に、リードライトのサイクルを定めるリードライト信
号Ｗ／バーＲ・Ｃが与えられる。セレクタ２０５は一端
に基準電圧が、他端にセット信号Ｓ／バーＲが与えられ
ており、その切換端子にはリードライト信号Ｗ／バーＲ
・Ｃが与えられており、リードサイクルのときは基準電
圧が、ライトサイクルのときはセット信号Ｓ／バーＲが
選択される。即ちリードサイクル（Ｗ／バーＲ・Ｃ＝
Ｌ）のときは、プレゼンスビットＰＢ＝１のアドレスだ
けを検索する必要があるので、検索データのプレゼンス
ビットＰＢに相当するビットを常に１とし、ライトサイ
クル（Ｗ／バーＲ・Ｃ＝Ｈ）のときのみプレゼンスビッ
トＰＢを更新する必要があるためにこのセレクタ２０５
は用いられる。

【００１３】また、ＣＡＭ２０１からは３２ビットのマ
ッチラインに識別子の一致，不一致の別を示す判定信号
が出力されると共に、空アドレス検出器２０３に各アド
レスのプレゼンスビットＰＢが出力され、そこでプレゼ
ンスビットＰＢにより空アドレスが検出される。空アド
レス検出器２０３は３２ビットの検出信号をアドレスセ
レクタ２０４の一端に出力すると共に、空アドレスがな
くＣＡＭ２０１の全アドレス空間にハッシュ衝突したパ
ケットの識別子が格納されたとき、そのことを示すフル
信号ＦＬを制御部６０６に出力する。なお、検出信号は
ＣＡＭ２０１のアドレスに対応する３２ビットの出力で
あり、その空アドレスのビットが“Ｈ”となっている。
アドレスセレクタ２０４の他端にはマッチラインからの
判定信号が与えられ、その切換端子に与えられたリード
ライト信号Ｗ／バーＲ・Ｃのリードライトに応じアドレ
スセレクタ２０４はリードサイクルのときは判定信号
を、またライトサイクルのときは空アドレス検出器２０
３の検出信号を夫々選択する。アドレスセレクタ２０４
のアドレス選択出力はＲＡＭ２０２に与えられ、それに
より指定されたアドレスがアクセスされる。ＲＡＭ２０
２はオペランドデータを格納するためのものであり、１
８ビット×３２アドレスの容量となっている。リードラ
イト信号Ｗ／バーＲ・Ｃ及びアドレス選択出力に応じて
オペランドデータの読み書きが行われる。即ちリードサ
イクルではＲＡＭ２０２のアドレスラインには判定信号
が与えられ、ＣＡＭ２０１に入力されたパケットの識別
子と一致する識別子がＣＡＭ２０１に格納されている場
合（これをＣＡＭ２０１がヒットしたという）、判定信
号に応じたアドレスの１８ビットのオペランドデータが
読み出しデータとして出力される。この読み出しデータ
は判定信号とマージされ、５０ビットの出力信号として
データラッチ６０９に出力される。またＣＡＭ２０１が
ヒットしなければ判定信号は３２ビット全て“Ｌ”のま
まであり、ＲＡＭ２０２からは如何なるオペランドデー
タも読み出されない。一方、ライトサイクルでは空アド
レス検出器２０３からの検出信号が選択され、ＣＡＭ２
０１とＲＡＭ２０２の何れかのアドレスに３１ビットの
識別子と１８ビットのオペランドデータＯＤとを格納す
るかを指示する。また、ＣＡＭ２０１がヒットした場合
はプレゼンスビットＰＢを更新する必要が生じるので、
ライトサイクルにてＣＡＭ２０１に与えられるアドレス
はヒットしたアドレスである。

【００１４】入力されたパケットとハッシュアドレスと
が等しいハッシュメモリ６０１内の４０ビットの格納デ
ータ、ハッシュメモリ６０１のプレゼンスビットＰＢ及
び連想メモリ部６０２の出力信号は、データラッチ６０
９にクロックＴ１のタイミングでラッチされ、プレゼン
スビットＰＢは制御部６０６へ、また格納データのうち
の２２ビットの識別子は一致検出器（第１の判定手段）
６０３の一端へ、格納データのうち１８ビットのオペラ
ンドデータＯＤは出力セレクタ（選択手段）６０５の一
端へ夫々与えられる。また、連想メモリ部６０２の出力
信号のうち３２ビットの判定信号はヒット検出器（第２
の判定手段）６０４へ、また１８ビットのオペランドデ
ータＯＤは出力セレクタ６０５の他端へ与えられる。

【００１５】一致検出器６０３の他端には、入力された
３１ビットの識別子の下位９ビットを除いた２２ビット
の識別子が与えられ、入力された２つの識別子の一致を
検出し、一致している場合は一致信号ＥＱを制御部６０
６に出力する。即ち、一致した場合はハッシュアドレス
として用いた９ビットの識別子と２２ビットの識別子と
が全て一致したことになるため、その旨を一致信号ＥＱ
として制御部６０６へ告知する。

【００１６】また、ヒット検出器６０４はＣＡＭ２０１
からの３２本のマッチラインの判定信号をモニタし、そ
の中の１ビットでも“Ｈ”に立上がったものがあった場
合は（＝ＣＡＭ２０１がヒットすれば）、ヒット信号Ｈ
ＩＴを制御部６０６及び出力セレクタ６０５の切換端子
に与える。

【００１７】出力セレクタ６０５は、入力されたパケッ
トの識別子とハッシュメモリ６０１または連想メモリ６
０２内に格納された識別子とが全て一致する発火対象の
相手データが検索された場合に、一致した識別子を格納
した方のメモリからのオペランドデータＯＤを選択する
ものである。選択結果のオペランドデータＯＤはデータ
ラッチ６１０に与えられ、制御部６０６からのクロック
Ｔ２の“Ｈ”のタイミングでラッチされ、データ対形成
器６０７の一端に与えられる。出力セレクタ６０５の選
択は切換端子に与えられたヒット信号ＨＩＴにより行わ
れ、ＣＡＭ２０１がヒットした場合にのみ連想メモリ部
６０２に格納されていたオペランドデータＯＤを選択
し、ヒットしなかった場合にはハッシュメモリ６０１に
格納されていたデータを選択し、データラッチ６１０に
送る。

【００１８】データ対形成器６０７は、出力セレクタ６
０５により選択されたオペランドデータＯＤが一端に入
力されると共に、他端にはデータラッチ６０８からの６
２ビットの入力されたパケットのデータが与えられる。
そして、２つのデータがマージされて８０ビットの２オ
ペランドデータが形成される。このとき２項演算の減算
命令の如くオペランドの順序関係が重要なものがあるの
で、選択されたオペランドデータＯＤと入力されたパケ
ットのオペランドデータＯＤとは正しく左または右のオ
ペランドとして配置される必要がある。図９はデータ対
形成器６０７の構成を示すブロック図である。データ対
形成器６０７は２つのデータセレクタ７０１，７０２か
らなり、夫々の切換端子には入力されたパケットの左／
右データ選択ビットでその状態を示すセレクタ制御信号
Ｌ／バーＲが与えられる。データセレクタ７０１のＡ端
子及びデータセレクタ７０２のＢ端子にはデータラッチ
６０８よりの入力されたパケットのオペランドデータＯ
Ｄが夫々与えられ、データセレクタ７０１のＢ端子及び
データセレクタ７０２のＡ端子にはデータラッチ６１０
よりの格納されたオペランドデータＯＤが与えられる。
そして、入力されたパケットのセレクタ制御信号Ｌ／バ
ーＲが“１”のときは、夫々のデータセレクタ７０１，
７０２のＡ端子に与えられたオペランドデータが、また
Ｌ／バーＲが“０”のときはＢ端子に与えられたオペラ
ンドデータが選択され、データセレクタ７０１からの選
択出力が左オペランドとなり、データセレクタ７０２か
らの選択出力が右オペランドとなり、それらと入力され
たパケットのオペランドデータＯＤを除く他のデータと
がマージされて出力される。

【００１９】制御部６０６は、プレゼンスビットＰＢ，
ヒット信号ＨＩＴ，一致信号ＥＱ，入力されたパケット
が２入力命令か１入力命令かの別を示すＦＣ処理選択ビ
ットの状態で定まる入力選択信号ＦＣ（２入力命令ＦＣ
＝１，１入力命令ＦＣ＝０）及びフル信号ＦＬが与えら
れ、それらを判断してリードライト信号Ｗ／バーＲ・
Ｃ，Ｗ／バーＲ／Ｈ，セット信号Ｓ／バーＲ，データ出
力信号Ｃ１及び後述するＦＩＦＯメモリ６１１への書き
込み信号ＷＲＦを出力する。またデータ入力信号Ｃ０，
データ出力許可信号バーＡ１が入力され、それらを判断
してデータ入力許可信号バーＡ０，クロックＴ１及び同
Ｔ２を出力する。ここでデータ入力信号Ｃ０及びデータ
入力許可信号バーＡ０は、このマッチングメモリ部ＭＭ
と、このマッチングメモリ部ＭＭに対してデータを与え
る前段処理部との間のデータ転送制御信号であり、デー
タ出力信号Ｃ１及びデータ出力許可信号バーＡ１は、こ
のマッチングメモリＭＭの出力するデータを受取る後段
処理部との間のデータ転送制御信号である。

【００２０】制御部６０６にフル信号ＦＬが入力され、
さらにハッシュ衝突が生じた場合、制御部６０６から２
ポートタイプのＦＩＦＯメモリ６１１に書き込み信号Ｗ
ＲＦが与えられる。このとき、ＦＩＦＯメモリ６１１は
データ対形成器６０７からの出力信号のうち入力された
パケットの６２ビットのデータを格納し、それを所定時
間バッファリングした後、入力セレクタ６１２の他端に
与える。この間に、ハッシュ衝突の原因となったハッシ
ュアドレスのハッシュメモリ６０１内のデータか、また
はＣＡＭ２０１内のデータの何れかのデータが読み出さ
れて発火されている場合は、ＦＩＦＯメモリ６１１を経
由して再び入力されたパケットはこのマッチングメモリ
部ＭＭ内のハッシュメモリ６０１または連想メモリ部６
０２の何れかで待合せを行うことができる。この際、入
力セレクタ６１２は通常外部より与えられるデータをセ
レクトし、ＦＩＦＯメモリ６１１の出力端にバッファリ
ングを施されたデータが存在するときのみ、外部より与
えられるデータとＦＩＦＯメモリ６１１の与えるデータ
を交互にセレクトするよう制御される。

【００２１】次に、以上の如く構成されたマッチングメ
モリ部ＭＭの動作について説明する。なお、ハッシュメ
モリ６０１にはデータ対を待つ複数のパケットが格納さ
れているものとする。図１０は、このマッチングメモリ
部ＭＭの概略動作を説明するフローチャートである。パ
ケットが入力されると（Ｓ１）、連想メモリ部６０２で
は格納された識別子との一致，不一致を判定（Ｓ１０）
すると共に、９ビットのハッシュアドレスがカラー／世
代識別番号ＤＮ（９ビット）とノード番号ＮＮの下位９
ビットとの排他的論理和により生成される（Ｓ２）。次
に、ハッシュメモリ６０１のそのハッシュアドレスに有
効なデータが既に格納されているか否かが判定され（Ｓ
３）、連想メモリ部６０２の識別子と一致せず、かつＳ
３でデータが格納されていない場合は（Ｓ１３）、入力
パケットをハッシュメモリ６０１のそのハッシュアドレ
スに格納し（Ｓ４）、有効なデータが既に格納されてい
る場合は２２ビットの他の識別子が一致しているか否か
が判定され（Ｓ５）、一致していない場合はハッシュ衝
突が生じているので、入力パケットを連想メモリ部６０
２に格納し（Ｓ７）、一致した場合はハッシュメモリ６
０１内の格納データを選択し（Ｓ９）、それと入力パケ
ットとをデータ対となす発火処理を行う（Ｓ１２）。但
し、連想メモリ部６０２の識別子と一致せず、かつハッ
シュメモリ６０１内の２２ビットの他の識別子が不一致
の時に（Ｓ１４）、連想メモリ部６０２が満杯か否かが
判定され（Ｓ６）、満杯のときは入力パケットをＦＩＦ
Ｏメモリ６１１に格納し（Ｓ８）、満杯でないときは連
想メモリ部６０２に格納した後（Ｓ７）、次の処理に移
る。また、入力パケットと連想メモリ部６０２に格納さ
れた識別子との一致，不一致の判定（Ｓ１０）で一致し
たときは、連想メモリ部６０２の出力を選択し（Ｓ１
１）、発火処理する（Ｓ１２）。以上が概略動作であ
る。

【００２２】図１１はこのマッチングメモリ部ＭＭの動
作サイクルを説明するタイミングチャートであり、この
図に示す如く、マッチングメモリ部ＭＭの動作サイクル
は、リードサイクル，処理サイクル及びライトサイクル
の３つのサイクルに分けられる。前段処理部からのデー
タ入力信号Ｃ０が制御部６０６に入力されると、前段処
理部への出力許可信号バーＡ０が“１”→“０”に変化
し、次の入力を禁止し、リードサイクルに入る。リード
サイクルに入ると、入力セレクタ６１２で選択された入
力パケットまたはＣＡＭ２０１のオーバーフローにより
循環されたパケットの何れかが、データ入力信号Ｃ０の
“０”→“１”のタイミングでデータラッチ６０８にラ
ッチされる。データラッチ６０８にパケットが入力され
ると、当該パケットの３１ビットの識別子のうち、カラ
ー／世代識別番号ＤＮの９ビットと２１ビットのノード
番号ＮＮの下位９ビットとが演算器１０１に与えられ、
それらの排他的論理和演算が行われ、９ビットのハッシ
ュアドレスが定められる。なお、この例では演算器１０
１により２種類の識別コードの排他的論理和演算が行わ
れているが、識別コードの演算対象数及び演算内容はこ
れに限るものではなく、演算対象数は３つ以上でもよ
く、また演算内容は加算等の他の逆算可能な演算でもよ
い。

【００２３】ハッシュアドレスが定められると、リード
サイクルではハッシュメモリ６０１と連想メモリ部６０
２とが同時に読み出される。メモリ読み出しに必要な時
間が経過するとクロックＴ１が“０”→“１”に変化
し、読み出されたデータはデータラッチ６０９にラッチ
される。ここから処理サイクルに入り、一致検出器６０
３及びヒット検出器６０４はハッシュメモリ６０１及び
連想メモリ部６０２より読み出された各データに基づい
て一致信号ＥＱ及びヒット信号ＨＩＴを出力する。即
ち、一致検出器６０３はハッシュ衝突が起こっているか
否かを検出するものであり、データラッチ６０８に入力
されているパケットの識別子とハッシュメモリ６０１か
ら読み出されてデータラッチ６０９にラッチされている
識別子との比較を行う。即ち、カラー／世代識別番号Ｄ
Ｎの９ビット，ノード番号ＮＮの上位１２ビット及びプ
ロセッサ識別ビットの１ビットの計２２ビットの比較を
行う。これらの２２ビットが全て等しいと判定される
と、９ビットのハッシュアドレスが等しく、また９ビッ
トのカラー／世代識別番号ＤＮが等しいので、ノード番
号ＮＮの下位９ビットも等しいことになり、３１ビット
識別子の全てが等しいと判定され、一致検出器６０３は
一致信号ＥＱ＝“１”を制御部６０６に出力する。そし
て、ヒット検出器６０４では、連想メモリ部６０２に格
納されている識別子とデータラッチ６０８に入力されて
いるパケットの識別子とが等しい場合，即ち３２ビット
のマッチラインの何れかが“Ｈ”となったときにヒット
信号ＨＩＴ＝“１”を出力する。

【００２４】上述の操作に必要な時間が経過すると、ク
ロックＴ２が“０”→“１”に変化し、ライトサイクル
に入る。ライトサイクルでは、プレゼンスビットＰＢの
更新を含むメモリの書き込みとデータ対の生成が行われ
る。これらの操作に必要な時間が経過すると、制御部６
０６はデータ出力信号Ｃ１を出力し、クロックＴ１，Ｔ
２及びデータ入力許可信号バーＡ０の復帰を行い、一連
の処理を終了する。但し、データ出力信号Ｃ１の出力は
入力されたパケットが発火したときだけであり、発火し
なかった場合は、クロックＴ１，Ｔ２及びデータ入力許
可信号バーＡ０の復帰だけを行い、データ出力信号Ｃ１
は出力されない。そして、このライトサイクルでは、プ
レゼンスビットＰＢ，一致信号ＥＱ，ヒット信号ＨＩ
Ｔ，フル信号ＦＬ及び入力選択信号ＦＣによってリード
ライト信号Ｗ／バーＲ・Ｈ，Ｗ／バーＲ・Ｃ，ＦＩＦＯ
メモリ６１１の書き込み信号ＷＲＦ及びセット信号Ｓ／
バーＲが制御部６０６で生成される。この真理値表を図
１２に示す。これにより、ハッシュメモリ６０１及び連
想メモリ部６０２に、入力されたパケットを書き込むか
否かを定め、下記の如くの動作をする。

【００２５】図１２の（１）は１入力命令が与えられた
場合を示し、ハッシュメモリ６０１の内容を何ら更新す
ることなく１オペランドデータがそのまま出力される。
図１２の（２）〜（７）は２入力命令が与えられた場合
を示し、データを出力するか否かは各種の条件により定
まる。（２）はハッシュメモリ６０１の入力パケットに
より定められたハッシュアドレスにデータが格納されて
おり（ＰＢ＝１）、それがハッシュ衝突を起こすことが
なかった（ＥＱ＝１）場合を示す。ハッシュメモリ６０
１と連想メモリ部６０２とに重複してデータが格納され
ることはないので、この場合、ＣＡＭ２０１がヒットす
ることはない（ＨＩＴ＝０）。このとき、ライトサイク
ルにおいてはハッシュメモリ６０１のプレゼンスビット
ＰＢをリセットする必要があるのでリードライト信号Ｗ
／バーＲ・Ｈ＝１，セット信号Ｓ／バーＲ＝０とする。
連想メモリ部６０２には手を加える必要がないので、リ
ードライト信号Ｗ／バーＲ・Ｃ＝０とする。入力された
パケットはハッシュメモリ６０１の内容と発火したの
で、ライトサイクルの終了と同時にデータ出力信号Ｃ１
を出力する。図１２の（３）及び（４）は、ハッシュメ
モリ６０１に有効なデータが格納されていたが、それが
ハッシュ衝突を起こした場合を示す（ＰＢ＝１，ＥＱ＝
０）。そして（３）ではＣＡＭ２０１でもヒットしなか
ったため（ＨＩＴ＝０）、入力されたデータは連想メモ
リ部６０２に格納され（Ｗ／バーＲ・Ｃ＝１，Ｓ／バー
Ｒ＝１）、データの出力は行われない（Ｃ１＝０）。
（４）ではＣＡＭ２０１がヒットしたため（ＨＩＴ＝
１）、入力されたパケットは連想メモリ部６０２の内容
と発火し、出力される（Ｃ１＝１）。ここでＣＡＭ２０
１のプレゼンスビットＰＢがリセットされなければいけ
ないので、リードライト信号Ｗ／バーＲ・Ｃ＝１，セッ
ト信号Ｓ／バーＲ＝０とされる。（５）及び（６）はハ
ッシュメモリ６０１に有効なデータが格納されていなか
った場合であり（ＰＢ＝０）、一致信号ＥＱの値に意味
はない。（５）ではＣＡＭ２０１がヒットしなかった場
合を示し（ＨＩＴ＝０）、入力されたパケットはハッシ
ュメモリ６０１に書き込まれる（Ｗ／バーＲ・Ｈ＝１，
Ｓ／バーＲ＝１，Ｃ１＝０）。（６）ではＣＡＭ２０１
がヒットしており、（４）と同様な操作を行う。また、
（７）はハッシュメモリ６０１に有効なデータが格納さ
れていたが、それがハッシュ衝突を起こし（ＰＢ＝１，
ＥＱ＝０）、連想メモリ部６０２に格納する必要が生じ
たが、ＣＡＭ２０１が満杯となり全アドレスが有効とな
った場合（ＦＬ＝１）を示し、入力されたパケットはＦ
ＩＦＯメモリ６１１に所定時間バッファリングされる
（ＷＲＦ＝１）。図１２を参照して上述した動作は全て
ライトサイクルにおけるものであり、ライトサイクル以
外の動作ではリードライト信号Ｗ／バーＲ・Ｈ，Ｗ／バ
ーＲ・Ｃは常に“０”となっている。

【００２６】これらの動作で発火することが判明したパ
ケット及びデータはデータ対形成器６０７に送られ、オ
ペランド対パケットが形成されて出力される。このよう
にマッチングメモリ部ＭＭにハッシュメモリ６０１と連
想メモリ部６０２とを併用し、両者の読み出しを同時に
行うことにより、ハッシュ衝突の如何に拘らず同じ速度
で処理ができ、制御も図１２に示した如く簡潔に行え
る。

【００２７】以上のように、データ駆動形計算機のマッ
チングメモリ部ＭＭでは、二項演算命令に必要な２つの
オペランドを対にする処理を実行し、オペランド対の生
成をメモリによる待ち合わせで行なっている。その際、
待ち合わせメモリ容量の削減のために、待ち合わせアド
レスをハッシュしたハッシュメモリを採用している。そ
のため、同一アドレスで複数の組のオペランドが待ち合
わせしようとして生ずるハッシュ衝突が起こる。従来の
マッチングメモリ部ＭＭでは、この問題点を回避するた
めに、ハッシュ衝突により待ち合わせ出来なかったオペ
ランド用に、連想メモリを用意し、ここで待ち合わせを
行わせるようにしている。

【００２８】

【発明が解決しようとする課題】ところで、従来のマッ
チングメモリ部ＭＭでは、ハッシュ衝突を生ずるのは稀
な場合と考え、これを救済する連想メモリの容量を小さ
く（３２ワード）抑えている。しかし、実際のプログラ
ムをシミュレーションにより実行した結果からは、連想
メモリの容量をオーバーフローする場合が十分に考えら
れる。従来のマッチングメモリ部ＭＭでは、連想メモリ
をオーバーフローしたオペランドは、ＦＩＦＯメモリを
介して再度入力されるか（図５の構成例の場合）、マッ
チングメモリ部ＭＭで待ち合わせを行うことなくマッチ
ングメモリ部ＭＭから出力され、図２に示したようなリ
ング状に接続された他の機能ブロックをスルーして、再
びマッチングメモリ部ＭＭに入力される。この間に、塞
がっていたハッシュアドレスが解放されるか、連想メモ
リに空きが生ずるかしなければ、永久にオペランド対の
生成がなされず、処理が進まないというデッドロック状
態に陥ってしまう。

【００２９】この発明は上記のような問題点を解決する
ためになされたもので、ハッシュメモリを有効利用する
ことにより、データ駆動形計算機のマッチングメモリ部
等に適用した場合に、連想メモリの利用頻度を下げ、連
想メモリのオーバーフローを防ぐことができるデータ検
索装置を得ることを目的とする。

【００３０】

【課題を解決するための手段】この発明の請求項１に係
るデータ検索装置は、識別子とそれ以外のデータで構成
されるパケットの該識別子から該パケットの格納アドレ
スを生成するアドレス生成手段と、生成された格納アド
レスによりＮ（２以上の整数）個のワードがアクセスさ
れ、該Ｎ個のワードの何れか１つに前記パケットの一部
または全部を格納するメモリと、入力されたパケットの
該メモリ内格納アドレスのＮ個のワードの何れかに既に
有効なパケットが格納されているとき、格納されている
Ｎ個のパケットの識別子の一部または全部と、入力され
たパケットの識別子の一部または全部とを比較し、それ
らの一致／不一致を判定する判定手段とを備えたもので
ある。

【００３１】また、この発明の請求項２に係るデータ検
索装置は、識別子とそれ以外のデータで構成されるパケ
ットの該識別子から該パケットの格納アドレスを生成す
るアドレス生成手段と、生成された格納アドレスにより
アクセスされ、前記パケットの一部または全部を格納す
るハッシュメモリと、入力されたパケットの該メモリ内
格納アドレスに既に有効なパケットが格納されていると
き、格納されているパケットの識別子の一部または全部
と、入力されたパケットの識別子の一部または全部とを
比較し、それらの一致／不一致を判定する第１の判定手
段と、前記第１の判定手段が不一致と判定したとき、入
力されたパケットの識別子を検索データとして格納する
連想メモリと、入力されたパケットの識別子の一部また
は全部と、前記連想メモリに格納されている識別子の一
部または全部との一致／不一致を判定する第２の判定手
段と、前記各判定手段の判定結果に応じて、前記ハッシ
ュメモリまたは前記連想メモリからの出力を選択する選
択手段とを備えたデータ検索装置において、前記ハッシ
ュメモリとして、アドレス生成手段により生成された格
納アドレスによりＮ（２以上の整数）個のワードがアク
セスされ、該Ｎ個のワードの何れか１つに前記パケット
の一部または全部を格納するメモリを備えると共に、前
記第１の判定手段として、入力されたパケットの前記メ
モリ内格納アドレスのＮ個のワードの何れかに既に有効
なパケットが格納されているとき、格納されているＮ個
のパケットの識別子の一部または全部と、入力されたパ
ケットの識別子の一部または全部とを比較し、それらの
一致／不一致を判定する判定手段を備えたものである。

【００３２】

【作用】この発明の請求項１のものにおいては、複数ワ
ード同時アクセス可能なメモリを用いることにより、同
時にアクセスできるワードが全て塞がるまでパケットを
格納することができ、当該メモリの使用効率向上を図る
ことができる。

【００３３】また、この発明の請求項２のものにおいて
は、従来の技術で説明したデータ駆動形計算機のマッチ
ングメモリ部のように、ハッシュメモリと連想メモリで
構成されるデータ検索装置のハッシュメモリに、上述し
た複数ワード同時アクセス可能なメモリを用いることに
より、ハッシュアドレス上の同時にアクセスできるワー
ドが全て塞がるまで、ハッシュ衝突による連想メモリへ
の書き込みは起こらないので、連想メモリの利用頻度を
下げ、連想メモリのオーバーフローを防ぐことができる

【００３４】

【実施例】以下、この発明の一実施例を図について説明
する。なお、ここで述べる実施例は、本発明によるデー
タ検索装置を、データ駆動形計算機におけるオペランド
対生成を司る機能をメモリ待ち合わせで実現するマッチ
ングメモリ部ＭＭに適用したものである。従来技術とし
て、このマッチングメモリ部ＭＭをハッシュメモリと連
想メモリとで実現したものを示したが、本実施例は、こ
のタイプのマッチングメモリ部ＭＭを改良したもので、
連想メモリのオーバーフローによるデッドロックを回避
しようとするものである。従来のタイプのマッチングメ
モリ部ＭＭでは、連想メモリが満杯となりデッドロック
を引き起こすという場合でも、ハッシュメモリの使用効
率は非常に低い場合が多い。この点に着目し、本発明で
は、ハッシュメモリの使用効率を上げ、連想メモリが満
杯となる事態をより少なくするのが狙いである。

【００３５】図１に本実施例のハッシュメモリに関する
要部構成を示す。この図に示す実施例では、４ワード同
時アクセス可能なメモリの場合であるが、同時にアクセ
スできるワード数は限定しない。これより先は、図１に
示す４ワード同時アクセス可能なメモリを用いた場合に
ついて説明する。図１において、１は４ワード同時アク
セス可能なメモリであり、同一のアドレス空間に配置さ
れる４つのバンクに分割され、それそれのバンク毎に、
タグ（識別子）とオペランドからなる入力データを書き
込む書き込みドライバ（Ｗ／Ｄ）２と、読み出しデータ
を増幅するセンスアンプ（Ｓ／Ａ）３を有する。４はア
ドレス生成手段としてのデコーダであり、上記メモリ１
の各バンク共通のワード線を選択する。５は本願の判定
手段（第１の判定手段）に相当する比較器であり、処理
の高速化のためメモリ１の各バンク毎に設けられ、入力
データのタグと各バンクから読み出されたタグをビット
単位に比較して、それらの一致／不一致を判定するもの
で、各比較器自体は従来技術の図５に示した一致検出器
６０３と同様なものである。６は上記メモリ１の各バン
ク出力のうち何れか１つを選択するセレクタ、７は上記
セレクタ６の出力と入力データとからオペランド対を生
成する対生成器であり、従来技術の図５に示したデータ
対形成器６０７に対応する。８は上記メモリ１の各バン
クから読み出されるプレゼンスビットＰＢに基づき空バ
ンクを検知する空きバンク検知器であり、従来技術の図
８に示した空アドレス検出器２０３と同様な構成であ
る。９は上記各比較器５や空バンク検知器８の出力に基
づき各書き込みドライバ２，セレクタ６，対生成器７等
を制御する制御部であり、従来技術の図５に示した制御
部６０６に後述する本願の機能を付加したものである。

【００３６】次に動作について説明する。ハッシュメモ
リ全体の容量が従来のものと同じであるとすると、４ワ
ード同時アクセスするためには、メモリ空間を４つのバ
ンクに分割して使うこととなるので、アドレス空間は、
２ビット分従来のものより小さい。従って、従来のもの
より２ビット小さなアドレスがデコーダ４へ入力され
る。また、入力データにはオペランド対を生成するため
の識別子であるタグとオペランドが含まれている。ま
ず、外部よりアドレスと入力データが与えられると、デ
コーダ４によりアドレスがデコードされ、４つのバンク
に共通のワード線上のデータがそれぞれのセンスアンプ
３を通して同時に読み出される。４つのバンクからそれ
ぞれ読み出されたデータのタグが入力データのタグと各
バンク毎に設けられた比較器５により同時に比較され
る。各バンクの比較結果が制御部９へ入力され、その結
果からメモリ１へ書き込みを行うか，対生成を行うか，
或いは書き込み不能かの判断が制御部９によりなされ
る。

【００３７】まず、メモリ１に書き込む場合の処理であ
るが、これは、４つの比較器５による比較結果が全て不
一致で、空きバンク検知器８により何れかのバンクに空
きがあった場合に実行される。制御部９から空バンクの
中で最も優先度の高いバンクの書き込みドライバ２に対
して書き込み要求信号が発せられ、そのバンクへ入力デ
ータが書き込まれる。書き込みバンクを決定する優先度
については特に限定はないが、一般的にはバンク番号の
小さいものを優先する方法等が考えられる。次に、対生
成を行う場合の処理であるが、これは、４つの比較器５
による比較結果で一致するものがあった場合に実行され
る。メモリ書き込みの際に複数バンクへの同時書き込み
がなされない限り、データ駆動方式では、タグの内容が
一致するバンクは一つである。制御部９からセレクタ６
に対して、タグの内容が一致したバンクを選択するセレ
クト信号が発せられ、そのバンクから読み出された内容
が選択される。対生成器７では、選択されたバンクのオ
ペランドが入力データに付加されてオペランド対が生成
される。対生成が実行された後には、読み出されたバン
クの情報は必要ないので、対生成の処理と同時に、読み
出されたバンクの情報をクリアする処理も実行される。
この処理は、一般的には、メモリ内容が有効か無効かを
示す識別フラグ（プレゼンスビットＰＢ）をクリア（ゼ
ロ書き込み）することで実現される。更に、４つの比較
器５による比較結果が全て不一致で、空バンク検知器８
により４つのバンク全てに空きがなかった場合には、こ
のメモリ１へ書き込むことができないので、制御部９は
書き込み不能信号を出力する。マッチングメモリ部ＭＭ
では、この信号により連想メモリに対する処理等を実行
することになる。

【００３８】以上のように、本実施例では、ハッシュメ
モリと連想メモリとで構成される従来形のマッチングメ
モリ部ＭＭのハッシュメモリに対して、複数ワード同時
アクセス可能なメモリを採用したことにより、ハッシュ
アドレス上の同時にアクセスできるワードが全て塞がる
まで、ハッシュ衝突による連想メモリへの書き込みが起
こらない。これにより、連想メモリがオーバーフローす
ることは疎か、連想メモリをアクセスすることも非常に
稀になると考えられる。従って、本実施例により、連想
メモリのオーバーフローによるデッドロックは十分に回
避できる効果がある。

【００３９】なお、上記実施例では、処理の高速化のた
め、各バンク毎に比較器を設けて同時に比較出来るよう
にしたが、各バンクの出力を順次選択するマルチプレク
サを設けて、一つの比較器で時系列的に比較する構成も
可能である。

【００４０】また、上記実施例では、メモリを複数のバ
ンクに分割したものについて示したが、１つの入力アド
レスに対して加算等により複数のアドレスを生成するこ
とにより、１つのアドレスで複数のワードをアクセス可
能としてもよい。

【００４１】更に、上記実施例では、この発明のデータ
検索装置をデータ駆動形計算機のマッチングメモリ部に
適用した場合を説明したが、この発明はこれに限るもの
ではなく、キーワード等の識別子によりデータ検索を行
う一般的なマッチングメモリに対して適用できることは
言うまでもない。

【００４２】

【発明の効果】以上のように、この発明によれば、識別
子とそれ以外のデータで構成されるパケットの該識別子
から該パケットの格納アドレスを生成するアドレス生成
手段と、生成された格納アドレスによりＮ（２以上の整
数）個のワードがアクセスされ、該Ｎ個のワードの何れ
か１つに前記パケットの一部または全部を格納するメモ
リと、入力されたパケットの該メモリ内格納アドレスの
Ｎ個のワードの何れかに既に有効なパケットが格納され
ているとき、格納されているＮ個のパケットの識別子の
一部または全部と、入力されたパケットの識別子の一部
または全部とを比較し、それらの一致／不一致を判定す
る判定手段とを備え、複数ワード同時アクセス可能なメ
モリを用いることにより、同時にアクセスできるワード
が全て塞がるまでパケットを格納することができ、当該
メモリの使用効率向上を図ることができる効果がある。

【００４３】また、データ駆動形計算機のマッチングメ
モリ部のように、ハッシュメモリと連想メモリで構成さ
れるデータ検索装置のハッシュメモリに、上述した複数
ワード同時アクセス可能なメモリを用いることにより、
ハッシュアドレス上の同時にアクセスできるワードが全
て塞がるまで、ハッシュ衝突による連想メモリへの書き
込みは起こらないので、連想メモリの利用頻度を下げ、
連想メモリのオーバーフローを防ぐことができ、連想メ
モリのオーバーフローによるデッドロックを回避できる
効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例の要部構成を示すブロック
図である。

【図２】データ駆動形計算機の全体構成例を示すブロッ
ク図である。

【図３】データ駆動形計算機で実行するプログラム（デ
ータフローグラフ）の一例を示す図である。

【図４】データ駆動形計算機で図３に示すプログラムを
実行した場合のパケットの変遷を示す図である。

【図５】従来のマッチングメモリ部の構成例を示すブロ
ック図である。

【図６】従来のデータパケットの一例を示す図である。

【図７】従来のハッシュメモリの構成例を示す図であ
る。

【図８】従来の連想メモリ部の構成例を示すブロック図
である。

【図９】従来のデータ対形成器の構成例を示すブロック
図である。

【図１０】従来のマッチングメモリ部の概略動作を説明
するフローチャートである。

【図１１】従来のマッチングメモリ部の動作サイクルの
説明図である。

【図１２】従来のマッチングメモリ部のライトサイクル
の真理値表を示す図である。

【符号の説明】

１ メモリ ４ デコーダ（アドレス生成手段） ５ 比較器（判定手段） ６ セレクタ ７ 対生成器 ８ 空バンク検知器 ９，６０６ 制御部 １０１ 演算器（アドレス生成手段） ６０１ ハッシュメモリ ６０２ 連想メモリ部 ６０３ 一致検出器（第１の判定手段） ６０４ ヒット検出器（第２の判定手段） ６０５ 出力セレクタ（選択手段） ６０７ データ対形成器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 識別子とそれ以外のデータで構成される
   パケットの該識別子から該パケットの格納アドレスを生
   成するアドレス生成手段と、生成された格納アドレスに
   よりＮ（２以上の整数）個のワードがアクセスされ、該
   Ｎ個のワードの何れか１つに前記パケットの一部または
   全部を格納するメモリと、入力されたパケットの該メモ
   リ内格納アドレスのＮ個のワードの何れかに既に有効な
   パケットが格納されているとき、格納されているＮ個の
   パケットの識別子の一部または全部と、入力されたパケ
   ットの識別子の一部または全部とを比較し、それらの一
   致／不一致を判定する判定手段とを備えたことを特徴と
   するデータ検索装置。
2. 【請求項２】 識別子とそれ以外のデータで構成される
   パケットの該識別子から該パケットの格納アドレスを生
   成するアドレス生成手段と、生成された格納アドレスに
   よりアクセスされ、前記パケットの一部または全部を格
   納するハッシュメモリと、入力されたパケットの該メモ
   リ内格納アドレスに既に有効なパケットが格納されてい
   るとき、格納されているパケットの識別子の一部または
   全部と、入力されたパケットの識別子の一部または全部
   とを比較し、それらの一致／不一致を判定する第１の判
   定手段と、前記第１の判定手段が不一致と判定したと
   き、入力されたパケットの識別子を検索データとして格
   納する連想メモリと、入力されたパケットの識別子の一
   部または全部と、前記連想メモリに格納されている識別
   子の一部または全部との一致／不一致を判定する第２の
   判定手段と、前記各判定手段の判定結果に応じて、前記
   ハッシュメモリまたは前記連想メモリからの出力を選択
   する選択手段とを備えたデータ検索装置において、前記
   ハッシュメモリとして、アドレス生成手段により生成さ
   れた格納アドレスによりＮ（２以上の整数）個のワード
   がアクセスされ、該Ｎ個のワードの何れか１つに前記パ
   ケットの一部または全部を格納するメモリを備えると共
   に、前記第１の判定手段として、入力されたパケットの
   前記メモリ内格納アドレスのＮ個のワードの何れかに既
   に有効なパケットが格納されているとき、格納されてい
   るＮ個のパケットの識別子の一部または全部と、入力さ
   れたパケットの識別子の一部または全部とを比較し、そ
   れらの一致／不一致を判定する判定手段を備えたことを
   特徴とするデータ検索装置。