JPH064305A - プロセッサのレジスタ入替え判別回路 - Google Patents
プロセッサのレジスタ入替え判別回路Info
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- JPH064305A JPH064305A JP18750192A JP18750192A JPH064305A JP H064305 A JPH064305 A JP H064305A JP 18750192 A JP18750192 A JP 18750192A JP 18750192 A JP18750192 A JP 18750192A JP H064305 A JPH064305 A JP H064305A
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Abstract
(57)【要約】
【目的】 プロセッサにおけるタスク切換えを必要最小
限の時間で行うようにしたレジスタ入替え判別回路を得
る。 【構成】 コンテキスト入替えのバス・サイクルを開始
する際に、レジスタＲ０〜Ｒ３１が使用されたことを各
レジスタ毎に記憶するレジスタ１１１の内容を先行１検
出回路１１６に入力し、コンテキスト入替えバス・サイ
クル開始タイミング信号１１８により制御されてＬＳＢ
側から“１”を保持しているビット位置を検索し、コン
テキスト入替えルーチンによりそのビット位置に対応す
るレジスタについて外部メモリ１０２への対比・復帰を
行う。
限の時間で行うようにしたレジスタ入替え判別回路を得
る。 【構成】 コンテキスト入替えのバス・サイクルを開始
する際に、レジスタＲ０〜Ｒ３１が使用されたことを各
レジスタ毎に記憶するレジスタ１１１の内容を先行１検
出回路１１６に入力し、コンテキスト入替えバス・サイ
クル開始タイミング信号１１８により制御されてＬＳＢ
側から“１”を保持しているビット位置を検索し、コン
テキスト入替えルーチンによりそのビット位置に対応す
るレジスタについて外部メモリ１０２への対比・復帰を
行う。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサにおけるタス
ク切換えに関し、特に情報の授受（コンテキスト入替
え）を迅速化したレジスタ入替え判別回路に関する。
ク切換えに関し、特に情報の授受（コンテキスト入替
え）を迅速化したレジスタ入替え判別回路に関する。
【０００２】
【従来の技術】一般にプロセッサは３２本のユーザ・レ
ジスタを有し、最小２クロックを要するバス・サイクル
によりプロセッサ外部とのコンテキスト入替えを行うも
のとする。このプロセッサが複数のタスクを多重に処理
する際のタスク切換えは、あるタスクがＩＯ処理を要求
した場合、割込みによる場合などがある。例えば、プロ
セッサが処理しているタスク１に対してプロセッサ外部
から割込みが通知され、プロセッサがこの割込みを受付
けてタスクを切換えるとき、プロセッサは従来１０図に
示すフローにしたがってユーザ・レジスタと外部メモリ
との間でコンテキスト入替えを行っていた。
ジスタを有し、最小２クロックを要するバス・サイクル
によりプロセッサ外部とのコンテキスト入替えを行うも
のとする。このプロセッサが複数のタスクを多重に処理
する際のタスク切換えは、あるタスクがＩＯ処理を要求
した場合、割込みによる場合などがある。例えば、プロ
セッサが処理しているタスク１に対してプロセッサ外部
から割込みが通知され、プロセッサがこの割込みを受付
けてタスクを切換えるとき、プロセッサは従来１０図に
示すフローにしたがってユーザ・レジスタと外部メモリ
との間でコンテキスト入替えを行っていた。
【０００３】即ち、割込み受け付け直前に処理されてい
たタスク１が使用していた３２本のユーザ・レジスタの
内容を、外部メモリにタスク毎に用意されたタスク１用
の退避領域へ全て退避する。各退避領域はユーザ・レジ
スタ３２本分の情報を格納する領域が用意されている。
割込みにより新たに処理が開始されるタスク２が、前回
のタスク２の処理がタスク切換えにより中断するまで使
用していたユーザ・レジスタの内容を継続して使用する
ために、外部メモリ内のタスク２用の退避領域に退避さ
れていたユーザ・レジスタ３２本分の情報を、全てプロ
セッサ内のユーザ・レジスタへ取込む。このコンテキス
ト入替えのために要するクロック数は、タスク１のユー
ザ・レジスタ群の内容の退避のために３２回のバス・サ
イクル、タスク２のユーザ・レジスタ群の内容の取込み
のために３２回のバス・サイクルの合計64回のバス・サ
イクル、 128ＣＬＫである。
たタスク１が使用していた３２本のユーザ・レジスタの
内容を、外部メモリにタスク毎に用意されたタスク１用
の退避領域へ全て退避する。各退避領域はユーザ・レジ
スタ３２本分の情報を格納する領域が用意されている。
割込みにより新たに処理が開始されるタスク２が、前回
のタスク２の処理がタスク切換えにより中断するまで使
用していたユーザ・レジスタの内容を継続して使用する
ために、外部メモリ内のタスク２用の退避領域に退避さ
れていたユーザ・レジスタ３２本分の情報を、全てプロ
セッサ内のユーザ・レジスタへ取込む。このコンテキス
ト入替えのために要するクロック数は、タスク１のユー
ザ・レジスタ群の内容の退避のために３２回のバス・サ
イクル、タスク２のユーザ・レジスタ群の内容の取込み
のために３２回のバス・サイクルの合計64回のバス・サ
イクル、 128ＣＬＫである。
【０００４】図１０に示すように、プロセッサが割込み
を受付けてから割込みハンドラ固有の処理のための命令
が実行されるまでの間には、ブログラム・カウンタ（Ｐ
Ｃ）、プログラム状態ワード（ＰＳＷ）のスタック・プ
ッシュ、コンテキスト入替え、割込みハンドラの先頭ア
ドレスをＰＣに設定して外部メモリからの命令フェッチ
開始という一連の処理があり、この一連の処理をタスク
切換え処理と呼ぶ。このタスク切換え処理に要する時間
は、割込みハンドラ固有の処理にとってはオーバーヘッ
ドとして捉えられ、例えば割込みについていえばこの時
間が割込み応答性に直接反映される。
を受付けてから割込みハンドラ固有の処理のための命令
が実行されるまでの間には、ブログラム・カウンタ（Ｐ
Ｃ）、プログラム状態ワード（ＰＳＷ）のスタック・プ
ッシュ、コンテキスト入替え、割込みハンドラの先頭ア
ドレスをＰＣに設定して外部メモリからの命令フェッチ
開始という一連の処理があり、この一連の処理をタスク
切換え処理と呼ぶ。このタスク切換え処理に要する時間
は、割込みハンドラ固有の処理にとってはオーバーヘッ
ドとして捉えられ、例えば割込みについていえばこの時
間が割込み応答性に直接反映される。
【０００５】
【発明が解決しようとする課題】以上説明したように、
従来のコンテキスト入替えは、そのタスクで使用してい
るレジスタと使用していないレジスタを区別せず、全て
のユーザ・レジスタを外部メモリへ退避するので、タス
ク切換えに多大な時間（クロック数）を要するという問
題がある。本発明の目的は、必要最小限の時間でタスク
切換えを行うことを可能にしたプロセッサのレジスタ入
替え判別回路を提供することにある。
従来のコンテキスト入替えは、そのタスクで使用してい
るレジスタと使用していないレジスタを区別せず、全て
のユーザ・レジスタを外部メモリへ退避するので、タス
ク切換えに多大な時間（クロック数）を要するという問
題がある。本発明の目的は、必要最小限の時間でタスク
切換えを行うことを可能にしたプロセッサのレジスタ入
替え判別回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、制御回路は制
御記憶回路から取り出される制御情報と先行１検出回路
からのビット位置情報とオール０情報とを入力し、内部
データ・バスからレジスタへの読出しまたは書込み信号
と、外部バス・インターフェース部に対して特定のバス
・サイクル開始タイミングを制御する制御信号とを生成
する。また、記憶手段はレジスタ数と同数のビット数を
有し、レジスタの読出しまたは書込み信号を入力して個
々のレジスタへのアクセスがあった時に対応するビット
に“１”を記憶する。先行１検出回路は記憶手段に記憶
されているデータを入力して特定のバス・サイクル開始
タイミングを制御する制御信号により動作を制御され、
制御記憶回路内に保持されているコンテキスト入替え処
理ルーチンが先行１検出回路の出力情報によりプロセッ
サ外部への退避と復帰の対象とするレジスタを選択す
る。
御記憶回路から取り出される制御情報と先行１検出回路
からのビット位置情報とオール０情報とを入力し、内部
データ・バスからレジスタへの読出しまたは書込み信号
と、外部バス・インターフェース部に対して特定のバス
・サイクル開始タイミングを制御する制御信号とを生成
する。また、記憶手段はレジスタ数と同数のビット数を
有し、レジスタの読出しまたは書込み信号を入力して個
々のレジスタへのアクセスがあった時に対応するビット
に“１”を記憶する。先行１検出回路は記憶手段に記憶
されているデータを入力して特定のバス・サイクル開始
タイミングを制御する制御信号により動作を制御され、
制御記憶回路内に保持されているコンテキスト入替え処
理ルーチンが先行１検出回路の出力情報によりプロセッ
サ外部への退避と復帰の対象とするレジスタを選択す
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック構成図である。
同図において、プロセッサ１０１は２相のクロックＣＬ
Ｋ１，ＣＬＫ２に基づいて動作する。このプロセッサ１
０１には、外部メモリ１０２と、プロセッサ１０１と外
部メモリ１０２を含むシステムのバス１０３と、プロセ
ッサ１０１の内部データ・バス１０４と、プロセッサ１
０１の３２個のレジスタＲ０〜Ｒ３１と、プロセッサ１
０１の制御記憶回路１０５と、制御回路１０６と、論理
和ゲート１１０−０〜１１０−３１と、レジスタ１１１
と、外部バス・インターフェース１１４と、先行１検出
回路１１６とを備えている。前記制御回路１０６は、信
号路１０７を介して制御記憶回路１０５から制御情報を
入力し、かつ先行１検出回路１１６からの出力信号１１
９，１２０を入力する。一方、制御回路１０６からは前
記レジスタＲ０〜Ｒ３１を制御する信号１０８−０〜１
０８−３１及び１０９−０〜３１と、レジスタ１１１を
制御する信号１１２，１１３と、外部バス・インターフ
ェース１１４を制御する信号１１５と、先行１検出回路
１１６を制御する信号１１７，１１８とを生成し、出力
する。
る。図１は本発明の一実施例のブロック構成図である。
同図において、プロセッサ１０１は２相のクロックＣＬ
Ｋ１，ＣＬＫ２に基づいて動作する。このプロセッサ１
０１には、外部メモリ１０２と、プロセッサ１０１と外
部メモリ１０２を含むシステムのバス１０３と、プロセ
ッサ１０１の内部データ・バス１０４と、プロセッサ１
０１の３２個のレジスタＲ０〜Ｒ３１と、プロセッサ１
０１の制御記憶回路１０５と、制御回路１０６と、論理
和ゲート１１０−０〜１１０−３１と、レジスタ１１１
と、外部バス・インターフェース１１４と、先行１検出
回路１１６とを備えている。前記制御回路１０６は、信
号路１０７を介して制御記憶回路１０５から制御情報を
入力し、かつ先行１検出回路１１６からの出力信号１１
９，１２０を入力する。一方、制御回路１０６からは前
記レジスタＲ０〜Ｒ３１を制御する信号１０８−０〜１
０８−３１及び１０９−０〜３１と、レジスタ１１１を
制御する信号１１２，１１３と、外部バス・インターフ
ェース１１４を制御する信号１１５と、先行１検出回路
１１６を制御する信号１１７，１１８とを生成し、出力
する。
【０００８】前記信号１０８−０はレジスタＲ０の内容
を内部データ・バス１０４へ読出すことを制御する信
号、以下同様に１０８−３１はレジスタＲ３１の内容を
内部データ・バス１０４へ読出すことを制御する信号で
ある。また、信号１０９−０はレジスタＲ０への内部デ
ータ・バス１０４からの書込みを制御する信号、以下同
様に１０８−３１はレジスタＲ３１への内部データ・バ
ス１０４からの書込みを制御する信号である。前記論理
和ゲート１１０−０は信号１０８−０と１０９−０を入
力して論理和をとり、以下同様に論理和ゲート１１０−
３１は信号１０８−３１と１０９−３１の論理和をと
る。
を内部データ・バス１０４へ読出すことを制御する信
号、以下同様に１０８−３１はレジスタＲ３１の内容を
内部データ・バス１０４へ読出すことを制御する信号で
ある。また、信号１０９−０はレジスタＲ０への内部デ
ータ・バス１０４からの書込みを制御する信号、以下同
様に１０８−３１はレジスタＲ３１への内部データ・バ
ス１０４からの書込みを制御する信号である。前記論理
和ゲート１１０−０は信号１０８−０と１０９−０を入
力して論理和をとり、以下同様に論理和ゲート１１０−
３１は信号１０８−３１と１０９−３１の論理和をと
る。
【０００９】レジスタ１１１は32ビット・レジスタで、
内部データ・バス１０４に接続され、信号１１０−０〜
１１０−３１を入力する。信号１１１−０はレジスタ１
１１のビット０であり、論理和ゲート１１０−０の出力
がアクティブになると信号１１１−０には“１”がセッ
トされる。以下同様に信号１１１−３１はレジスタ１１
１のビット３１であり、論理和ゲート１１０−３１の出
力がアクティブになると信号１１１−３１には“１”が
セットされる。又、信号１１１−０はレジスタＲ０から
内部データ・バス１０４への読出し、または内部データ
・バス１０４からレジスタＲ０への書込みがあった時に
“１”を記憶する。以下同様に信号１１１−３１はレジ
スタＲ３１の読出しまたは書込みを記憶する。前記制御
回路１０６で生成される信号１１２はレジスタ１１１の
内容を内部データ・バス１０４への読出しを制御する信
号であり、信号１１３はレジスタ１１１への内部データ
・バス１０４からの書込みを制御する信号である。前記
外部バス・インターフェース１１４はプロセッサ１０１
の内部データ・バス１０４と外部バス１０３とのインタ
ーフェースであり、制御回路１０６で生成される信号１
１５により制御される。
内部データ・バス１０４に接続され、信号１１０−０〜
１１０−３１を入力する。信号１１１−０はレジスタ１
１１のビット０であり、論理和ゲート１１０−０の出力
がアクティブになると信号１１１−０には“１”がセッ
トされる。以下同様に信号１１１−３１はレジスタ１１
１のビット３１であり、論理和ゲート１１０−３１の出
力がアクティブになると信号１１１−３１には“１”が
セットされる。又、信号１１１−０はレジスタＲ０から
内部データ・バス１０４への読出し、または内部データ
・バス１０４からレジスタＲ０への書込みがあった時に
“１”を記憶する。以下同様に信号１１１−３１はレジ
スタＲ３１の読出しまたは書込みを記憶する。前記制御
回路１０６で生成される信号１１２はレジスタ１１１の
内容を内部データ・バス１０４への読出しを制御する信
号であり、信号１１３はレジスタ１１１への内部データ
・バス１０４からの書込みを制御する信号である。前記
外部バス・インターフェース１１４はプロセッサ１０１
の内部データ・バス１０４と外部バス１０３とのインタ
ーフェースであり、制御回路１０６で生成される信号１
１５により制御される。
【００１０】前記先行１検出回路１１６は、制御回路１
０６で生成された信号１１７が入力され、この信号１１
７によりレジスタ１１１の内容を先行１検出回路１１６
へ入力させる。また、同様に制御回路１０６で生成され
た信号１１８が入力される。この信号１１８はコンテキ
スト入替えのための外部メモリ１０２にアクセスする際
に、１語分のバス・サイクルの開始タイミングにアクテ
ィブになる信号であり、詳細は後述する。この先行１検
出回路１１６は、信号１１７により取込んだレジスタ１
１１の内容の32ビット・データのビット０からビット31
の方向へ“１”を検索し、最初に“１”を検出したビッ
ト位置を示す５ビットの情報を信号１１９として出力す
る。次に、信号１１８がアクティブになると、前回の検
索結果の“１”の位置よりもビット31側にある“１”を
検索して２番目に“１”を検出したビット位置を示す５
ビットの情報を信号１１９として出力する。以下同様に
信号１１８がアクティブなる度に、前回“１”を検出し
たビット位置のビット31の方向へ検索して次の“１”の
ビット位置を信号１１９として出力する。先行１検出回
路１１６による検索の結果“１”を検出した場合には、
先行１検出回路１１６から出力される１ビットの信号１
２０がインアクティブになり、検索の結果“１”を検出
しなかった場合に信号１２０はアクティブになる。
０６で生成された信号１１７が入力され、この信号１１
７によりレジスタ１１１の内容を先行１検出回路１１６
へ入力させる。また、同様に制御回路１０６で生成され
た信号１１８が入力される。この信号１１８はコンテキ
スト入替えのための外部メモリ１０２にアクセスする際
に、１語分のバス・サイクルの開始タイミングにアクテ
ィブになる信号であり、詳細は後述する。この先行１検
出回路１１６は、信号１１７により取込んだレジスタ１
１１の内容の32ビット・データのビット０からビット31
の方向へ“１”を検索し、最初に“１”を検出したビッ
ト位置を示す５ビットの情報を信号１１９として出力す
る。次に、信号１１８がアクティブになると、前回の検
索結果の“１”の位置よりもビット31側にある“１”を
検索して２番目に“１”を検出したビット位置を示す５
ビットの情報を信号１１９として出力する。以下同様に
信号１１８がアクティブなる度に、前回“１”を検出し
たビット位置のビット31の方向へ検索して次の“１”の
ビット位置を信号１１９として出力する。先行１検出回
路１１６による検索の結果“１”を検出した場合には、
先行１検出回路１１６から出力される１ビットの信号１
２０がインアクティブになり、検索の結果“１”を検出
しなかった場合に信号１２０はアクティブになる。
【００１１】図２は前記先行１検出回路１１６の内部構
成図である。ここでは、32ビットの入力情報の先行１検
出を行うために、32ビットを８ビットづつ４つの部分に
区切って独立に先行１検出を行った上で、４つの結果を
まとめるという方式を採用している。図２において、２
０１は入力８ビット分の先行１検出回路であり、２０１
−０は信号１１７のビット７〜ビット０（１１７−７〜
１１７−０）、２０１−１は同じくビット15〜ビット８
（１１７−15〜１１７−８）、２０１−２は同じくビッ
ト23〜ビット16（１１７−23〜１１７−16）、２０１−
３は同じくビット31〜ビット24（１１７−31〜１１７−
24）に対応している。この８ビット分の先行１検出回路
２０１の内部構造については後述する。
成図である。ここでは、32ビットの入力情報の先行１検
出を行うために、32ビットを８ビットづつ４つの部分に
区切って独立に先行１検出を行った上で、４つの結果を
まとめるという方式を採用している。図２において、２
０１は入力８ビット分の先行１検出回路であり、２０１
−０は信号１１７のビット７〜ビット０（１１７−７〜
１１７−０）、２０１−１は同じくビット15〜ビット８
（１１７−15〜１１７−８）、２０１−２は同じくビッ
ト23〜ビット16（１１７−23〜１１７−16）、２０１−
３は同じくビット31〜ビット24（１１７−31〜１１７−
24）に対応している。この８ビット分の先行１検出回路
２０１の内部構造については後述する。
【００１２】また、２０２は８ビット分の先行１検出回
路２０１の出力信号であり、入力された８ビットのなか
のビット０から検索して“１”を検出したビット位置を
３ビットにエンコードしたものである。各信号２０２−
０，２０２−１，２０２−２，２０２−３はそれぞれ８
ビット分先行１検出回路２０１−０，２０１−１，２０
１−２，２０１−３の出力である。ＢＺ０，ＢＺ１，Ｂ
Ｚ２，ＢＺ３はそれぞれ８ビット分先行１検出回路２０
１−０，２０１−１，２０１−２，２０１−３の出力信
号であり、たとえば信号ＢＺ０は先行１回路２０１−０
に入力された８ビット全て０であるとき“１”、入力さ
れた８ビットのなかに“１”が１つでも存在する時は
“０”となる。２０３は８ビット分の先行１検出回路２
０１のイネーブル入力信号である。各信号２０３−０，
２０３−１，２０３−２，２０３−３はそれぞれ先行１
検出回路２０１−１，２０１−１，２０１−２，２０１
−３のイネーブル入力である。ただし先行１検出回路２
０１−０は最下位であるため、信号２０３−０には常に
“１”を入力する。
路２０１の出力信号であり、入力された８ビットのなか
のビット０から検索して“１”を検出したビット位置を
３ビットにエンコードしたものである。各信号２０２−
０，２０２−１，２０２−２，２０２−３はそれぞれ８
ビット分先行１検出回路２０１−０，２０１−１，２０
１−２，２０１−３の出力である。ＢＺ０，ＢＺ１，Ｂ
Ｚ２，ＢＺ３はそれぞれ８ビット分先行１検出回路２０
１−０，２０１−１，２０１−２，２０１−３の出力信
号であり、たとえば信号ＢＺ０は先行１回路２０１−０
に入力された８ビット全て０であるとき“１”、入力さ
れた８ビットのなかに“１”が１つでも存在する時は
“０”となる。２０３は８ビット分の先行１検出回路２
０１のイネーブル入力信号である。各信号２０３−０，
２０３−１，２０３−２，２０３−３はそれぞれ先行１
検出回路２０１−１，２０１−１，２０１−２，２０１
−３のイネーブル入力である。ただし先行１検出回路２
０１−０は最下位であるため、信号２０３−０には常に
“１”を入力する。
【００１３】２０４は論理積ゲートであり、信号ＢＺ０
とＢＺ１を入力して論理積をとり出力信号２０３−２を
先行１検出回路２０１−２へ入力する。信号２０３−２
が“１”になるのは信号ＢＺ０とＢＺ１がともに
“１”、つまり先行１検出回路２０１−０と２０１−１
に入力された16ビットが全て“０”であった場合であ
る。また、２０５は論理積ゲートであり、信号ＢＺ０と
ＢＺ１とＢＺ２を入力して論理積をとり信号２０３−３
として先行１検出回路２０１−３へ入力する。信号２０
３−３が“１”になるのは信号ＢＺ０とＢＺ１とＢＺ２
がすべて“１”、つまり先行１検出回路２０１−０と２
０１−１と２０１−２に入力された24ビットが全て
“０”であった場合である。２０６は信号２０１−０〜
２０１−３を入力し、選択制御信号２０８−０〜２０８
−３に基づいて選択を行うセレクタであり、信号１１９
のビット２、ビット１、ビット０（１１９−２，１１９
−１，１１９−０）を生成する。２０７はＢＺ０とＢＺ
１とＢＺ２とＢＺ４を入力するセレクタ２０６の制御回
路で、セレクタ２０６の選択制御信号２０８−０，２０
８−１，２０８−２，２０８−３と、１１９のビット４
とビット３（１１９−４、１１９−３）および、１２０
を生成する。セレクタ制御回路２０７の内部構成につい
ては後述する。
とＢＺ１を入力して論理積をとり出力信号２０３−２を
先行１検出回路２０１−２へ入力する。信号２０３−２
が“１”になるのは信号ＢＺ０とＢＺ１がともに
“１”、つまり先行１検出回路２０１−０と２０１−１
に入力された16ビットが全て“０”であった場合であ
る。また、２０５は論理積ゲートであり、信号ＢＺ０と
ＢＺ１とＢＺ２を入力して論理積をとり信号２０３−３
として先行１検出回路２０１−３へ入力する。信号２０
３−３が“１”になるのは信号ＢＺ０とＢＺ１とＢＺ２
がすべて“１”、つまり先行１検出回路２０１−０と２
０１−１と２０１−２に入力された24ビットが全て
“０”であった場合である。２０６は信号２０１−０〜
２０１−３を入力し、選択制御信号２０８−０〜２０８
−３に基づいて選択を行うセレクタであり、信号１１９
のビット２、ビット１、ビット０（１１９−２，１１９
−１，１１９−０）を生成する。２０７はＢＺ０とＢＺ
１とＢＺ２とＢＺ４を入力するセレクタ２０６の制御回
路で、セレクタ２０６の選択制御信号２０８−０，２０
８−１，２０８−２，２０８−３と、１１９のビット４
とビット３（１１９−４、１１９−３）および、１２０
を生成する。セレクタ制御回路２０７の内部構成につい
ては後述する。
【００１４】図３は先行１検出回路２０１−２の内部構
成を示す図である。尚、先行１検出回路２０１−０，２
０１−１，２０１−３も全く同等である。同図におい
て、３０１はＣＬＫ２同期の２入力の８ビットのレジス
タである。信号１１７により内部バス１０４のビット23
〜ビット16の８ビットのデータを格納する。また、３０
２はＣＬＫ１のハイ期間でレジスタ３０１の出力を入力
して保持するラッチである。３０３はレジスタ３０１か
らの８ビットの出力を入力して８ビットのマスク情報を
生成するマスク情報生成回路である。このマスク情報生
成回路３０３の内部構造を図４に示す。例えば、レジス
タ３０１に格納されている情報のビット０を３０１−０
とする。４０１は３０１−０と３０１−１を入力とする
論理和ゲートで出力は３０３−２である。４０２は３０
１−０と３０１−１と３０１−２を入力とする論理和ゲ
ートで出力は３０３−３である。４０３は３０１−０と
３０１−１と３０１−２と３０１−３を入力とする論理
和ゲートで出力は３０３−４である。４０４は４０３の
出力と３０１−５を入力とする論理和ゲートで出力は３
０３−５である。４０５は４０３の出力と３０１−４と
３０１−５を入力とする論理和ゲートで出力は３０３−
６である。４０６は４０３の出力と３０１−４と３０１
−５と３０１−６を入力とする論理和ゲートで出力は３
０３−７である。出力３０３のビット０（３０３−０）
は、３０１の入力に拘らずつねに“０”となっている。
成を示す図である。尚、先行１検出回路２０１−０，２
０１−１，２０１−３も全く同等である。同図におい
て、３０１はＣＬＫ２同期の２入力の８ビットのレジス
タである。信号１１７により内部バス１０４のビット23
〜ビット16の８ビットのデータを格納する。また、３０
２はＣＬＫ１のハイ期間でレジスタ３０１の出力を入力
して保持するラッチである。３０３はレジスタ３０１か
らの８ビットの出力を入力して８ビットのマスク情報を
生成するマスク情報生成回路である。このマスク情報生
成回路３０３の内部構造を図４に示す。例えば、レジス
タ３０１に格納されている情報のビット０を３０１−０
とする。４０１は３０１−０と３０１−１を入力とする
論理和ゲートで出力は３０３−２である。４０２は３０
１−０と３０１−１と３０１−２を入力とする論理和ゲ
ートで出力は３０３−３である。４０３は３０１−０と
３０１−１と３０１−２と３０１−３を入力とする論理
和ゲートで出力は３０３−４である。４０４は４０３の
出力と３０１−５を入力とする論理和ゲートで出力は３
０３−５である。４０５は４０３の出力と３０１−４と
３０１−５を入力とする論理和ゲートで出力は３０３−
６である。４０６は４０３の出力と３０１−４と３０１
−５と３０１−６を入力とする論理和ゲートで出力は３
０３−７である。出力３０３のビット０（３０３−０）
は、３０１の入力に拘らずつねに“０”となっている。
【００１５】ここで、マクス情報生成回路３０３の８ビ
ットの入力の中で“１”となっているビットのビット番
号が最も小さいビットを検出し、そのビット番号の１つ
上位のビットから上の全てのビットが“１”となるマス
ク情報を生成する。たとえば、レジスタ３０１に格納さ
れている８ビットのデータが 〔１１００ ０１００(2) 〕 （１） であるとする。この（１）のデータが入力されると、３
０３−０は常に“０”、３０１−０が“０”であるため
３０３−１は“０”、４０１の２入力（３０１−０と３
０１−１）は共に“０”であるので３０３−２は“０”
である。３０１−２が“１”であるため４０２と４０３
の出力はともに“１”となり、したがって３０３−３と
３０３−４は共に“１”、４０３が“１”であるため４
０４，４０５，４０６の出力は全て“１”となり、した
がって３０３−５，３０３−６，３０３−７は全て
“１”となるため、 〔１１１１ １０００(2) 〕 （２） というマスク情報が得られる。つまり入力データ（１）
の中で“１”となっているビットはビット７、ビット
６、ビット２であり、このなかでビット番号が最も小さ
いものはビット２であるので、マスク情報生成回路３０
３の出力はビット２の１つ上位のビット３より上の全て
のビットが“１”となるから、（２）のマスク情報が得
られる。マクス情報生成回路３０３の入力データに対す
る出力データを図５に示す。
ットの入力の中で“１”となっているビットのビット番
号が最も小さいビットを検出し、そのビット番号の１つ
上位のビットから上の全てのビットが“１”となるマス
ク情報を生成する。たとえば、レジスタ３０１に格納さ
れている８ビットのデータが 〔１１００ ０１００(2) 〕 （１） であるとする。この（１）のデータが入力されると、３
０３−０は常に“０”、３０１−０が“０”であるため
３０３−１は“０”、４０１の２入力（３０１−０と３
０１−１）は共に“０”であるので３０３−２は“０”
である。３０１−２が“１”であるため４０２と４０３
の出力はともに“１”となり、したがって３０３−３と
３０３−４は共に“１”、４０３が“１”であるため４
０４，４０５，４０６の出力は全て“１”となり、した
がって３０３−５，３０３−６，３０３−７は全て
“１”となるため、 〔１１１１ １０００(2) 〕 （２） というマスク情報が得られる。つまり入力データ（１）
の中で“１”となっているビットはビット７、ビット
６、ビット２であり、このなかでビット番号が最も小さ
いものはビット２であるので、マスク情報生成回路３０
３の出力はビット２の１つ上位のビット３より上の全て
のビットが“１”となるから、（２）のマスク情報が得
られる。マクス情報生成回路３０３の入力データに対す
る出力データを図５に示す。
【００１６】図３に戻り、３０４は８ビット・レジスタ
３０１の出力を入力する８−３プライオリティ・エンコ
ーダであり、図６に示す論理に従い、レジスタ３０１か
らの８ビットのデータのビット０側から優先的に“１”
のビット位置を検索して３ビットにエンコードする。図
３では先行１検出回路２０１−２の内部構成を示してい
るため、８−３プライオリティ・エンコーダ３０４の出
力は図２の信号２０２−２に対応する。３０５はＣＬＫ
１のハイ期間においてマスク情報生成回路３０３で生成
されたマスク情報を入力して保持するラッチである。３
０６はマスク情報生成回路３０３で生成された８ビット
のマスク情報とラッチ３０２に保持された８ビットの情
報とのビット毎の論理積をとるマスク回路である。たと
えば、マスク回路３０６の出力のビット３（３０６−
３）は３０３−３と３０２−３との論理積の結果であ
る。前記（１）のデータがレジスタ３０１にＣＬＫ２同
期で格納されると、その次のＣＬＫ１でラッチ３０５に
はマスク情報（２）が、ラッチ３０２には（１）のデー
タが格納されて、マスク回路３０６の出力は（１）と
（２）のビット毎の論理積がとられるため 〔１１００ ０１００(2) 〕・〔１１１１ １０００(2) 〕 ＝〔１１００ ００００(2) 〕 （３） となり、ＣＬＫ２で（３）の情報がレジスタ３０１に格
納される。
３０１の出力を入力する８−３プライオリティ・エンコ
ーダであり、図６に示す論理に従い、レジスタ３０１か
らの８ビットのデータのビット０側から優先的に“１”
のビット位置を検索して３ビットにエンコードする。図
３では先行１検出回路２０１−２の内部構成を示してい
るため、８−３プライオリティ・エンコーダ３０４の出
力は図２の信号２０２−２に対応する。３０５はＣＬＫ
１のハイ期間においてマスク情報生成回路３０３で生成
されたマスク情報を入力して保持するラッチである。３
０６はマスク情報生成回路３０３で生成された８ビット
のマスク情報とラッチ３０２に保持された８ビットの情
報とのビット毎の論理積をとるマスク回路である。たと
えば、マスク回路３０６の出力のビット３（３０６−
３）は３０３−３と３０２−３との論理積の結果であ
る。前記（１）のデータがレジスタ３０１にＣＬＫ２同
期で格納されると、その次のＣＬＫ１でラッチ３０５に
はマスク情報（２）が、ラッチ３０２には（１）のデー
タが格納されて、マスク回路３０６の出力は（１）と
（２）のビット毎の論理積がとられるため 〔１１００ ０１００(2) 〕・〔１１１１ １０００(2) 〕 ＝〔１１００ ００００(2) 〕 （３） となり、ＣＬＫ２で（３）の情報がレジスタ３０１に格
納される。
【００１７】３０７はラッチ３０２に保持されたデータ
の全てのビットが０であることを検出するオール０検出
回路である。図３が２０１−２の内部構成を示している
ため、オール０検出回路３０７の出力は図２のＢＺ２に
対応する。３０８はコンテキスト入替えバス・サイクル
開始タイミング信号１１８とイネーブル信号２０３−２
を入力する論理積ゲートで、この論理積ゲート３０８の
出力がアクティブの時レジスタ３０１にはマスク回路３
０６の出力が保持される。論理積ゲート３０８の出力が
アクティブになるのはコンテキスト入替えバス・サイク
ル開始タイミング信号１１８が“１”でかつ２０３−２
が“１”のときである。２０３−２が“１”となるのは
ＢＺ０とＢＺ１がともに“１”のとき、つまり先行１検
出回路２０１−１と２０１−０に入力された16ビットが
全て“０”のときである。
の全てのビットが０であることを検出するオール０検出
回路である。図３が２０１−２の内部構成を示している
ため、オール０検出回路３０７の出力は図２のＢＺ２に
対応する。３０８はコンテキスト入替えバス・サイクル
開始タイミング信号１１８とイネーブル信号２０３−２
を入力する論理積ゲートで、この論理積ゲート３０８の
出力がアクティブの時レジスタ３０１にはマスク回路３
０６の出力が保持される。論理積ゲート３０８の出力が
アクティブになるのはコンテキスト入替えバス・サイク
ル開始タイミング信号１１８が“１”でかつ２０３−２
が“１”のときである。２０３−２が“１”となるのは
ＢＺ０とＢＺ１がともに“１”のとき、つまり先行１検
出回路２０１−１と２０１−０に入力された16ビットが
全て“０”のときである。
【００１８】前記セレクタ制御回路２０７を図７と図８
を参照して説明する。セレクタ制御回路２０７には信号
ＢＺ０〜ＢＺ３が入力され、図８に示すようにセレクタ
２０６を制御する選択信号２０８−０〜２０８−３を生
成する。たとえば、信号ＢＺ０が“０”のとき、つまり
内部データ・バス１０４から８ビット先行１検出回路２
０１−０に書込まれた８ビットのデータが〔０００００
０００(2) 〕ではない時には、セレクタ２０６が先行１
検出回路２０１−０において３ビットにエンコードされ
た信号２０２−０を選択して信号１１９−２〜１１９−
０の３ビット信号として出力するように、４本の選択信
号２０８−０〜２０８−３のなかで２０８−０のみをア
クティブにする。同時にセレクタ制御回路２０７は信号
１１９−４〜１１９〜３に〔００(2) 〕を出力する。ま
たＢＺ０〜ＢＺ３が全て“１”、つまり先行１検出回路
２０１−３〜２０１−０に格納されていた32ビットのデ
ータが全て“０”になった時には信号１２０がアクティ
ブになる。尚、プロセッサ１０１がリセットされると、
リセットに対応して起動される制御記憶１０５に格納さ
れているマイクロプログラムの中のリセット処理ルーチ
ンにより内部バス１０４からレジスタ１１１に〔０００
０００００(H) 〕が転送されることにより、レジスタ１
１１は初期化される。
を参照して説明する。セレクタ制御回路２０７には信号
ＢＺ０〜ＢＺ３が入力され、図８に示すようにセレクタ
２０６を制御する選択信号２０８−０〜２０８−３を生
成する。たとえば、信号ＢＺ０が“０”のとき、つまり
内部データ・バス１０４から８ビット先行１検出回路２
０１−０に書込まれた８ビットのデータが〔０００００
０００(2) 〕ではない時には、セレクタ２０６が先行１
検出回路２０１−０において３ビットにエンコードされ
た信号２０２−０を選択して信号１１９−２〜１１９−
０の３ビット信号として出力するように、４本の選択信
号２０８−０〜２０８−３のなかで２０８−０のみをア
クティブにする。同時にセレクタ制御回路２０７は信号
１１９−４〜１１９〜３に〔００(2) 〕を出力する。ま
たＢＺ０〜ＢＺ３が全て“１”、つまり先行１検出回路
２０１−３〜２０１−０に格納されていた32ビットのデ
ータが全て“０”になった時には信号１２０がアクティ
ブになる。尚、プロセッサ１０１がリセットされると、
リセットに対応して起動される制御記憶１０５に格納さ
れているマイクロプログラムの中のリセット処理ルーチ
ンにより内部バス１０４からレジスタ１１１に〔０００
０００００(H) 〕が転送されることにより、レジスタ１
１１は初期化される。
【００１９】次に、コンテキストのストアについて説明
する。例えばプロセッサ１０１においてタスク１が実行
中であるとする。タスク１が初めて起動されてから次の
タスク２に切換えられるまでの間に、タスク１での処理
によりレジスタＲ３１とＲ０に内部データ・バス１０４
からデータが書込まれ、レジスタＲ１４とＲ０は内部デ
ータ・バス１０４へ内容が読み出されることを考える。
タスク１の処理中に制御記憶１０５に格納されているマ
イクロプログラムによってレジスタＲ３１に内部データ
・バス１０４からデータが書込まれるときには信号１０
９−３１が“１”になり、したがって論理和ゲート１１
０−３１が“１”となってレジスタ１１１−３１が
“１”となる。同様にレジスタＲ０に内部データ・バス
１０４からデータが書込まれるときには信号１０９−０
が“１”になり、したがって論理和ゲート１１０−０が
“１”となってレジスタ１１１−０が“１”となる。
する。例えばプロセッサ１０１においてタスク１が実行
中であるとする。タスク１が初めて起動されてから次の
タスク２に切換えられるまでの間に、タスク１での処理
によりレジスタＲ３１とＲ０に内部データ・バス１０４
からデータが書込まれ、レジスタＲ１４とＲ０は内部デ
ータ・バス１０４へ内容が読み出されることを考える。
タスク１の処理中に制御記憶１０５に格納されているマ
イクロプログラムによってレジスタＲ３１に内部データ
・バス１０４からデータが書込まれるときには信号１０
９−３１が“１”になり、したがって論理和ゲート１１
０−３１が“１”となってレジスタ１１１−３１が
“１”となる。同様にレジスタＲ０に内部データ・バス
１０４からデータが書込まれるときには信号１０９−０
が“１”になり、したがって論理和ゲート１１０−０が
“１”となってレジスタ１１１−０が“１”となる。
【００２０】また、レジスタＲ１４から内部データ・バ
ス１０４へデータが読み出されるときには信号１０８−
１４が“１”になり、したがって論理和ゲート１１０−
１４が“１”となってレジスタ１１１−１４が“１”と
なる。同様にレジスタＲ０から内部データ・バス１０４
へデータが読み出されるときには信号１０８−０が
“１”になり、したがって論理和ゲート１１０−０が
“１”となってレジスタ１１１−０が“１”となる。レ
ジスタＲ０に関しては内部データ・バス１０４からデー
タが書込まれるときにはレジスタ１１１−０が“１”と
なっているが、レジスタ１１１−０の内容には無関係に
レジスタＲ０から内部データ・バス１０４へデータが読
み出されるときには信号１０８−０が“１”になったこ
とによりレジスタ１１１−０を“１”にセットする。
ス１０４へデータが読み出されるときには信号１０８−
１４が“１”になり、したがって論理和ゲート１１０−
１４が“１”となってレジスタ１１１−１４が“１”と
なる。同様にレジスタＲ０から内部データ・バス１０４
へデータが読み出されるときには信号１０８−０が
“１”になり、したがって論理和ゲート１１０−０が
“１”となってレジスタ１１１−０が“１”となる。レ
ジスタＲ０に関しては内部データ・バス１０４からデー
タが書込まれるときにはレジスタ１１１−０が“１”と
なっているが、レジスタ１１１−０の内容には無関係に
レジスタＲ０から内部データ・バス１０４へデータが読
み出されるときには信号１０８−０が“１”になったこ
とによりレジスタ１１１−０を“１”にセットする。
【００２１】タスク１のレジスタＲ０〜Ｒ３１がこのよ
うに使用されている場合に、割込み等によりタスク２へ
の切換えが発生すると、制御記憶１０５に格納されてい
るマイクロプログラムの中のコンテキスト入力替えルー
チンが起動される。以下のコンテキストのストア処理に
ついて図９のタイミングチャートを用いて説明する。タ
スク１が初めて起動されてからタスク２に切換えられる
までの間に、タスク１での処理によりレジスタＲ３１と
Ｒ０は内部データ・バス１０４からデータが書込まれ、
レジスタＲ１４，Ｒ０は内部データ・バス１０４へ内容
が読み出されると、レジスタ１１１には〔８０００４０
０１(H) 〕がセットされる。
うに使用されている場合に、割込み等によりタスク２へ
の切換えが発生すると、制御記憶１０５に格納されてい
るマイクロプログラムの中のコンテキスト入力替えルー
チンが起動される。以下のコンテキストのストア処理に
ついて図９のタイミングチャートを用いて説明する。タ
スク１が初めて起動されてからタスク２に切換えられる
までの間に、タスク１での処理によりレジスタＲ３１と
Ｒ０は内部データ・バス１０４からデータが書込まれ、
レジスタＲ１４，Ｒ０は内部データ・バス１０４へ内容
が読み出されると、レジスタ１１１には〔８０００４０
０１(H) 〕がセットされる。
【００２２】コンテキスト・ストア・ルーチンでは、制
御回路１０６はレジスタ１１１の読み出し制御信号１１
２と先行１検出回路１１６の書込み制御信号１１７を同
時に発生して、レジスタ１１１の内容〔８０００４００
１(H) 〕を内部データ・バス１０４経由で先行１検出回
路１１６へＣＬＫ２同期で転送する。コンテキスト・ス
トア・ルーチンでは信号１２０が“１”になるまで信号
１１９の５ビットで示されるレジスタの内容を外部メモ
リ１０２へ転送する。先行１検出回路１１６では前述し
たように入力されたデータ〔８０００４００１(H) 〕を
ビット０側からビット31側へ“１”を検索する。８ビッ
ト先行１検出回路２０１−０，２０１−１，２０１−３
にはそれぞれの８ビットの中に“１”が存在するので信
号ＢＺ０、ＢＺ１、ＢＺ３は“０”、８ビット先行１検
出回路２０１−２に入力された８ビットには“１”が存
在しないので信号ＢＺ２は“１”である。
御回路１０６はレジスタ１１１の読み出し制御信号１１
２と先行１検出回路１１６の書込み制御信号１１７を同
時に発生して、レジスタ１１１の内容〔８０００４００
１(H) 〕を内部データ・バス１０４経由で先行１検出回
路１１６へＣＬＫ２同期で転送する。コンテキスト・ス
トア・ルーチンでは信号１２０が“１”になるまで信号
１１９の５ビットで示されるレジスタの内容を外部メモ
リ１０２へ転送する。先行１検出回路１１６では前述し
たように入力されたデータ〔８０００４００１(H) 〕を
ビット０側からビット31側へ“１”を検索する。８ビッ
ト先行１検出回路２０１−０，２０１−１，２０１−３
にはそれぞれの８ビットの中に“１”が存在するので信
号ＢＺ０、ＢＺ１、ＢＺ３は“０”、８ビット先行１検
出回路２０１−２に入力された８ビットには“１”が存
在しないので信号ＢＺ２は“１”である。
【００２３】先行１検出回路２０１−０には〔００００
０００１(2) 〕が保持されているので信号２０２−０に
は〔０００(2) 〕が出力され、ＢＺ０は“０”となる。
先行１検出回路２０１−１には〔０００００００
０(2) 〕が保持されているので信号２０２−１には〔０
００(2) 〕が出力され、ＢＺ０は“１”となる。先行１
検出回路２０１−２には〔０１００００００(2) 〕が保
持されているので信号２０２−２には〔１１０(2) 〕が
出力され、ＢＺ０は“０”となる。先行１検出回路２０
１−３には〔１０００００００(2) 〕が保持されている
ので信号２０２−３には〔１１１(2) 〕が出力され、Ｂ
Ｚ０は“０”となる。この時、信号１２０は“０”であ
る。
０００１(2) 〕が保持されているので信号２０２−０に
は〔０００(2) 〕が出力され、ＢＺ０は“０”となる。
先行１検出回路２０１−１には〔０００００００
０(2) 〕が保持されているので信号２０２−１には〔０
００(2) 〕が出力され、ＢＺ０は“１”となる。先行１
検出回路２０１−２には〔０１００００００(2) 〕が保
持されているので信号２０２−２には〔１１０(2) 〕が
出力され、ＢＺ０は“０”となる。先行１検出回路２０
１−３には〔１０００００００(2) 〕が保持されている
ので信号２０２−３には〔１１１(2) 〕が出力され、Ｂ
Ｚ０は“０”となる。この時、信号１２０は“０”であ
る。
【００２４】図８により、信号１１９−４，１１９−３
は共に“０”、信号２０８−０のみが“１”で信号２０
８−１，２０８−２，２０８−３は共に“０”となり、
セレクタ２０６は信号１１９−２，１１９−１，１１９
−０には信号２０２−０の３ビットを選択する。したが
って、信号１１９−４，１１９−３，１１９−２，１１
９−１，１１９−０は〔０００００(2) 〕となる。この
時、先行１検出回路２０１−０のマスク情報生成回路３
０３は ００(H) を生成し、２０１−１のマスク情報生
成回路３０３は〔８０(H) 〕を生成し、先行１検出回路
２０１−２のマスク情報生成回路３０３は〔００(H) 〕
を生成し、先行１検出回路２０１−３のマスク情報生成
回路３０３は〔００(H) 〕を生成する。コンテキスト・
ストア・ルーチンの処理に基づいて、制御回路１０６が
信号１１５を発行してインターフェース１１４を制御す
ることによりバス・サイクルを開始して信号１１９の５
ビットで示されたレジスタＲ０の内容を外部メモリ１０
２へ転送する。同時に制御回路１０６はコンテキスト入
替えバス・サイクル開始タイミング信号１１８を“１”
にする。
は共に“０”、信号２０８−０のみが“１”で信号２０
８−１，２０８−２，２０８−３は共に“０”となり、
セレクタ２０６は信号１１９−２，１１９−１，１１９
−０には信号２０２−０の３ビットを選択する。したが
って、信号１１９−４，１１９−３，１１９−２，１１
９−１，１１９−０は〔０００００(2) 〕となる。この
時、先行１検出回路２０１−０のマスク情報生成回路３
０３は ００(H) を生成し、２０１−１のマスク情報生
成回路３０３は〔８０(H) 〕を生成し、先行１検出回路
２０１−２のマスク情報生成回路３０３は〔００(H) 〕
を生成し、先行１検出回路２０１−３のマスク情報生成
回路３０３は〔００(H) 〕を生成する。コンテキスト・
ストア・ルーチンの処理に基づいて、制御回路１０６が
信号１１５を発行してインターフェース１１４を制御す
ることによりバス・サイクルを開始して信号１１９の５
ビットで示されたレジスタＲ０の内容を外部メモリ１０
２へ転送する。同時に制御回路１０６はコンテキスト入
替えバス・サイクル開始タイミング信号１１８を“１”
にする。
【００２５】先行１検出回路２０１−０においては信号
２０３−０が常に“１”であるため、レジスタＲ０の内
容を外部メモリ１０２へ転送するバス・サイクル期間で
信号１１８がアクティブである期間のＣＬＫ２で、レジ
スタ３０１にはマスク回路３０６の出力、つまりラッチ
３０５の出力〔００(H) 〕とラッチ３０２の出力〔０１
(H) 〕のビット毎の論理積を取った結果の〔００(H) 〕
が保持される。先行１検出回路２０１−１においてはレ
ジスタＲ０の内容を外部メモリ１０２へ転送するバス・
サイクル期間で信号１１８がアクティブである期間のＣ
ＬＫ２で、信号２０３−１つまりＢＺ０が“０”である
ため、レジスタ３０１は内容が変化しない〔４
０(H) 〕。したがって８−３プライオリティー・エンコ
ーダ３０４の出力２０２−１は〔１１０(2) 〕となって
いる。
２０３−０が常に“１”であるため、レジスタＲ０の内
容を外部メモリ１０２へ転送するバス・サイクル期間で
信号１１８がアクティブである期間のＣＬＫ２で、レジ
スタ３０１にはマスク回路３０６の出力、つまりラッチ
３０５の出力〔００(H) 〕とラッチ３０２の出力〔０１
(H) 〕のビット毎の論理積を取った結果の〔００(H) 〕
が保持される。先行１検出回路２０１−１においてはレ
ジスタＲ０の内容を外部メモリ１０２へ転送するバス・
サイクル期間で信号１１８がアクティブである期間のＣ
ＬＫ２で、信号２０３−１つまりＢＺ０が“０”である
ため、レジスタ３０１は内容が変化しない〔４
０(H) 〕。したがって８−３プライオリティー・エンコ
ーダ３０４の出力２０２−１は〔１１０(2) 〕となって
いる。
【００２６】先行１検出回路２０１−２においてはレジ
スタＲ０の内容を外部メモリ１０２へ転送するバス・サ
イクル期間で信号１１８がアクティブである期間のＣＬ
Ｋ２で、信号ＢＺ０とＢＺ１が共に“０”なので信号２
０３−２が“０”であるため、レジスタ３０１は内容が
変化しない〔００(H) 〕。したがって８−３プライオリ
ティー・エンコーダ３０４の信号２０２−２は〔０００
(2) 〕となり、オール０検出回路３０７の出力ＢＺ２は
“１”となっている。この先行１検出回路２０１−２は
レジスタ３０１に〔００(H) 〕を保持しているため、出
力信号は変化しない。先行１検出回路２０１−３におい
てはレジスタＲ０の内容を外部メモリ１０２へ転送する
バス・サイクル期間で信号１１８がアクティブである期
間のＣＬＫ２で、信号ＢＺ０とＢＺ１が共に“０”でＢ
Ｚ２が“１”なので信号２０３−３が“０”となり、レ
ジスタ３０１は内容が変化しない〔８０(H) 〕。したが
って８−３プライオタティー・エンコーダ３０４の信号
２０２−２は〔１１１(2) 〕となり、オール０検出回路
３０７の出力ＢＺ３は“０”となっている。
スタＲ０の内容を外部メモリ１０２へ転送するバス・サ
イクル期間で信号１１８がアクティブである期間のＣＬ
Ｋ２で、信号ＢＺ０とＢＺ１が共に“０”なので信号２
０３−２が“０”であるため、レジスタ３０１は内容が
変化しない〔００(H) 〕。したがって８−３プライオリ
ティー・エンコーダ３０４の信号２０２−２は〔０００
(2) 〕となり、オール０検出回路３０７の出力ＢＺ２は
“１”となっている。この先行１検出回路２０１−２は
レジスタ３０１に〔００(H) 〕を保持しているため、出
力信号は変化しない。先行１検出回路２０１−３におい
てはレジスタＲ０の内容を外部メモリ１０２へ転送する
バス・サイクル期間で信号１１８がアクティブである期
間のＣＬＫ２で、信号ＢＺ０とＢＺ１が共に“０”でＢ
Ｚ２が“１”なので信号２０３−３が“０”となり、レ
ジスタ３０１は内容が変化しない〔８０(H) 〕。したが
って８−３プライオタティー・エンコーダ３０４の信号
２０２−２は〔１１１(2) 〕となり、オール０検出回路
３０７の出力ＢＺ３は“０”となっている。
【００２７】レジスタＲ０の内容を外部メモリ１０２へ
転送するバス・サイクル期間で信号１１８がアクティブ
である期間のＣＬＫ２同期で、信号ＢＺ０，ＢＺ１，Ｂ
Ｚ３は“０”、ＢＺ２が“１”なので、信号１２０は
“０”であり、コンテキスト・ストア・ルーチンでは信
号１２０が“１”になるまで信号１１９の５ビットで示
されるレジスタの内容を外部メモリ１０２へ転送する。
先行１検出回路２０１−０ではレジスタＲ０の内容を外
部メモリ１０２へ転送するバス・サイクル期間で信号１
１８がアクティブである期間の次のＣＬＫ１ではマスク
情報生成回路３０３には〔００(H) 〕が入力されるため
ラッチ３０５にはマスク情報として〔００(H) 〕が保持
され、８−３プライオリティー・エンコーダ３０４の出
力は〔０００(2) 〕となる。またラッチ３０２の内容が
〔０１(H) 〕から〔００(H) 〕に変化し、オール０検出
回路３０７の出力ＢＺ０は“１”となる。以降、先行１
検出回路２０１−０ではレジスタ３０１の内容は〔００
(H ) 〕のまま、オール０検出回路３０７の出力ＢＺ０は
“１”のまま変化しない。
転送するバス・サイクル期間で信号１１８がアクティブ
である期間のＣＬＫ２同期で、信号ＢＺ０，ＢＺ１，Ｂ
Ｚ３は“０”、ＢＺ２が“１”なので、信号１２０は
“０”であり、コンテキスト・ストア・ルーチンでは信
号１２０が“１”になるまで信号１１９の５ビットで示
されるレジスタの内容を外部メモリ１０２へ転送する。
先行１検出回路２０１−０ではレジスタＲ０の内容を外
部メモリ１０２へ転送するバス・サイクル期間で信号１
１８がアクティブである期間の次のＣＬＫ１ではマスク
情報生成回路３０３には〔００(H) 〕が入力されるため
ラッチ３０５にはマスク情報として〔００(H) 〕が保持
され、８−３プライオリティー・エンコーダ３０４の出
力は〔０００(2) 〕となる。またラッチ３０２の内容が
〔０１(H) 〕から〔００(H) 〕に変化し、オール０検出
回路３０７の出力ＢＺ０は“１”となる。以降、先行１
検出回路２０１−０ではレジスタ３０１の内容は〔００
(H ) 〕のまま、オール０検出回路３０７の出力ＢＺ０は
“１”のまま変化しない。
【００２８】又、先行１検出回路２０１−１ではレジス
タＲ０の内容を外部メモリ１０２へ転送するバス・サイ
クル期間で信号１１８がアクティブである期間の次のＣ
ＬＫ１同期では、８−３プライオリティー・エンコーダ
３０４の出力２０２−１は〔１１０(2) 〕となり、マス
ク情報生成回路３０３には〔４０(H) 〕が入力されてい
るためラッチ３０５にはマスク情報として〔８０(H) 〕
が保持される。先行１検出回路２０１−２，２０１−３
ではレジスタＲ０の内容を外部メモリ１０２へ転送する
バス・サイクル期間で信号１１８がアクティブである期
間の次のＣＬＫ１同期ではラッチ３０２，３０５の出
力、８−３プライオリティー・エンコーダ３０４の出
力、オール０検出回路３０７の出力は変化しない。
タＲ０の内容を外部メモリ１０２へ転送するバス・サイ
クル期間で信号１１８がアクティブである期間の次のＣ
ＬＫ１同期では、８−３プライオリティー・エンコーダ
３０４の出力２０２−１は〔１１０(2) 〕となり、マス
ク情報生成回路３０３には〔４０(H) 〕が入力されてい
るためラッチ３０５にはマスク情報として〔８０(H) 〕
が保持される。先行１検出回路２０１−２，２０１−３
ではレジスタＲ０の内容を外部メモリ１０２へ転送する
バス・サイクル期間で信号１１８がアクティブである期
間の次のＣＬＫ１同期ではラッチ３０２，３０５の出
力、８−３プライオリティー・エンコーダ３０４の出
力、オール０検出回路３０７の出力は変化しない。
【００２９】レジスタＲ０の内容を外部メモリ１０２へ
転送するバス・サイクル期間で信号１１８がアクティブ
である期間の次のＣＬＫ１同期で信号ＢＺ０とＢＺ２が
“１”、ＢＺ１とＢＺ３が“０”になるため、信号１２
０は“０”であり、図８により信号１１９−４は
“０”、１１９−３は“１”、２０８−１のみが“１”
で２０８−０，２０８−２，２０８−３は共に“０”と
なってセレクタ２０６は信号１１９−２，１１９−１，
１１９−０には２０２−１の３ビットを選択して出力す
る。したがって、信号１１９−４，１１９−３，１１９
−２，１１９−１，１１９−０は〔０１１１０(2) 〕と
なり、コンテキスト・ストア・ルーチンでは信号１２０
が“０”なのでレジスタＲ０の次に信号１１９の５ビッ
トで示されるレジスタＲ１４の内容を外部メモリ１０２
へ転送する。
転送するバス・サイクル期間で信号１１８がアクティブ
である期間の次のＣＬＫ１同期で信号ＢＺ０とＢＺ２が
“１”、ＢＺ１とＢＺ３が“０”になるため、信号１２
０は“０”であり、図８により信号１１９−４は
“０”、１１９−３は“１”、２０８−１のみが“１”
で２０８−０，２０８−２，２０８−３は共に“０”と
なってセレクタ２０６は信号１１９−２，１１９−１，
１１９−０には２０２−１の３ビットを選択して出力す
る。したがって、信号１１９−４，１１９−３，１１９
−２，１１９−１，１１９−０は〔０１１１０(2) 〕と
なり、コンテキスト・ストア・ルーチンでは信号１２０
が“０”なのでレジスタＲ０の次に信号１１９の５ビッ
トで示されるレジスタＲ１４の内容を外部メモリ１０２
へ転送する。
【００３０】レジスタＲ０の内容を外部メモリ１０２へ
転送するバス・サイクルが終了すると、コンテキスト・
ストア・ルーチンの処理に基づいて、制御回路１０６が
信号１１５を発行してインターフェース１１４を制御す
ることによりバス・サイクルを開始して信号１１９の５
ビットで示されたレジスタＲ１４の内容を外部メモリ１
０２へ転送する。同時に制御回路１０６はコンテキスト
入替えバス・サイクル開始タイミング信号１１８をアク
ティブにする。先行１検出回路２０１−１においてはレ
ジスタＲ１４の内容を外部メモリ１０２へ転送するバス
・サイクル期間で信号１１８がアクティブである期間の
ＣＬＫ２で、信号２０３−１つまりＢＺ０が“１”にな
ったため、レジスタ３０１にはマスク回路３０６の出
力、つまりラッチ３０５の出力〔８０(H) 〕とラッチ３
０２の出力〔４０(H) 〕のビット毎の論理積を取った結
果〔００(H) 〕が保持される。
転送するバス・サイクルが終了すると、コンテキスト・
ストア・ルーチンの処理に基づいて、制御回路１０６が
信号１１５を発行してインターフェース１１４を制御す
ることによりバス・サイクルを開始して信号１１９の５
ビットで示されたレジスタＲ１４の内容を外部メモリ１
０２へ転送する。同時に制御回路１０６はコンテキスト
入替えバス・サイクル開始タイミング信号１１８をアク
ティブにする。先行１検出回路２０１−１においてはレ
ジスタＲ１４の内容を外部メモリ１０２へ転送するバス
・サイクル期間で信号１１８がアクティブである期間の
ＣＬＫ２で、信号２０３−１つまりＢＺ０が“１”にな
ったため、レジスタ３０１にはマスク回路３０６の出
力、つまりラッチ３０５の出力〔８０(H) 〕とラッチ３
０２の出力〔４０(H) 〕のビット毎の論理積を取った結
果〔００(H) 〕が保持される。
【００３１】先行１検出回路２０１−３においてはレジ
スタＲ０の内容を外部メモリ１０２へ転送するバス・サ
イクル期間で信号１１８がアクティブである期間のＣＬ
Ｋ２で、信号ＢＺ１が“０”でＢＺ０とＢＺ２が“１”
なので信号２０３−３が“０”となり、レジスタ３０１
は内容が変化しない〔８０ (H)〕。したがって８−３プ
ライオリティー・エンコーダ３０４の出力２０２−２は
〔１１１(2) 〕となり、オール０検出回路３０７の出力
ＢＺ３は“０”となっている。先行１検出回路２０１−
１ではレジスタＲ１４の内容を外部メモリ１０２へ転送
するバス・サイクル期間で信号１１８がアクティブであ
る期間のＣＬＫ１で、マスク情報生成回路３０３には
〔００(H) 〕が入力されるためラッチ３０５にはマスク
情報として〔００(H) 〕が保持され、８−３プライオリ
ティー・エンコーダ３０４の出力は〔０００(2) 〕とな
る。またラッチ３０２の内容が〔４０(H)〕から〔００
(H) 〕に変化し、オール０検出回路３０７の出力ＢＺ１
は“１”となる。以降、先行１検出回路２０１−１では
レジスタ３０１の内容は〔００(H)〕のまま、オール０
検出回路３０７の出力ＢＺ１は“１”のまま変化しな
い。
スタＲ０の内容を外部メモリ１０２へ転送するバス・サ
イクル期間で信号１１８がアクティブである期間のＣＬ
Ｋ２で、信号ＢＺ１が“０”でＢＺ０とＢＺ２が“１”
なので信号２０３−３が“０”となり、レジスタ３０１
は内容が変化しない〔８０ (H)〕。したがって８−３プ
ライオリティー・エンコーダ３０４の出力２０２−２は
〔１１１(2) 〕となり、オール０検出回路３０７の出力
ＢＺ３は“０”となっている。先行１検出回路２０１−
１ではレジスタＲ１４の内容を外部メモリ１０２へ転送
するバス・サイクル期間で信号１１８がアクティブであ
る期間のＣＬＫ１で、マスク情報生成回路３０３には
〔００(H) 〕が入力されるためラッチ３０５にはマスク
情報として〔００(H) 〕が保持され、８−３プライオリ
ティー・エンコーダ３０４の出力は〔０００(2) 〕とな
る。またラッチ３０２の内容が〔４０(H)〕から〔００
(H) 〕に変化し、オール０検出回路３０７の出力ＢＺ１
は“１”となる。以降、先行１検出回路２０１−１では
レジスタ３０１の内容は〔００(H)〕のまま、オール０
検出回路３０７の出力ＢＺ１は“１”のまま変化しな
い。
【００３２】レジスタＲ１４の内容を外部メモリ１０２
へ転送するバス・サイクル期間で信号１１８がアクティ
ブである期間の次のＣＬＫ１同期で信号ＢＺ０とＢＺ１
とＢＺ２が“１”、ＢＺ３が“０”になるため、信号１
２０は“０”であり、図８により信号１１９−４，１１
９−３はともに“１”、信号２０８−３のみが“１”で
信号２０８−０，２０８−１，２０８−２はともに
“０”となってセレクタ２０６が信号１１９−２，１１
９−１，１１９−０には信号２０２−３の３ビットを選
択する。したがって信号１１９−４，１１９−３，１１
９−２，１１９−１，１１９−０は〔１１１１１(2) 〕
となり、コンテキスト・ストア・ルーチンでは信号１２
０が“０”なのでレジスタＲ１４の次に、この信号１１
９の５ビットで示されるレジスタＲ３１の内容を外部メ
モリ１０２へ転送する。
へ転送するバス・サイクル期間で信号１１８がアクティ
ブである期間の次のＣＬＫ１同期で信号ＢＺ０とＢＺ１
とＢＺ２が“１”、ＢＺ３が“０”になるため、信号１
２０は“０”であり、図８により信号１１９−４，１１
９−３はともに“１”、信号２０８−３のみが“１”で
信号２０８−０，２０８−１，２０８−２はともに
“０”となってセレクタ２０６が信号１１９−２，１１
９−１，１１９−０には信号２０２−３の３ビットを選
択する。したがって信号１１９−４，１１９−３，１１
９−２，１１９−１，１１９−０は〔１１１１１(2) 〕
となり、コンテキスト・ストア・ルーチンでは信号１２
０が“０”なのでレジスタＲ１４の次に、この信号１１
９の５ビットで示されるレジスタＲ３１の内容を外部メ
モリ１０２へ転送する。
【００３３】レジスタＲ１４の内容を外部メモリ１０２
へ転送するバス・サイクルが終了すると、コンテキスト
・ストア・ルーチンの処理に基づいて、制御回路１０６
が信号１１５を発行してインターフェース１１４を制御
することによりバス・サイクルを開始して１１９の５ビ
ットで示されたレジスタＲ３１の内容を外部メモリ１０
２へ転送する。同時に制御回路１０６はコンテキスト入
替えバス・サイクル開始タイミング信号１１８をアクテ
ィブにする。先行１検出回路２０１−３においてはレジ
スタＲ３１の内容を外部メモリ１０２へ転送するバス・
サイクル期間で信号１１８がアクティブである期間のＣ
ＬＫ２で、信号ＢＺ０，ＢＺ１，ＢＺ２が“１”となっ
たため信号２０３−３が“１”になり、レジスタ３０１
にはマスク回路３０６の出力、つまりラッチ３０５の出
力〔００(H) 〕とラッチ３０２の出力〔８０(H) 〕のビ
ット毎の論理積を取った結果の〔００(H) 〕が保持され
る。
へ転送するバス・サイクルが終了すると、コンテキスト
・ストア・ルーチンの処理に基づいて、制御回路１０６
が信号１１５を発行してインターフェース１１４を制御
することによりバス・サイクルを開始して１１９の５ビ
ットで示されたレジスタＲ３１の内容を外部メモリ１０
２へ転送する。同時に制御回路１０６はコンテキスト入
替えバス・サイクル開始タイミング信号１１８をアクテ
ィブにする。先行１検出回路２０１−３においてはレジ
スタＲ３１の内容を外部メモリ１０２へ転送するバス・
サイクル期間で信号１１８がアクティブである期間のＣ
ＬＫ２で、信号ＢＺ０，ＢＺ１，ＢＺ２が“１”となっ
たため信号２０３−３が“１”になり、レジスタ３０１
にはマスク回路３０６の出力、つまりラッチ３０５の出
力〔００(H) 〕とラッチ３０２の出力〔８０(H) 〕のビ
ット毎の論理積を取った結果の〔００(H) 〕が保持され
る。
【００３４】先行１検出回路２０１−３ではレジスタＲ
３１の内容を外部メモリ１０２へ転送するバス・サイク
ル期間で信号１１８がアクティブである期間の次のＣＬ
Ｋ１で、マスク情報生成回路３０３には〔００(H) 〕が
入力されるためラッチ３０５にはマスク情報として〔０
０(H) 〕が保持され、８−３プライオリー・エンコーダ
３０４の出力は〔０００(2) 〕となる。またラッチ３０
２の内容が〔８０(H)〕から〔００(H) 〕に変化し、オ
ール０検出回路３０７の出力ＢＺ３は“１”となる。し
たがって信号ＢＺ０，ＢＺ１，ＢＺ２，ＢＺ３はすべて
“１”となるので信号１２０が“１”となり、コンテキ
スト・ストア・ルーチンでは信号１２０が“１”となっ
たことにより、レジスタＲ０，Ｒ１４，Ｒ３１の内容を
外部メモリ１０２への転送を終了する。
３１の内容を外部メモリ１０２へ転送するバス・サイク
ル期間で信号１１８がアクティブである期間の次のＣＬ
Ｋ１で、マスク情報生成回路３０３には〔００(H) 〕が
入力されるためラッチ３０５にはマスク情報として〔０
０(H) 〕が保持され、８−３プライオリー・エンコーダ
３０４の出力は〔０００(2) 〕となる。またラッチ３０
２の内容が〔８０(H)〕から〔００(H) 〕に変化し、オ
ール０検出回路３０７の出力ＢＺ３は“１”となる。し
たがって信号ＢＺ０，ＢＺ１，ＢＺ２，ＢＺ３はすべて
“１”となるので信号１２０が“１”となり、コンテキ
スト・ストア・ルーチンでは信号１２０が“１”となっ
たことにより、レジスタＲ０，Ｒ１４，Ｒ３１の内容を
外部メモリ１０２への転送を終了する。
【００３５】レジスタのストアが終了するとレジスタ１
１１の内容〔８０００４００１(H)〕、ＰＣ，ＰＳＷを
外部メモリ１０２へ転送してコンテキストのストアを終
了する。外部メモリ１０２内のコンテキストを格納する
部分は各タスク毎のレジスタＲ０〜Ｒ３１を格納する部
分と各タスク毎のレジスタ１１１を格納する部分の２箇
所に分ける。レジスタＲ０〜Ｒ３１を格納する部分のア
ドレスは、ベース・レジスタ間接であたえられ、タスク
毎に割当てられた領域のベース・アドレスと、上記の先
行１検出回路１１６から得られるレジスタ番号を示す１
１９とを加算して得られる。外部メモリ１０２内のレジ
スタＲ０〜Ｒ３１を格納する部分はタスク毎に32本分の
領域を確保する。
１１の内容〔８０００４００１(H)〕、ＰＣ，ＰＳＷを
外部メモリ１０２へ転送してコンテキストのストアを終
了する。外部メモリ１０２内のコンテキストを格納する
部分は各タスク毎のレジスタＲ０〜Ｒ３１を格納する部
分と各タスク毎のレジスタ１１１を格納する部分の２箇
所に分ける。レジスタＲ０〜Ｒ３１を格納する部分のア
ドレスは、ベース・レジスタ間接であたえられ、タスク
毎に割当てられた領域のベース・アドレスと、上記の先
行１検出回路１１６から得られるレジスタ番号を示す１
１９とを加算して得られる。外部メモリ１０２内のレジ
スタＲ０〜Ｒ３１を格納する部分はタスク毎に32本分の
領域を確保する。
【００３６】次に少なくとも一度処理が行われた後タス
クが切換えられたタスク１が、再び処理される場合のコ
ンテキスト・リストリアについて説明する。例えばプロ
セッサ１０１において前記実施例のタスク１のコンテキ
スト・ストアに引続き実行が開始されたタスク２が割込
みによりタスク１に切換えられる場合を考える。まずタ
スク２のコンテキストのストアは前記実施例の手順によ
り行われ、タスク２が起動されてから今回タスク１に切
換えられるまでの間に、タスク２での処理により内部デ
ータ・バス１０４からデータを書込まれ、また内部デー
タ・バス１０４へ内容を読み出されたレジスタが外部メ
モリ１０２へストアされ、レジスタ１１１の内容とＰ
Ｃ，ＰＳＷがタスク２に割当てられた外部メモリ１０２
内の領域へストアされる。
クが切換えられたタスク１が、再び処理される場合のコ
ンテキスト・リストリアについて説明する。例えばプロ
セッサ１０１において前記実施例のタスク１のコンテキ
スト・ストアに引続き実行が開始されたタスク２が割込
みによりタスク１に切換えられる場合を考える。まずタ
スク２のコンテキストのストアは前記実施例の手順によ
り行われ、タスク２が起動されてから今回タスク１に切
換えられるまでの間に、タスク２での処理により内部デ
ータ・バス１０４からデータを書込まれ、また内部デー
タ・バス１０４へ内容を読み出されたレジスタが外部メ
モリ１０２へストアされ、レジスタ１１１の内容とＰ
Ｃ，ＰＳＷがタスク２に割当てられた外部メモリ１０２
内の領域へストアされる。
【００３７】次にタスク１のコンテキストのリストアが
行われる。制御記憶回路１０５に格納されているマイク
ロプログラムの中のコンテキスト入替えルーチンにより
制御されて、まず前記実施例においてタスク１のコンテ
キスト・ストアの最後に外部メモリ１０２にストアされ
たレジスタ１１１の内容をレジスタ１１１に、ＰＣ，Ｐ
ＳＷの値がそれぞれプロセッサ１０１内のＰＣ，ＰＳＷ
へリストアされる。次にレジスタ１１１にリストアされ
たデータを先行１検出回路１１６へ転送して、レジスタ
１１１に格納されたデータのビット０側からビット31の
方向へ“１”になっているビット位置を検索する。外部
メモリ内のタスク毎に割当てられた領域のレジスタＲ０
〜Ｒ３１を格納する部分のベース・アドレスと、先行１
検出回路１１６から得られるレジスタ番号を示す１１９
とを加算して得られるアドレスから読み込んだデータ
を、先行１検出回路１１６から得られるレジスタ番号の
レジスタへ格納する。
行われる。制御記憶回路１０５に格納されているマイク
ロプログラムの中のコンテキスト入替えルーチンにより
制御されて、まず前記実施例においてタスク１のコンテ
キスト・ストアの最後に外部メモリ１０２にストアされ
たレジスタ１１１の内容をレジスタ１１１に、ＰＣ，Ｐ
ＳＷの値がそれぞれプロセッサ１０１内のＰＣ，ＰＳＷ
へリストアされる。次にレジスタ１１１にリストアされ
たデータを先行１検出回路１１６へ転送して、レジスタ
１１１に格納されたデータのビット０側からビット31の
方向へ“１”になっているビット位置を検索する。外部
メモリ内のタスク毎に割当てられた領域のレジスタＲ０
〜Ｒ３１を格納する部分のベース・アドレスと、先行１
検出回路１１６から得られるレジスタ番号を示す１１９
とを加算して得られるアドレスから読み込んだデータ
を、先行１検出回路１１６から得られるレジスタ番号の
レジスタへ格納する。
【００３８】前記実施例で外部メモリ１０２にストアさ
れたレジスタ１１１の内容〔８０００４００１(H) 〕が
レジスタ１１１にリストアされ、レジスタ１１１に格納
されたデータ〔８０００４００１(H) 〕を先行１検出回
路１１６へ転送して、前記実施例と同様にレジスタ１１
１に格納されたデータのビット０側からビット３１の方
向へ“１”になっているビット位置を検索する。最初は
信号１２０が“０”であり、信号１１９は〔０００００
(2) 〕となるのでレジスタＲ０をリストアするためのバ
ス・サイクルが起動されて、外部メモリ１０２内の「タ
スク１用のベース・アドレス＋０００００(2) 」のアド
レスからデータを読み込んでレジスタＲ０に格納する。
この時信号１２０が“０”であり、信号１１９は〔０１
１１０(2) 〕となるのでレジスタＲ１４をリストアする
ためのバス・サイクルが起動されて、外部メモリ１０２
内の「タスク１用のベース・アドレス＋０１１１
０(2) 」のアドレスからデータを読み込んでＲ１４に格
納する。この時信号１２０が“０”であり、信号１１９
は〔１１１１１(2) 〕となるのでレジスタＲ３１をリス
トアするためのバス・サイクルが起動されて、外部メモ
リ１０２内の「タスク１用ベース・アドレス＋１１１１
１(2) 」のアドレスからデータを読み込んでレジスタＲ
３１に格納する。この時信号１２０が“１”となるた
め、コンテキスト入替えルーチンは終了する。
れたレジスタ１１１の内容〔８０００４００１(H) 〕が
レジスタ１１１にリストアされ、レジスタ１１１に格納
されたデータ〔８０００４００１(H) 〕を先行１検出回
路１１６へ転送して、前記実施例と同様にレジスタ１１
１に格納されたデータのビット０側からビット３１の方
向へ“１”になっているビット位置を検索する。最初は
信号１２０が“０”であり、信号１１９は〔０００００
(2) 〕となるのでレジスタＲ０をリストアするためのバ
ス・サイクルが起動されて、外部メモリ１０２内の「タ
スク１用のベース・アドレス＋０００００(2) 」のアド
レスからデータを読み込んでレジスタＲ０に格納する。
この時信号１２０が“０”であり、信号１１９は〔０１
１１０(2) 〕となるのでレジスタＲ１４をリストアする
ためのバス・サイクルが起動されて、外部メモリ１０２
内の「タスク１用のベース・アドレス＋０１１１
０(2) 」のアドレスからデータを読み込んでＲ１４に格
納する。この時信号１２０が“０”であり、信号１１９
は〔１１１１１(2) 〕となるのでレジスタＲ３１をリス
トアするためのバス・サイクルが起動されて、外部メモ
リ１０２内の「タスク１用ベース・アドレス＋１１１１
１(2) 」のアドレスからデータを読み込んでレジスタＲ
３１に格納する。この時信号１２０が“１”となるた
め、コンテキスト入替えルーチンは終了する。
【００３９】タスク１の全てのコンテキストが外部メモ
リ１０２からプロセッサ１０１へリストアされたあと、
タスク１は外部メモリ１０２からリストアされたＰＣか
ら処理を再開する。再開されたタスク１の処理によりレ
ジスタＲ３の内容が内部データ・バス１０４に読み出さ
れると、信号１０８−３が“１”になるので、レジスタ
１１１のビット３が“１”となり、このときレジスタ１
１１の内容は〔８０００４００９(H) 〕となる。タスク
１がタスク２に切換わる時、レジスタ資源とともにタス
ク１のコンテキストとしてレジスタ１１１の内容を外部
メモリ１０２へストアし、再びタスク１の処理が再開さ
れた時にレジスタ資源とともにタスク１のコンテキスト
としてレジスタ１１１の内容を外部メモリ１０２からリ
ストアすることにより、タスク１が起動されてから、何
回かのタスク切換えを通じて、タスク１でのレジスタ資
源の使用の履歴を残すことができるため、タスク１を正
確に再開することができる。
リ１０２からプロセッサ１０１へリストアされたあと、
タスク１は外部メモリ１０２からリストアされたＰＣか
ら処理を再開する。再開されたタスク１の処理によりレ
ジスタＲ３の内容が内部データ・バス１０４に読み出さ
れると、信号１０８−３が“１”になるので、レジスタ
１１１のビット３が“１”となり、このときレジスタ１
１１の内容は〔８０００４００９(H) 〕となる。タスク
１がタスク２に切換わる時、レジスタ資源とともにタス
ク１のコンテキストとしてレジスタ１１１の内容を外部
メモリ１０２へストアし、再びタスク１の処理が再開さ
れた時にレジスタ資源とともにタスク１のコンテキスト
としてレジスタ１１１の内容を外部メモリ１０２からリ
ストアすることにより、タスク１が起動されてから、何
回かのタスク切換えを通じて、タスク１でのレジスタ資
源の使用の履歴を残すことができるため、タスク１を正
確に再開することができる。
【００４０】このように、従来ではコンテキストを外部
メモリにストアする際には、タスクの実行中にどのレジ
スタが使用されていたかが不明であるため、32本のレジ
スタを全てストアする必要があり、32バス・サイクルを
必要としたが、本発明によれば、前記実施例においてＲ
０，Ｒ１４，Ｒ３１の３つのレジスタがタスク１の処理
の間に使用されたことをレジスタ１１１のビットに記憶
し、先行１検出回路１１６により識別することができる
ため、コンテキスト入替えのための外部メモリへのアク
セスを必要最小限に留めて、オーバヘッドを低減するこ
とができる。
メモリにストアする際には、タスクの実行中にどのレジ
スタが使用されていたかが不明であるため、32本のレジ
スタを全てストアする必要があり、32バス・サイクルを
必要としたが、本発明によれば、前記実施例においてＲ
０，Ｒ１４，Ｒ３１の３つのレジスタがタスク１の処理
の間に使用されたことをレジスタ１１１のビットに記憶
し、先行１検出回路１１６により識別することができる
ため、コンテキスト入替えのための外部メモリへのアク
セスを必要最小限に留めて、オーバヘッドを低減するこ
とができる。
【００４１】
【発明の効果】以上説明したように本発明のコンテキス
ト入替えは、タスク切換え前のタスクで使用しているレ
ジスタと使用していないレジスタを識別することによ
り、使用していたユーザ・レジスタのみを外部メモリへ
退避するので、コンテキスト入替えに必要最小限の時間
（クロック数）を要することになるため、必要最小限の
時間でタスク切換えできる効果がある。
ト入替えは、タスク切換え前のタスクで使用しているレ
ジスタと使用していないレジスタを識別することによ
り、使用していたユーザ・レジスタのみを外部メモリへ
退避するので、コンテキスト入替えに必要最小限の時間
（クロック数）を要することになるため、必要最小限の
時間でタスク切換えできる効果がある。
【図１】本発明の一実施例のブロック構成図である。
【図２】先行１検出回路の内部構成を示すブロック図で
ある。
ある。
【図３】８ビット分の先行１検出回路の内部構成を示す
ブロック図である。
ブロック図である。
【図４】マスク情報生成回路の内部構成を示す回路図で
ある。
ある。
【図５】マスク情報生成回路の入力データと出力データ
の関係を示す図である。
の関係を示す図である。
【図６】プライオリティ・エンコーダの入力データと出
力データの関係を示す図である。
力データの関係を示す図である。
【図７】セレクタ制御回路の内部構成の回路図である。
【図８】セレクタ制御回路の入力データと出力データの
関係を示す図である。
関係を示す図である。
【図９】タイミングチャート図である。
【図１０】一般的なコンテキスト入替えを含む割込み動
作のフローチャートである。
作のフローチャートである。
１０１ プロセッサ Ｒ０〜Ｒ３１ レジスタ １０２ 外部メモリ １０５ 制御記憶回路 １０６ 制御回路 １１１ レジスタ １１４ 外部バス・インターフェース １１６ 先行１検出回路 ２０１−１〜２０１−３ ８ビット先行１検出回路 ２０６ セレクタ ２０７ セレクタ制御回路 ３０１ レジスタ ３０２ ラッチ ３０３ マスク情報生成回路 ３０５ ラッチ ３０４ ８−３プライオリティエンコーダ ３０６ マスク回路 ３０７ オール０検出回路
Claims (1)
- 【請求項１】 複数本のレジスタと、外部バス・インタ
ーフェース部と、記憶手段と、先行１検出回路とを内部
データ・バスで接続し、かつ制御記憶回路と、制御回路
とを備え、前記先行１検出回路では、入力されたデータ
を検索して最初に“１”を検出したビット位置情報と入
力されたデータの全ビットが０であることを示すオール
０情報を出力するプロセッサにおいて、前記制御回路は
前記制御記憶回路から取り出される制御情報と前記先行
１検出回路からのビット位置情報とオール０情報とを入
力し、前記内部データ・バスから前記レジスタへの読出
しまたは書込み信号と、外部バス・インターフェース部
に対して特定のバス・サイクル開始タイミングを制御す
る制御信号とを生成し、前記記憶手段は前記レジスタ数
と同数のビット数を有し、前記レジスタの読出しまたは
書込み信号を入力して個々のレジスタへのアクセスがあ
った時に対応するビットに“１”を記憶し、前記先行１
検出回路は前記記憶手段に記憶されているデータを入力
して、前記特定のバス・サイクル開始タイミングを制御
する制御信号により動作を制御され、前記制御記憶回路
内に保持されているコンテキスト入替え処理ルーチンが
前記先行１検出回路の出力情報によりプロセッサ外部へ
の退避と復帰の対象とするレジスタを選択することを特
徴とするプロセッサのレジスタ入替え判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18750192A JPH064305A (ja) | 1992-06-22 | 1992-06-22 | プロセッサのレジスタ入替え判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18750192A JPH064305A (ja) | 1992-06-22 | 1992-06-22 | プロセッサのレジスタ入替え判別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064305A true JPH064305A (ja) | 1994-01-14 |
Family
ID=16207171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18750192A Pending JPH064305A (ja) | 1992-06-22 | 1992-06-22 | プロセッサのレジスタ入替え判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064305A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011135759A1 (ja) | 2010-04-30 | 2011-11-03 | 日本電気株式会社 | 情報処理装置及びタスク切り替え方法 |
| JP2015501019A (ja) * | 2011-10-03 | 2015-01-08 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | コンピュータ・システム内のオペランド活性情報の維持 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184943A (ja) * | 1983-04-05 | 1984-10-20 | Nec Corp | 情報処理装置 |
| JPS60101643A (ja) * | 1983-11-09 | 1985-06-05 | Hitachi Ltd | デ−タ処理装置 |
| JPS62151940A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | レジスタ退避／復帰方式 |
| JPH0236423A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 退避／復帰レジスタアドレス生成回路 |
-
1992
- 1992-06-22 JP JP18750192A patent/JPH064305A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184943A (ja) * | 1983-04-05 | 1984-10-20 | Nec Corp | 情報処理装置 |
| JPS60101643A (ja) * | 1983-11-09 | 1985-06-05 | Hitachi Ltd | デ−タ処理装置 |
| JPS62151940A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | レジスタ退避／復帰方式 |
| JPH0236423A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 退避／復帰レジスタアドレス生成回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011135759A1 (ja) | 2010-04-30 | 2011-11-03 | 日本電気株式会社 | 情報処理装置及びタスク切り替え方法 |
| US9043806B2 (en) | 2010-04-30 | 2015-05-26 | Nec Corporation | Information processing device and task switching method |
| JP2015501019A (ja) * | 2011-10-03 | 2015-01-08 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | コンピュータ・システム内のオペランド活性情報の維持 |
| US10061588B2 (en) | 2011-10-03 | 2018-08-28 | International Business Machines Corporation | Tracking operand liveness information in a computer system and performing function based on the liveness information |
| US10078515B2 (en) | 2011-10-03 | 2018-09-18 | International Business Machines Corporation | Tracking operand liveness information in a computer system and performing function based on the liveness information |
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