JPS59184943A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59184943A JPS59184943A JP58059846A JP5984683A JPS59184943A JP S59184943 A JPS59184943 A JP S59184943A JP 58059846 A JP58059846 A JP 58059846A JP 5984683 A JP5984683 A JP 5984683A JP S59184943 A JPS59184943 A JP S59184943A
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- JP
- Japan
- Prior art keywords
- register
- registers
- bits
- detection
- state
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理装置におけるレジスタのアクセス制
御方式に関する。
御方式に関する。
（従来技術）
従来、この種の情報処理装置ではサブルーチンを呼出す
ことによυレジスタの内容を退避したり、回復したシす
る場合には、ストア命令を複数回実行させ、必要なレジ
スタの内容を退避したり、ロード命令を複数回実行させ
て必要なレジスタの内容を回復していた。
ことによυレジスタの内容を退避したり、回復したシす
る場合には、ストア命令を複数回実行させ、必要なレジ
スタの内容を退避したり、ロード命令を複数回実行させ
て必要なレジスタの内容を回復していた。
したがって、レジスタの内容のロード処理やストア処理
以外には、命令の読出しや解読などの処理ではレジスタ
数だけステップ数が必要となシ、オーバーヘッドが大き
いと云う欠点があった。
以外には、命令の読出しや解読などの処理ではレジスタ
数だけステップ数が必要となシ、オーバーヘッドが大き
いと云う欠点があった。
（発明の目的）
本発明の目的は、ロードあるいはストアに使用するレジ
スタを複数のレジスタに対応したビットから成るデータ
により指示することができるように構成し、さらに上記
データから直接的にオーバーヘッドなくロードしたり、
ストアしたりすることができるようにレジスタを構成し
、複数のレジスタによるロードと、ストアとを効率よく
行なうことができるようにした情報処理装置を提供する
ことにある。
スタを複数のレジスタに対応したビットから成るデータ
により指示することができるように構成し、さらに上記
データから直接的にオーバーヘッドなくロードしたり、
ストアしたりすることができるようにレジスタを構成し
、複数のレジスタによるロードと、ストアとを効率よく
行なうことができるようにした情報処理装置を提供する
ことにある。
（発明の構成）
本発明による情報処理装置はデータ保持手段と、第１お
よび第２′の検出手段と、レジスタ選択手段と、状態反
転手段と、制御手段とを具備して構成したものである。
よび第２′の検出手段と、レジスタ選択手段と、状態反
転手段と、制御手段とを具備して構成したものである。
データ保持手段は、複数のレジスタに対応づけられたビ
ット群から成るデータを保持するだめのものである。
ット群から成るデータを保持するだめのものである。
第１の検出手段は、データ保持手段において特定の状態
にあるビットを検出するだめのものである。 レジスタ
選択手段は、牙１の検出手段により検出されたビットに
対応して、複数のレジスタを選択するだめのものである
。
にあるビットを検出するだめのものである。 レジスタ
選択手段は、牙１の検出手段により検出されたビットに
対応して、複数のレジスタを選択するだめのものである
。
状態反転手段は、第１の検出手段によシ検出されたビッ
トの状態を反転させるだめのものである。 牙２の検出
手段は、データ保持手段に対して特定の状態を表わすビ
ットが、あらかじめ定められたビット数だけ保持されて
いるか否かを検出するためのものである。
トの状態を反転させるだめのものである。 牙２の検出
手段は、データ保持手段に対して特定の状態を表わすビ
ットが、あらかじめ定められたビット数だけ保持されて
いるか否かを検出するためのものである。
制御手段はデータ保持手段を初期状態に設定するだめの
ものである。
ものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
牙１図は本発明による情報処理装置の第１の実施例を示
すブロック図であり、１はデータ保持手段、２は第１の
検出手段と選択手段とから成り、状態反転手段を実効的
に含む検出選択手段、３はアドレスレジスタ、４はレジ
スタファイル、５は第２の検出手段、６は制御手段であ
る。
すブロック図であり、１はデータ保持手段、２は第１の
検出手段と選択手段とから成り、状態反転手段を実効的
に含む検出選択手段、３はアドレスレジスタ、４はレジ
スタファイル、５は第２の検出手段、６は制御手段であ
る。
劃・１図において、データ保持手段１は４ビツトのレジ
スタによ多構成してあり、最左端ビット１０がレジスタ
番号Ｏ番のレジスタに対応し、ビット１１がレジスタ番
号１番のレジスタに対応し、ビット１２がレジスタ番号
２番のレジスタに対応し、ビット１３が１／レジスタ号
３番のレジスタに対応する。 レジスタ番号Ｏ香から
レジスタ番号３番までのレジスタはレジスタファイル４
に格納されており、レジスタファイル４の内部に置かれ
ているレジスタのべ択は２ビツト３０．３１より成るア
ドレスレジスタ３によって行なっている。 データ保持
手段１において１各ビツトの論理値が１であれば各ビッ
トに対応するレジスタがアクセスされ、論理値が０であ
れば各ビットに対応するレジスタがアクセスされない、
。
スタによ多構成してあり、最左端ビット１０がレジスタ
番号Ｏ番のレジスタに対応し、ビット１１がレジスタ番
号１番のレジスタに対応し、ビット１２がレジスタ番号
２番のレジスタに対応し、ビット１３が１／レジスタ号
３番のレジスタに対応する。 レジスタ番号Ｏ香から
レジスタ番号３番までのレジスタはレジスタファイル４
に格納されており、レジスタファイル４の内部に置かれ
ているレジスタのべ択は２ビツト３０．３１より成るア
ドレスレジスタ３によって行なっている。 データ保持
手段１において１各ビツトの論理値が１であれば各ビッ
トに対応するレジスタがアクセスされ、論理値が０であ
れば各ビットに対応するレジスタがアクセスされない、
。
すなわち、データ保持手段１の内容が（１００１）２で
あれば、レジスタ番号０番とレジスタ番号３番とがアク
セスされる。
あれば、レジスタ番号０番とレジスタ番号３番とがアク
セスされる。
牙１図において、第１の検出手段と選択手段とを含み、
状態反転手段を実効的に含む検出選択手段２は第２図に
示す回路により構成されている。
状態反転手段を実効的に含む検出選択手段２は第２図に
示す回路により構成されている。
第２図において、第１〜第３のゲート回路２１〜２３が
第１の検出手段として使用され、第４および第５のゲー
ト回路２４．２５が選択手段としてレジスタを選択する
ために使用されている。
第１の検出手段として使用され、第４および第５のゲー
ト回路２４．２５が選択手段としてレジスタを選択する
ために使用されている。
第１〜第３のゲート回路２１〜２３によ多構成された第
１の検出手段は入力信号ｂＯ〜ｂ３のなかから論理値が
１であって、最も若番のレジスタ番号に対応するビット
のみを選択するように構成されている。 すなわち、と
９部分において実効的に状態反転手段の作用を行なって
いる。
１の検出手段は入力信号ｂＯ〜ｂ３のなかから論理値が
１であって、最も若番のレジスタ番号に対応するビット
のみを選択するように構成されている。 すなわち、と
９部分において実効的に状態反転手段の作用を行なって
いる。
信号ｂｏ〜ｂ３と信号ｃＯ〜ｃ３との関係を第３図の一
部分に示す。
部分に示す。
いっぽう、第４および第５のゲート回路により構成され
たレジスタ選択手段は、劃・３図の他の部分に示すよう
に、論理値が１である信号Ｃｏ〜Ｃ３に対応したレジス
タ番号を信号ｄｏＸａ、により出力するように構成され
ている。
たレジスタ選択手段は、劃・３図の他の部分に示すよう
に、論理値が１である信号Ｃｏ〜Ｃ３に対応したレジス
タ番号を信号ｄｏＸａ、により出力するように構成され
ている。
第２の検出手段５はゲート回路により構成されておムデ
ータ保持手段１の出力がすべて論理値Ｏの場合には出力
信号を発生するように構成されている。 制御手段６は
、その制御により入力信号ａｏ−ａ３の内容がデータ保
持手段１にセツトされるように構成されている一 第４図はレジスタ番号０〜３番のレジスタを、それぞれ
ａ Ｏ” ａ３’：： １０１１としてアクセスしたと
きの各信号のタイミングチャートである。
ータ保持手段１の出力がすべて論理値Ｏの場合には出力
信号を発生するように構成されている。 制御手段６は
、その制御により入力信号ａｏ−ａ３の内容がデータ保
持手段１にセツトされるように構成されている一 第４図はレジスタ番号０〜３番のレジスタを、それぞれ
ａ Ｏ” ａ３’：： １０１１としてアクセスしたと
きの各信号のタイミングチャートである。
第５図は本発明による情報処理装置の牙２の実施例であ
り、１〜６は単純には牙１図におけるものと同様な構成
要素である。
り、１〜６は単純には牙１図におけるものと同様な構成
要素である。
第５図において７は状態反転手段、８はマスク手段であ
る。
る。
状態反転手段７は、アドレスレジスタ３にセットされて
いるレジスタ番号よりも若番のレジスタ番号に対応し、
ビットの状態を論理値１から論理値０に反転させる。
いるレジスタ番号よりも若番のレジスタ番号に対応し、
ビットの状態を論理値１から論理値０に反転させる。
マスク手段８は状態反転手段７の出力により、上記若番
のレジスタ番号を禁止するだめのゲートであり、４ビツ
トのゲート回路８０〜８３から成立つ。
のレジスタ番号を禁止するだめのゲートであり、４ビツ
トのゲート回路８０〜８３から成立つ。
第６図は、第５図に示しだ検出選択手段２の詳細を示す
回路であシ、第６図において検出選択手段２は第１〜第
３のゲート回路２１〜２３と、計４および第５のゲー）
［０路２４．２５とから成立つ。
回路であシ、第６図において検出選択手段２は第１〜第
３のゲート回路２１〜２３と、計４および第５のゲー）
［０路２４．２５とから成立つ。
ツ・６図において、第１の検出手段は第１〜第３のゲー
ト回路２１〜２３から成立ち、選択手段は第４および第
５のゲート回路２４．２５から成立つ。
ト回路２１〜２３から成立ち、選択手段は第４および第
５のゲート回路２４．２５から成立つ。
オフ図は、第６図に示す検出選択手段２の動作を示す真
理値の関係をまとめだものである。
理値の関係をまとめだものである。
牙Ｂ １）Ｓｉに訃いて、状態反転手段７はオ６〜牙８
のゲー■・回路７１〜７３と、オ９〜牙１１のゲート回
路７４〜７６と、フリップフロップ７０とから成立つ。
のゲー■・回路７１〜７３と、オ９〜牙１１のゲート回
路７４〜７６と、フリップフロップ７０とから成立つ。
オ６〜オ８のゲート回路７１〜７３はマスク信号を出力
するだめのゲートであり、オ８〜第１１のゲート回路７
４〜７６はアドレスレジスタ３の出力からマスク信号を
形成するだめのデコーダである。
するだめのゲートであり、オ８〜第１１のゲート回路７
４〜７６はアドレスレジスタ３の出力からマスク信号を
形成するだめのデコーダである。
フリップフロップ７０は牙６〜牙８のゲート回路７１〜
７３ヲイネーブルするだめのものである。
７３ヲイネーブルするだめのものである。
第９図は、第８図に示す状態反転手段７の動作を示す真
理値をまとめたものである。
理値をまとめたものである。
以下に第５図１〜オ９図を参照しながら本発明による情
報処理装置の動作を詳細に説明する。
報処理装置の動作を詳細に説明する。
ｎｉｌ！御手段６からの信号ｋにより）信号線ａｏ〜ａ
３の内容がデータ保持手段１にセットされる。
３の内容がデータ保持手段１にセットされる。
信号には状態反転手段７にも供給され、このときにフリ
ップフロップ７０がセットされる。
ップフロップ７０がセットされる。
信号には１クロック期間のみに論理値が１となる。
したがって、′１７９図から明らかなように、信号ｎｌ
Ｑ”−ｍ３は１クロック期間のみにすべて論理値が１と
なり、信号ｂｏ〜ｂ３はデータ保持手段１の内容がその
まま出力されるものである。
したがって、′１７９図から明らかなように、信号ｎｌ
Ｑ”−ｍ３は１クロック期間のみにすべて論理値が１と
なり、信号ｂｏ〜ｂ３はデータ保持手段１の内容がその
まま出力されるものである。
ｂｏはレジスタ４０に対応し、ｂｌはレジスタ４１に対
応し、ｂ２はレジスタ４２に対応し、ｂ３はレジスタ４
３に対応している。
応し、ｂ２はレジスタ４２に対応し、ｂ３はレジスタ４
３に対応している。
レジスタ４０〜４３はレジスタファイル４に格納されて
おシ、該当したアドレスを与えることによりアクセスで
きる。
おシ、該当したアドレスを与えることによりアクセスで
きる。
第１〜第３のゲート回路２１〜２３により構成された第
１の検出手段は論理値が１の状態にある最若番のレジス
タ番号に対応したビットを選択する。 牙４および牙５
のゲート回路２４．２５により構成された選択手段は、
論理値が１の状態にある最°若番のレジスタ番号を出力
する。
１の検出手段は論理値が１の状態にある最若番のレジス
タ番号に対応したビットを選択する。 牙４および牙５
のゲート回路２４．２５により構成された選択手段は、
論理値が１の状態にある最°若番のレジスタ番号を出力
する。
選択された最若番のレジスタ番号はアドレスレジスタ３
にセットされ、レジスタファイル４の該当するレジスタ
にアクセスされる、 アドレスレジスタ３の出力は第８図の状態反転手段７に
も供給され、状態反転手段７からマスク信号ｍ０−ｍ３
が出力される。
にセットされ、レジスタファイル４の該当するレジスタ
にアクセスされる、 アドレスレジスタ３の出力は第８図の状態反転手段７に
も供給され、状態反転手段７からマスク信号ｍ０−ｍ３
が出力される。
ここで、マスク信号は既に説明したように、アドレスレ
ジスタ３にセットされているレジスタ番号よりも若番の
レジスタ番号に対応して各ビットをマスクし、出力を禁
止するだめに使用され、出力されるマスク信号はマスク
手段８に入力されている。
ジスタ３にセットされているレジスタ番号よりも若番の
レジスタ番号に対応して各ビットをマスクし、出力を禁
止するだめに使用され、出力されるマスク信号はマスク
手段８に入力されている。
マスク信号ｍ Ｑ ”−”ｍ ３によシマスフされた出
力信号ｂｏ−ｂ３により、次のレジスタを選択するだめ
の処理が開始される。 このようにして、データ保持手
段１にセットされているデータにより指示されたレジス
タのみが、次から次へとオーバーヘッドなくアクセスさ
れる。
力信号ｂｏ−ｂ３により、次のレジスタを選択するだめ
の処理が開始される。 このようにして、データ保持手
段１にセットされているデータにより指示されたレジス
タのみが、次から次へとオーバーヘッドなくアクセスさ
れる。
処理の終了を検出するための牙２の検出手段５は、信号
ｂｏ−ｂ３がすべて０であるときにこれを検出するもの
である。
ｂｏ−ｂ３がすべて０であるときにこれを検出するもの
である。
上記第１、および第２の実施例では、情報処理装置の本
発明に関連する部分のみを取出して説明したものであり
、情報処理装置の一般的な説明は省略されていることは
云うまでも彦い。
発明に関連する部分のみを取出して説明したものであり
、情報処理装置の一般的な説明は省略されていることは
云うまでも彦い。
（発明の効果）
本発明には以上説明したように、ロードあるいはストア
に使用するレジスタを複数のレジスタに対応したビット
から成るデータにより指示することによシ構成し、さら
に上記データからＭＰ的にオーバーヘッドなくロードし
たり、ストアしたりすることができるように構成するこ
とにより、簡易な構成で速度を犠牲にすることなく迅速
に処理を行なうことができると云う効
に使用するレジスタを複数のレジスタに対応したビット
から成るデータにより指示することによシ構成し、さら
に上記データからＭＰ的にオーバーヘッドなくロードし
たり、ストアしたりすることができるように構成するこ
とにより、簡易な構成で速度を犠牲にすることなく迅速
に処理を行なうことができると云う効
牙１図は、本発明による情報処理装置の第１の実！Ｊｍ
例を部分的に示すブロック図である。 第２図は、第１図に示す検出選択手段の回路構成を示す
図である。 ：４−３図は、シ・２図に示す検出選択手段の動作を示
すＡ理値をまとめた図である、。 」・４図１４．第１図に示す情報処理装置の動作を示す
タイミングチャートである。 牙５図は、本発明による情報処理装置の第２の実７１亀
例を部分的に示すブロック図である。 牙６図は、判・５図に示す検出選択手段の回路構成分示
す図である。 オフ図は、第６図に示す検出選択手段の動作を示−；−
Ｗｊ−即値をまとめ／（：図である、；（−８図は、第
５図に示す状態反転手段の回路構成を示す図である。 ＋９図は、牙８図に示す状態反転手段の動作を示す真理
値をまとめた図である。 ■・・・データ保持手段 ２・・・検出１選択手段 ３・・・アドレスレジスタ ｔ・・・し／ジスタフアイル ５・・・第２の検出手段 ６・・・１ｂ制御手段 ７・・・状ｊ１１ζ反転手段 ８・・・マスク手段 ２１〜２５．７１〜７６．８０〜８３・・・ゲート回路
７０・・・フリップフロップ １０〜１３．３０．３１．４０〜４３、ａｏ〜＆３゜ｂ
ｏ” ｂ３、ｄｏＸｄ＋、ｅｌｌｓ ｅｌ、ｍＯ〜ｍ
３１ｋ・・・信号 特許出願人 日本電気株式会社 代理人弁理士 井 〕 ロ 傳 ＝〉１戸 １ 図 二ｒ２図 才３図 才４図
例を部分的に示すブロック図である。 第２図は、第１図に示す検出選択手段の回路構成を示す
図である。 ：４−３図は、シ・２図に示す検出選択手段の動作を示
すＡ理値をまとめた図である、。 」・４図１４．第１図に示す情報処理装置の動作を示す
タイミングチャートである。 牙５図は、本発明による情報処理装置の第２の実７１亀
例を部分的に示すブロック図である。 牙６図は、判・５図に示す検出選択手段の回路構成分示
す図である。 オフ図は、第６図に示す検出選択手段の動作を示−；−
Ｗｊ−即値をまとめ／（：図である、；（−８図は、第
５図に示す状態反転手段の回路構成を示す図である。 ＋９図は、牙８図に示す状態反転手段の動作を示す真理
値をまとめた図である。 ■・・・データ保持手段 ２・・・検出１選択手段 ３・・・アドレスレジスタ ｔ・・・し／ジスタフアイル ５・・・第２の検出手段 ６・・・１ｂ制御手段 ７・・・状ｊ１１ζ反転手段 ８・・・マスク手段 ２１〜２５．７１〜７６．８０〜８３・・・ゲート回路
７０・・・フリップフロップ １０〜１３．３０．３１．４０〜４３、ａｏ〜＆３゜ｂ
ｏ” ｂ３、ｄｏＸｄ＋、ｅｌｌｓ ｅｌ、ｍＯ〜ｍ
３１ｋ・・・信号 特許出願人 日本電気株式会社 代理人弁理士 井 〕 ロ 傳 ＝〉１戸 １ 図 二ｒ２図 才３図 才４図
Claims (1)
- 複数のレジスタに対応づけられたビット群から成るデー
タを保持するだめのデータ保持手段と、前記データ保持
手段において特定の状態にあるビットを検出するための
第１の検出手段と、前記第１の検出手段により検出され
たビットに対応して、前記複数のレジスタを選択するた
めのレジスタ選択手段と、前記第１の検出手段により検
出されたビットの状態を反転させるだめの状態反転手段
と、前記データ保持手段に対して特定の状態を表わすビ
ットがあらかじめ定められたビット数だけ保持されてい
るか否かを検出するための第２の検出手段と、前記デー
タ保持手段を初期状態に設定するだめの制御手段とを具
備して構成したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059846A JPS59184943A (ja) | 1983-04-05 | 1983-04-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059846A JPS59184943A (ja) | 1983-04-05 | 1983-04-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59184943A true JPS59184943A (ja) | 1984-10-20 |
| JPH0310129B2 JPH0310129B2 (ja) | 1991-02-13 |
Family
ID=13124976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059846A Granted JPS59184943A (ja) | 1983-04-05 | 1983-04-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184943A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278424A (ja) * | 1989-03-20 | 1990-11-14 | Digital Equip Corp <Dec> | 正規化装置 |
| JPH02287732A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | レジスタアドレス生成装置 |
| JPH05143340A (ja) * | 1991-11-22 | 1993-06-11 | Fujitsu Ltd | レジスタ書き込み制御方法 |
| JPH064305A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | プロセッサのレジスタ入替え判別回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199245A (ja) * | 1974-10-19 | 1976-09-01 | Kimihiko Okanoe | |
| JPS51138356A (en) * | 1975-05-26 | 1976-11-29 | Mitsubishi Electric Corp | Priority interruption control circuit |
-
1983
- 1983-04-05 JP JP58059846A patent/JPS59184943A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199245A (ja) * | 1974-10-19 | 1976-09-01 | Kimihiko Okanoe | |
| JPS51138356A (en) * | 1975-05-26 | 1976-11-29 | Mitsubishi Electric Corp | Priority interruption control circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278424A (ja) * | 1989-03-20 | 1990-11-14 | Digital Equip Corp <Dec> | 正規化装置 |
| JPH02287732A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | レジスタアドレス生成装置 |
| JPH05143340A (ja) * | 1991-11-22 | 1993-06-11 | Fujitsu Ltd | レジスタ書き込み制御方法 |
| JPH064305A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | プロセッサのレジスタ入替え判別回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310129B2 (ja) | 1991-02-13 |
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