JPH02224026A - スタック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタック回路、特にナブルーヂンからの復帰プ
ログラムアドレスを記憶するスタック回路に関する。

〔従来の技術〕

マイクロコンピュータ等の情報処理装置、では、データ
処理の高速化・複雑化にともない、性能の高い内部機能
が要求される。内部の動作を制御４″るプログラムでは
、同一処理や反復処理等があると、これをサブルーチン
と呼ばれる、メインプログラムとは別の領域で定義を行
なう方式をとる。

この方式では、主制御の動作がメインプログラムに記述
されているのに対し、メインプログラムから特定の指示
によってサブルーチンプログラムへ動作の制御が移行さ
れ、サブルーチンプログラムでの処理が終了すると再び
、メインプログラムへ制御が戻される。このとき、メイ
ンプログラムとサブルーチンプログラムとの動作を制御
するものの一つにスタック回路があり、サブルーチンプ
ログラムへ動作が移行したとき戻るべきメインプログラ
ムのアドレスを記憶する。

第３図は従来のスタック回路の構造を示した図であり、
スタックメモリ回路６、スタックポインタ７およびプロ
グラムカウンタ８から成る。

メインプログラムが動作中、サブルーチンコールがある
と、メインプログラムを記憶しているプログラムメモリ
（図示省略）のサブルーチンコール命令の次のアドレス
が、プログラムカウンタ８からスタックメモリ回路６に
入力され、サブルーチンコール命令で示されたサブルー
チンアドレスをプログラムカウンタ８に入力してジャン
プし、サブルーチン処理に移行する。

サブルーチン処理が終了すると、スタックメモリ回路６
に記憶されていたアドレスが読み出されメインプログラ
ムへの復帰が行なわれる。

スタックポインタ７は、サブルーチン内部で別のサブル
ーチンを呼び出すことができるように、サブルーチン・
が呼ばれるたびにその値を変え、このスタックポインタ
７の値が戻るべきプログラムアドレスを記憶しているス
タックメモリ回路６のアドレスを示すことになる。

〔発明が解決しようとする課題〕

−ｍに、サブルーチン内ではデータの処理中にデータの
変化に伴うデータの流れを変えるプログラムの変更を行
うことができない。

そのため、従来は、−担メインプログラムまで戻り、そ
こで条件判定などを行い必要なプログラム領域ヘジャン
プするようにしているのでメインプログラムが複雑にな
るという欠点がある。

これをきらって、上記動作をサブルーチン内で行うとす
ると、スタックポインタの動きと合わすプログラムのシ
ーケンスがくずされることになる。

また、スタックのレベルが何回かのサブルーチンを実行
している段階から通常の方法で復帰しようとすると、必
要回数分復帰動作を行わなければならず、データ処理の
高速性が著しく低下するという欠点ともなる。

上述した従来のスタック回路に対し、本発明はスタック
ポインタの変更またはスタックメモリ回路の内容を可能
にしたことにより、サブルーチン内の処理でメインプロ
グラムでの処理が必要となった際、その実行レベルがど
のサブルーチンレベルにあるかを意識せずにメインプロ
グラムに復帰でき、またスタックメモリ回路の内容を変
更できることにより、サブルーチン内から任意のプログ
ラム領域へ動作の以降ができるという相違点を有する。

〔課題を解決するための手段〕

第１の本発明のスタック回路は、次に実行されるプログ
ラムアドレスを示すプログラムカウンタと、サブルーチ
ンコールの際に、プログラムカウンタの値や、内部状態
を記憶するスタックメモリ回路と、このメモリ回路のア
ドレスを示すスタックポインタと、命令をデコードした
結果によりスタックポインタの内容を変更する制御回路
とにより構成される。

第２図の本発明のスタック回路は、次に実行されるプロ
グラムアドレスを示すプログラムカウンタと、サブルー
チンコールの際に前記プログラムカウンタの値や、内部
状態を記憶し、データバスに接続されたスタックメモリ
回路と、前記スタックメモリ回路のアドレスを示すスタ
ックポインタと、命令をデコードした結果により前記ス
タックメモリ回路に前記データバスの内容をセットさせ
る制御回路とを具備したことを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明すＬゆ 第１図は本発明の一実施例を示し、スタックメモリ回路
１．スタックポインタ２．プログラムカウンタ３および
制御回路４から成る。スタックメモリ回路１はデータバ
ス１．０に接続されている。

スタックメモリ回路１は、スタックすべきアドレスを記
憶する手段であり、スタックポインタ２はスタックメモ
リ回路１の現在さされている領域を示すものであり、プ
ログラムカウンタ３はプログラムの実行アドレスを格納
しているレジスタであり、制御回路４はスタックポイン
タ２に対しリセット動作を行わせる回路である。

次に、本実施につき動作を説明する。

まず、通常プログラムでリーブルーチ〉′コールぐスタ
ック動作）を行うと、現在実行１．ているブｒ’７グラ
ムの実行アドレスの次のアドレスがプログラムクンタ３
からスタックメモ１！回！ｉ’８１に記憶さズ゛しる。

このとき、スタック動作が行なわｉｌ、たことを示すた
め、スタックポインタ２はスタックメモリ回路１の最初
のアドレスを示すことになる。

またサブルーチン内のプログラムで次のサブルチ・ンコ
・−ルがあると、そのと？≦のプログラムアドレス＋１
の値がプログラムカウンタ３かへスタックメモリ回路１
に転送され記憶されるとともに、スタックポインタ２は
次のアドレスの値を示すことになる。

上述のようにサブルーチン内−・ルがあるたびにスタッ
クの１７ベルは深まっていくが、もし、あるサブルーチ
ン内でデータ処理を行なっている際、メインプログラム
での処理へ戻らなければならない状態が生じたとき、プ
ログラムにスタックポインタリセッＩ−命令があると制
御回路４はこの命令をデコー　ドし、スタックボーイン
タ２に対しリセット信号Ｒを出す、この結果、スタック
ポインタ２は、何らスタック動作が行なオ）れていない
状態（−度もサブルーチンコールが行われていない状態
）になる。

次に、ザブルー・チ〉′内の分岐命令等で、必要とされ
ている処理が、記述されたアドレスをプログラムカウン
タ３にセラ■・する。二とによりメインプログラムへの
ジャンプ動作を行う。

第２図は、」−述のスタックポインタ２のリセット動作
を説明するノ：：めの図である。

制御回路４はプログラム」−の命令で、スタックポイン
タのリセット動作をデコードすると、リセット信号Ｒ（
ＤウアクティブＲ＝　’ＯＮ、通常はＲ１二゛１”）を
出す。スタックポインタ２はザブル・−チンコールや復
帰命令があると＋１もしくは１の動作を行うアッダダウ
ンカウンタで構成されており、そのポインタ値と前述し
ｌ：ツノセット信号１１とが論理素子５により論理積演
算が行わノ１、スタックポインタ２のポインタ値をずべ
てｈ　ａ　＝。

番こ［１、リセット動作が行なわ第１る９以−Ｌのよう
に、どの１ノベルのザブルー・チン内であっても、スタ
ックリセット命令を実行し４、その後分岐命令でジャン
プすることにより、メインプログラムへの復・扉ができ
必要な処理を行・うことができる、８ また、第３図に示したように、スタックメモリ「・１路
１がデータバス１０に接続されているのて′、ス炒・・
Ｉクメモリ回路１に任意の値をセットするこ７パ・″て
゛きる、第３　ｆｊ３にスタックメモリ回路１へのデー
タの書込みと読出しのためのインクフェ・・−ス部の詳
細を示す。

メインプログラムでサブルーチン等のスタ・・Ｉり退避
命令があると、制御信Ｖ＋ａがアクティブになり、プロ
グラムカウンタ８からスタックメモリ回路１にデータ格
納される。ま７７−：、スタックメモリ回路１かｔ）の
復帰命令があると、制御信ぢ【−・がアクティブになり
、５スタックメモリ回路１の内容がプログラムカウンタ
に転送される。

次に、命令て′スタックメモリ回路１へのデ＝−タの書
込み要求があると、デーツノくス１０よりスタックメモ
リ回路１にデータがセットされる。この動作によりセッ
トされろ。４′Ｔ、の動作によりセラｈされたデー・夕
は、復帰命令があると、ブｒ−２グラムカウンタ８にセ
ット・されることになる。

以上の実施例において、リセット信号Ｒの代りにスタッ
クポインタ２を変更する信号を使用づ−るようにしても
よい。

〔発明の効果〕

以上説明したように、本発明は、プＬ；グラムでスタッ
クポインタの変更またはスタックメモリ回路の内容を変
更する回路を設けたため、サブルーチンのの呼び出し回
数に関係なく、プログラムの必要に応じてメインプログ
ラムへ無条件に復帰することができ、このときプログラ
ムの流れを乱すことなく、しかも復帰後また新たなサブ
ルーチンコールができるという効果があり、プログラム
の簡易化及びデータ処理の高速化を用ることができる。

また任意のデータをスタックメモリ回路にセットできる
ため、サブルーチン内からの復帰時に任意のプログラム
領域に動作を移行することができ、汎用性をもたせるこ
とになる。

１．６・・・スタックメモリ回路、２，７・・・スタッ
クポインタ、３．８・・・プログラムカウンタ、４・・
・制御回路、５・・・論理積素子、１０・・・データバ
ス、Ｒ・・・リセット信号、ａ、ｂ、ｃ・・・制御信号
、φ。

φ・・・クロック信号。

Claims (3)

【特許請求の範囲】
1. （１）次に実行されるプログラムアドレスを示すプログ
   ラムカウンタと、サブルーチンコールの際に前記プログ
   ラムカウンタの値や、内部状態を記憶するスタックメモ
   リ回路と、前記スタックメモリ回路のアドレスを示すス
   タックポインタと、命令をデコードした結果により前記
   スタックポインタの内容を変更する制御回路とを具備し
   たことを特徴とするスタック回路。
2. （２）次に実行されるプログラムアドレスを示すプログ
   ラムカウンタと、サブルーチンコールの際に前記プログ
   ラムカウンタの値や、内部状態を記憶し、データバスに
   接続されたスタックメモリ回路と、前記スタックメモリ
   回路のアドレスを示すスタックポインタと、命令をデコ
   ードした結果により前記スタックメモリ回路に前記デー
   タバスの内容をセットさせる制御回路とを具備したこと
   を特徴とするスタック回路。
3. （３）前記制御回路は命令をデコードした結果によりス
   タックポインタに対しリセット動作を行わせることを特
   徴とする請求項（１）または（２）のスタック回路。