JPS6250854B2 - - Google Patents
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- JPS6250854B2 JPS6250854B2 JP55043908A JP4390880A JPS6250854B2 JP S6250854 B2 JPS6250854 B2 JP S6250854B2 JP 55043908 A JP55043908 A JP 55043908A JP 4390880 A JP4390880 A JP 4390880A JP S6250854 B2 JPS6250854 B2 JP S6250854B2
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- JP
- Japan
- Prior art keywords
- address
- microinstruction
- stack
- microprogram
- register
- Prior art date
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Links
- 238000000034 method Methods 0.000 claims description 8
- 238000006073 displacement reaction Methods 0.000 claims description 5
- 230000010365 information processing Effects 0.000 claims description 3
- 238000012360 testing method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
本発明は、情報処理装置におけるマイクロプロ
グラムの制御方式に関する。 従来のマイクロプログラム制御方式でループ処
理のようなマイクロプログラムを作成する場合、
ループ条件を判定してループ元へ戻す為の命令が
１語を要するため、ループの為の時間が１命令分
増加する欠点がある。又、すべてのマイクロ命令
が次命令アドレスを持つようなマイクロプログラ
ム制御方式においては、マイクロプログラムを格
納する為の制御メモリ容量が増加したり、すべて
の命令が次命令アドレスを持つ為にマイクロプロ
グラムがわかりにくいという欠点がある。本発明
は、斯かる欠点を解決すべくなされたもので、ス
タツクと、マイクロプログラム命令アドレスレジ
スタとの間で豊富な操作を行なえる手段をすべて
のマイクロプログラム命令が持つことにより、上
記欠点を除去し、構造的プログラミングで作成さ
れたマイクロプログラムを効率良く実行する処理
方式を提供することを目的とする。 即ち、本発明は、マイクロプログラム命令制御
の情報処理装置において、現在実行中のマイクロ
命令アドレスを保持するマイクロ命令アドレスレ
ジスタと、マイクロプログラムが操作することの
できるスタツクと、該スタツク内のアドレスデー
タの位置を表示するスタツクポインタとを有し、
且つ、上記マイクロ命令レジスタをマイクロ命令
で指定される変位により修飾してスタツクに書込
む手段と、マイクロ命令とスタツクポインタで指
定されるスタツク内アドレスのデータをマイクロ
命令アドレスレジスタに読出す手段と、スタツク
ポインタをマイクロ命令で指定される値により補
正する手段とを有し、マイクロ命令により、上記
スタツク内アドレスのデータで分岐先を決定する
か、現実行マイクロアドレスの次のマイクロアド
レスに分岐するかを選択できるよう構成して、上
記目的を達成するものである。 以下、本発明を図面に示す実施例に基づいて説
明する。 第１図は本発明の一実施例を示すブロツク図で
ある。同図において本発明マイクロプログラム制
御方式は、マイクロ命令アドレスレジスタ１と、
スタツク４と、スタツクポインタ５とを有し、且
つ、これらに対し各種処理を行なうマイクロ命令
レジスタ３、演算回路６，７、分岐制御ロジツク
８、アドレスデータセレクトゲート１０，１１，
１２，１３，１４及びアドレスセレクトゲート１
５，１６を有して構成される。 上記マイクロ命令アドレスレジスタ１は、現実
行中のマイクロプログラムの16ビツトのアドレス
を保持するレジスタであり、そのアドレスで指定
されたマイクロプログラムメモリ２の内容がマイ
クロ命令レジスタ３に読出される。 上記スタツク４は、データを順次記憶し、最後
に記憶したものから逆順に読出すラスト・イン・
フアースト・アウトの形式で構成されるメモリで
あり、アドレスデータを一時的に記憶する。アド
レスデータの書込み、読出しは、マイクロ命令に
より操作される。 上記スタツクポインタ５は、最後に入つたアド
レスデータが上記スタツク４のどこにストアされ
ているかを示すレジスタである。 上記マイクロ命令レジスタ３は、実行すべきマ
イクロ命令をマイクロプログラムメモリ２から読
出して一時記憶するためのレジスタで、そのマイ
クロ命令により、スタツク４へのアドレスデータ
の書込み、読出し、スタツクポインタ５の変更、
プログラムの分岐等の操作を行なう。マイクロ命
令の下２つのフイールドは、第２図及び第３図に
示すように構成され、これは、マイクロ命令の全
タイプに共通のフイールドである。 上記演算回路６は、上記マイクロ命令レジスタ
３と共に上記マイクロ命令アドレスレジスタ１を
マイクロ命令で指定される変位により修飾してス
タツク４に書込む手段を構成するもので、マイク
ロ命令アドレスレジスタ１が示している現実行命
令アドレスと上記マイクロ命令のフイールドＡの
８ビツトの値を２の補数で加算し、その値を、ス
タツクポインタ５の示すスタツク４内のアドレス
に書込む。 上記分岐制御ロジツク８は、アドレスセレクト
ゲート１５及び上記マイクロ命令レジスタ３と共
に、マイクロ命令とスタツクポインタ５で指定さ
れるスタツク４内アドレスのデータをマイクロ命
令アドレスレジスタ１に読出す手段を構成するも
ので、マイクロ命令レジスタ３のフイールドＡの
内容に応じてアドレスセレクトゲート１５を開閉
し、スタツク４内のデータをマイクロ命令アドレ
スレジスタ１に読出す際の制御を行なう。 上記演算回路７は、上記マイクロ命令レジスタ
３、アドレスデータセレクトゲート１０〜１４及
び上記分岐制御ロジツク８と共に、スタツクポイ
ンタ５をマイクロ命令で指定される値により補正
する手段を構成するもので、その入力側に、上記
アドレスデータセレクトゲート１０及びワイヤー
ドオアされたアドレスデータセレクトゲート１１
〜１４が接続され、出力側に、スタツクポインタ
５及びスタツク４が接続されている。そして、上
記アドレスデータセレクトゲート１０の入力には
スタツクポインタ５が、又、アドレスデータセレ
クトゲート１１の入力にはマイクロ命令レジスタ
３が接続されており、更に、他のゲート１２，１
３，１４には０，＋１，−１の各信号が入力されて
いる。従つて、上記補正手段は、この演算回路７
において、スタツクポインタ５の現在のアドレス
データが、上記分岐制御ロジツク８の指示により
上記各ゲート１１〜１４から入力される信号によ
り補正されるよう構成される。即ち、ゲート１１
からは、マイクロ命令のフイールドＡの内容が入
力され、ゲート１２からは０、ゲート１３からは
＋１、ゲート１４からは−１が各々入力され、ゲ
ート１０から入力するスタツクポインタ５の内容
に、これらのデータが加算又は減算される。 次に、本発明制御方式の動作例について説明す
る。 先ず、上述の第３図の表に示すように、フイー
ルドＢが00の時は、フイールドＡの８ビツトの値
がオペランドバスＡに出力され、処理装置２０に
おいて、他のフイールドで指定される演算、制御
動作に使用される。マイクロ命令アドレスレジス
タ１は、この演算等が行なわれてから、＋１端子
１８により＋１される。 フイールドＢが01の時は、マイクロ命令アドレ
スレジスタ１が示している現命令アドレスとフイ
ールドＡの８ビツトの値が加算され、その値がス
タツクポインタ５の示すスタツク４内のアドレス
に書込まれ、それと共に、スタツクポインタ５の
内容が＋１されるようにゲート１０及び１３が開
く。一方、マイクロ命令アドレスレジスタ１の＋
１動作は、上述した00の場合と同様に行なわれ
る。なお、スタツクポインタ５の値は、初期状態
で０であるものとする。 フイールドＢが10の時は、マイクロ命令アドレ
スレジスタ１へのスタツク４からのポツプを指定
し、フイールドＡは、第４図に示す３つの区分が
次のような意味を持つ。即ち、フイードＡ３は、
ポツプするスタツク４内のアドレス指定モードで
あり、次のように指定する。 １：スタツク４の先頭指定。 ０：フイールドＡ１によりスタツク４内アドレス
を指定。 フイールドＡ２は、テストを指定し、現在のマ
イクロ命令実行中のテストフリツプフロツプ９の
状態とフイールドＡ２の内容によりポツプ動作を
行なう条件を次のように決定する。 00：テストが真の時ポツプし、偽の時＋１番地へ
行く。 01：テストが偽の時ポツプし、真の時＋１番地へ
行く。 10：テストに無関係にポツプする。 11：テストに無関係にポツプするが、マイクロ命
令アドレスレジスタへはセツトされず、該レ
ジスタは＋１されるのみ。 ポツプ条件が成立していなければ、ポツプは行
なわれず、＋１番地へ進む。ポツプ条件が成立し
たら、フイールドＡ３が１ならば、スタツクポイ
ンタ５を−１してからスタツク４を読み出し、そ
の値をマイクロ命令アドレスレジスタ１にセツト
して分岐する。フイールドＡ３が０ならば、フイ
ールドＡ１をアドレスとしてスタツク４を読出
し、その値をマイクロ命令アドレスレジスタ１に
セツトして分岐し、同時に、スタツクポインタ５
をフイールドＡ１の内容で書替える。 フイールドＢが11の時は、フイールドＡで指定
された相対アドレスを演算回路６によりマイクロ
命令アドレスレジスタ１の値と２の補数で加算
し、その値をアドレスセレクトゲート１６を通し
てマイクロ命令アドレスレジスタ１にセツトす
る。この際、アドレスロード端子１７が使用され
る。 次に、本発明制御方式の動作を実際のマイクロ
プログラムを例にして説明する。 今、次に示すようなマイクロプログラムを考え
る。
グラムの制御方式に関する。 従来のマイクロプログラム制御方式でループ処
理のようなマイクロプログラムを作成する場合、
ループ条件を判定してループ元へ戻す為の命令が
１語を要するため、ループの為の時間が１命令分
増加する欠点がある。又、すべてのマイクロ命令
が次命令アドレスを持つようなマイクロプログラ
ム制御方式においては、マイクロプログラムを格
納する為の制御メモリ容量が増加したり、すべて
の命令が次命令アドレスを持つ為にマイクロプロ
グラムがわかりにくいという欠点がある。本発明
は、斯かる欠点を解決すべくなされたもので、ス
タツクと、マイクロプログラム命令アドレスレジ
スタとの間で豊富な操作を行なえる手段をすべて
のマイクロプログラム命令が持つことにより、上
記欠点を除去し、構造的プログラミングで作成さ
れたマイクロプログラムを効率良く実行する処理
方式を提供することを目的とする。 即ち、本発明は、マイクロプログラム命令制御
の情報処理装置において、現在実行中のマイクロ
命令アドレスを保持するマイクロ命令アドレスレ
ジスタと、マイクロプログラムが操作することの
できるスタツクと、該スタツク内のアドレスデー
タの位置を表示するスタツクポインタとを有し、
且つ、上記マイクロ命令レジスタをマイクロ命令
で指定される変位により修飾してスタツクに書込
む手段と、マイクロ命令とスタツクポインタで指
定されるスタツク内アドレスのデータをマイクロ
命令アドレスレジスタに読出す手段と、スタツク
ポインタをマイクロ命令で指定される値により補
正する手段とを有し、マイクロ命令により、上記
スタツク内アドレスのデータで分岐先を決定する
か、現実行マイクロアドレスの次のマイクロアド
レスに分岐するかを選択できるよう構成して、上
記目的を達成するものである。 以下、本発明を図面に示す実施例に基づいて説
明する。 第１図は本発明の一実施例を示すブロツク図で
ある。同図において本発明マイクロプログラム制
御方式は、マイクロ命令アドレスレジスタ１と、
スタツク４と、スタツクポインタ５とを有し、且
つ、これらに対し各種処理を行なうマイクロ命令
レジスタ３、演算回路６，７、分岐制御ロジツク
８、アドレスデータセレクトゲート１０，１１，
１２，１３，１４及びアドレスセレクトゲート１
５，１６を有して構成される。 上記マイクロ命令アドレスレジスタ１は、現実
行中のマイクロプログラムの16ビツトのアドレス
を保持するレジスタであり、そのアドレスで指定
されたマイクロプログラムメモリ２の内容がマイ
クロ命令レジスタ３に読出される。 上記スタツク４は、データを順次記憶し、最後
に記憶したものから逆順に読出すラスト・イン・
フアースト・アウトの形式で構成されるメモリで
あり、アドレスデータを一時的に記憶する。アド
レスデータの書込み、読出しは、マイクロ命令に
より操作される。 上記スタツクポインタ５は、最後に入つたアド
レスデータが上記スタツク４のどこにストアされ
ているかを示すレジスタである。 上記マイクロ命令レジスタ３は、実行すべきマ
イクロ命令をマイクロプログラムメモリ２から読
出して一時記憶するためのレジスタで、そのマイ
クロ命令により、スタツク４へのアドレスデータ
の書込み、読出し、スタツクポインタ５の変更、
プログラムの分岐等の操作を行なう。マイクロ命
令の下２つのフイールドは、第２図及び第３図に
示すように構成され、これは、マイクロ命令の全
タイプに共通のフイールドである。 上記演算回路６は、上記マイクロ命令レジスタ
３と共に上記マイクロ命令アドレスレジスタ１を
マイクロ命令で指定される変位により修飾してス
タツク４に書込む手段を構成するもので、マイク
ロ命令アドレスレジスタ１が示している現実行命
令アドレスと上記マイクロ命令のフイールドＡの
８ビツトの値を２の補数で加算し、その値を、ス
タツクポインタ５の示すスタツク４内のアドレス
に書込む。 上記分岐制御ロジツク８は、アドレスセレクト
ゲート１５及び上記マイクロ命令レジスタ３と共
に、マイクロ命令とスタツクポインタ５で指定さ
れるスタツク４内アドレスのデータをマイクロ命
令アドレスレジスタ１に読出す手段を構成するも
ので、マイクロ命令レジスタ３のフイールドＡの
内容に応じてアドレスセレクトゲート１５を開閉
し、スタツク４内のデータをマイクロ命令アドレ
スレジスタ１に読出す際の制御を行なう。 上記演算回路７は、上記マイクロ命令レジスタ
３、アドレスデータセレクトゲート１０〜１４及
び上記分岐制御ロジツク８と共に、スタツクポイ
ンタ５をマイクロ命令で指定される値により補正
する手段を構成するもので、その入力側に、上記
アドレスデータセレクトゲート１０及びワイヤー
ドオアされたアドレスデータセレクトゲート１１
〜１４が接続され、出力側に、スタツクポインタ
５及びスタツク４が接続されている。そして、上
記アドレスデータセレクトゲート１０の入力には
スタツクポインタ５が、又、アドレスデータセレ
クトゲート１１の入力にはマイクロ命令レジスタ
３が接続されており、更に、他のゲート１２，１
３，１４には０，＋１，−１の各信号が入力されて
いる。従つて、上記補正手段は、この演算回路７
において、スタツクポインタ５の現在のアドレス
データが、上記分岐制御ロジツク８の指示により
上記各ゲート１１〜１４から入力される信号によ
り補正されるよう構成される。即ち、ゲート１１
からは、マイクロ命令のフイールドＡの内容が入
力され、ゲート１２からは０、ゲート１３からは
＋１、ゲート１４からは−１が各々入力され、ゲ
ート１０から入力するスタツクポインタ５の内容
に、これらのデータが加算又は減算される。 次に、本発明制御方式の動作例について説明す
る。 先ず、上述の第３図の表に示すように、フイー
ルドＢが00の時は、フイールドＡの８ビツトの値
がオペランドバスＡに出力され、処理装置２０に
おいて、他のフイールドで指定される演算、制御
動作に使用される。マイクロ命令アドレスレジス
タ１は、この演算等が行なわれてから、＋１端子
１８により＋１される。 フイールドＢが01の時は、マイクロ命令アドレ
スレジスタ１が示している現命令アドレスとフイ
ールドＡの８ビツトの値が加算され、その値がス
タツクポインタ５の示すスタツク４内のアドレス
に書込まれ、それと共に、スタツクポインタ５の
内容が＋１されるようにゲート１０及び１３が開
く。一方、マイクロ命令アドレスレジスタ１の＋
１動作は、上述した00の場合と同様に行なわれ
る。なお、スタツクポインタ５の値は、初期状態
で０であるものとする。 フイールドＢが10の時は、マイクロ命令アドレ
スレジスタ１へのスタツク４からのポツプを指定
し、フイールドＡは、第４図に示す３つの区分が
次のような意味を持つ。即ち、フイードＡ３は、
ポツプするスタツク４内のアドレス指定モードで
あり、次のように指定する。 １：スタツク４の先頭指定。 ０：フイールドＡ１によりスタツク４内アドレス
を指定。 フイールドＡ２は、テストを指定し、現在のマ
イクロ命令実行中のテストフリツプフロツプ９の
状態とフイールドＡ２の内容によりポツプ動作を
行なう条件を次のように決定する。 00：テストが真の時ポツプし、偽の時＋１番地へ
行く。 01：テストが偽の時ポツプし、真の時＋１番地へ
行く。 10：テストに無関係にポツプする。 11：テストに無関係にポツプするが、マイクロ命
令アドレスレジスタへはセツトされず、該レ
ジスタは＋１されるのみ。 ポツプ条件が成立していなければ、ポツプは行
なわれず、＋１番地へ進む。ポツプ条件が成立し
たら、フイールドＡ３が１ならば、スタツクポイ
ンタ５を−１してからスタツク４を読み出し、そ
の値をマイクロ命令アドレスレジスタ１にセツト
して分岐する。フイールドＡ３が０ならば、フイ
ールドＡ１をアドレスとしてスタツク４を読出
し、その値をマイクロ命令アドレスレジスタ１に
セツトして分岐し、同時に、スタツクポインタ５
をフイールドＡ１の内容で書替える。 フイールドＢが11の時は、フイールドＡで指定
された相対アドレスを演算回路６によりマイクロ
命令アドレスレジスタ１の値と２の補数で加算
し、その値をアドレスセレクトゲート１６を通し
てマイクロ命令アドレスレジスタ１にセツトす
る。この際、アドレスロード端子１７が使用され
る。 次に、本発明制御方式の動作を実際のマイクロ
プログラムを例にして説明する。 今、次に示すようなマイクロプログラムを考え
る。
【表】
このプログラムは、同図ＸのループのR0が０
になるまで繰返したら、UNTILR0＝０の次の文
に行き、更にＸのループ内でＹのループをR1が
０になるまで繰返す。 これを、本発明マイクロプログラム制御方式を
用いるマイクロプログラムで書くと、次のように
なる。
になるまで繰返したら、UNTILR0＝０の次の文
に行き、更にＸのループ内でＹのループをR1が
０になるまで繰返す。 これを、本発明マイクロプログラム制御方式を
用いるマイクロプログラムで書くと、次のように
なる。
【表】
１番目は、R4＋１を計算してR4に入れる演算
を、ここでは示していない別のフイールドで行な
い、現アドレスをスタツク４にプツシユする。こ
の命令のアドレスを１とすると、スタツク４の番
地に１が入る。２番目にR1＝R1−１を行ない、
この結果をテストしてテストフリツプフロツプ９
をセツトし、この命令アドレスがプツシユされ、
スタツク４の１番地が２になる。第５図Ａにこの
状態のスタツク４を示す。更に、３番目にR2＝
R2−１を行ない、先にセツトしたテストフリツ
プフロツプ９が偽ならポツプを行ない、２がポツ
プされるので２番地へ戻る。真になると４番地へ
行き、R0＝R0−１を行ない、その結果をテスト
フリツプフロツプ９へセツトし、ダミーポツプを
行なうのでスタツク４の先頭は１になつている
（第５図Ｂ）。ここで、５番目に行くと、R2＝R2
＋R3を行ない、テストフリツプフロツプ９が偽
なら先頭をポツプするので１番地へ行き、真なら
６番地へ行く。 このように、本発明によれば、テストと分岐が
演算と同時にできるので、処理効率を高くするこ
とができ、又、上述したような構造的プログラミ
ングで作成されたプログラムがそのままマイクロ
プログラム化され、プログラム生産性の向上をは
かることができる。 以上説明したように、本発明は、マイクロプロ
グラムが操作することのできるスタツクを持ち、
現在実行中のマイクロ命令アドレスを示すマイク
ロ命令アドレスレジスタからの変位によつて指定
されるアドレスをスタツクに書込む手段を有し、
更に、スタツクの内容をスタツクの先頭からの変
位により指定することによつて、該読出しデータ
をテスト条件によつてマイクロ命令アドレスレジ
スタ中に読出すか或いはマイクロ命令アドレスレ
ジスタを＋１する手段をすべてのマイクロプログ
ラム命令が持ち、他の演算操作と同時に分岐動作
又は戻り番地の退避を可能とする手段を有するこ
とにより、構造的プログラミングを効率的に実行
する効果がある。
を、ここでは示していない別のフイールドで行な
い、現アドレスをスタツク４にプツシユする。こ
の命令のアドレスを１とすると、スタツク４の番
地に１が入る。２番目にR1＝R1−１を行ない、
この結果をテストしてテストフリツプフロツプ９
をセツトし、この命令アドレスがプツシユされ、
スタツク４の１番地が２になる。第５図Ａにこの
状態のスタツク４を示す。更に、３番目にR2＝
R2−１を行ない、先にセツトしたテストフリツ
プフロツプ９が偽ならポツプを行ない、２がポツ
プされるので２番地へ戻る。真になると４番地へ
行き、R0＝R0−１を行ない、その結果をテスト
フリツプフロツプ９へセツトし、ダミーポツプを
行なうのでスタツク４の先頭は１になつている
（第５図Ｂ）。ここで、５番目に行くと、R2＝R2
＋R3を行ない、テストフリツプフロツプ９が偽
なら先頭をポツプするので１番地へ行き、真なら
６番地へ行く。 このように、本発明によれば、テストと分岐が
演算と同時にできるので、処理効率を高くするこ
とができ、又、上述したような構造的プログラミ
ングで作成されたプログラムがそのままマイクロ
プログラム化され、プログラム生産性の向上をは
かることができる。 以上説明したように、本発明は、マイクロプロ
グラムが操作することのできるスタツクを持ち、
現在実行中のマイクロ命令アドレスを示すマイク
ロ命令アドレスレジスタからの変位によつて指定
されるアドレスをスタツクに書込む手段を有し、
更に、スタツクの内容をスタツクの先頭からの変
位により指定することによつて、該読出しデータ
をテスト条件によつてマイクロ命令アドレスレジ
スタ中に読出すか或いはマイクロ命令アドレスレ
ジスタを＋１する手段をすべてのマイクロプログ
ラム命令が持ち、他の演算操作と同時に分岐動作
又は戻り番地の退避を可能とする手段を有するこ
とにより、構造的プログラミングを効率的に実行
する効果がある。
第１図は本発明マイクロプログラム制御方式の
一実施例を示すブロツク図、第２図はマイクロ命
令に使用するフイールドを示す説明図、第３図は
上記フイールドＢの内容を示す表、第４図はフイ
ールドＡの区分を示す説明図、第５図Ａ，Ｂはス
タツクの内部状態を示す説明図である。 １…マイクロ命令アドレスレジスタ、２…マイ
クロプログラムメモリ、３…マイクロ命令レジス
タ、４…スタツク、５…スタツクポインタ、６・
７…演算回路、８…分岐制御ロジツク、９…テス
トフリツプフロツプ、１０・１１・１２・１３・
１４…アドレスデータセレクトゲート、１５・１
６…アドレスセレクトゲート。
一実施例を示すブロツク図、第２図はマイクロ命
令に使用するフイールドを示す説明図、第３図は
上記フイールドＢの内容を示す表、第４図はフイ
ールドＡの区分を示す説明図、第５図Ａ，Ｂはス
タツクの内部状態を示す説明図である。 １…マイクロ命令アドレスレジスタ、２…マイ
クロプログラムメモリ、３…マイクロ命令レジス
タ、４…スタツク、５…スタツクポインタ、６・
７…演算回路、８…分岐制御ロジツク、９…テス
トフリツプフロツプ、１０・１１・１２・１３・
１４…アドレスデータセレクトゲート、１５・１
６…アドレスセレクトゲート。
Claims (1)
- 【特許請求の範囲】 １ マイクロプログラム命令制御の情報処理装置
において、現在実行中のマイクロ命令アドレスを
保持するマイクロ命令アドレスレジスタと、マイ
クロプログラムが操作することのできるスタツク
と、該スタツク内のアドレスデータの位置を表示
するスタツクポインタとを有し、且つ、 上記マイクロ命令アドレスレジスタをマイクロ
命令で指定される変位により修飾してスタツクに
書込む手段と、マイクロ命令とスタツクポインタ
で指定されるスタツク内アドレスのデータをマイ
クロ命令アドレスレジスタに読出す手段と、スタ
ツクポインタをマイクロ命令で指定される値によ
り補正する手段とを有し、 マイクロ命令により、上記スタツク内アドレス
のデータで分岐先を決定するか、現実行マイクロ
アドレスの次のマイクロアドレスに分岐するかを
選択できるよう構成して成ることを特徴とするマ
イクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4390880A JPS56140444A (en) | 1980-04-03 | 1980-04-03 | Microprogram control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4390880A JPS56140444A (en) | 1980-04-03 | 1980-04-03 | Microprogram control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56140444A JPS56140444A (en) | 1981-11-02 |
| JPS6250854B2 true JPS6250854B2 (ja) | 1987-10-27 |
Family
ID=12676807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4390880A Granted JPS56140444A (en) | 1980-04-03 | 1980-04-03 | Microprogram control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56140444A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020242A (ja) * | 1983-07-15 | 1985-02-01 | Sony Corp | プログラム制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474337A (en) * | 1977-11-26 | 1979-06-14 | Nec Corp | Microprogram controller |
| JPS55934A (en) * | 1978-06-20 | 1980-01-07 | Nec Corp | Microprogram controller |
-
1980
- 1980-04-03 JP JP4390880A patent/JPS56140444A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474337A (en) * | 1977-11-26 | 1979-06-14 | Nec Corp | Microprogram controller |
| JPS55934A (en) * | 1978-06-20 | 1980-01-07 | Nec Corp | Microprogram controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56140444A (en) | 1981-11-02 |
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