JPH0264828A - アドレストレース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、アドレストレース回路に関し、特に、より長
い時間、マイクロプロセッサの動作状態をトレースメモ
リ回路に書き込むことが可能なアドレストレース回路に
関する。

［従来の技術］ マイクロプロセッサは、マイクロプログラムメモリ回路
からマイクロプログラム命令を読み出し、命令に対応し
た動作を実行する。そして、その動作状態を解析するた
めに、アドレストレース回路が利用されている。すなわ
ち、アドレストレース回路により、マイクロブロセ・ソ
サが一ンイク□フ・。

グラムメモリ回路に対して出力するメモリアドレスをト
レースメモリ回路に書き込み、動作終了後にトレ−スメ
モリ回路のメモリアドレスを解析する。

ところで、従来のアＩ・レストレース回路では、マイク
ロプロセッサが出力するメモリアドレスを全てｌ＝　Ｌ
・−スメモリ回路に書き込んでいた。

しかし、マイクロプログラム中に、０番地から順に１番
地分づつマイクロプログラムメモリ回路からマイクロプ
ログラムを読み出して実行する命令が多い場合がある。

この際、マイクロブロセ・ソサは、内部にあるプログラ
ムカウンタ（次ζこ読み込むべきマイクロプログラムメ
モリのアドレスを示すカウンタ）の値をビだけ増加させ
て、ｌ欠処理を行なう。

従って、このような場合、トレースメモ１ノ回路には延
々と連番のメモリアドレスが記憶され、メモリ容量を有
効に利用しているとはいえなかった。

［解決すべき問題点コ 上述した従来のアドレストレース回路は、マイクロプロ
セッサが出力するメモリアドレスを全てトレースメモリ
回路に書き込んでいたため、連続して長い時間、マイク
ロプロセッサの動作状態を解析しようとすると、多くの
メモリ容量が必要となるという問題点があった。

本発明は、上記問題点にかんがみてなされたもので、同
容量のトレースメモリ回路でも、より長い時間、マイク
ロプロセッサの動作状態をトレースメモリ回路に書き込
むことが可能なアドレストレース回路の提供を目的とす
る。

［問題点の解決手段］ 上記目的を達成するため、本発明のアドレストレース回
路は、マイクロプロセッサがマイクロプログラムメモリ
回路からマイクロプログラムを読み出すために出力する
実行メモリアドレスを、当該マイクロプロセッサがマイ
クロプログラムを読み込んでいるときに保持する実行メ
モ１ノアドレス保持回路と、上記マイクロブロセ・ンサ
によるマイクロプログラム、の読み込み終了後に、上記
実行メモリアドレス保持回路が保持している旧メモリア
ドレスを保持する旧メモリアドレス保持回路と、この旧
メモリアドレス保持回路の出力にＩＩＩＪｌを加算して
予測メモリアドレスを出力するアドレス加算回路と、上
記実行メモリアドレス保持回路の出力である実行メモリ
アドレスと上記アドレス加算回路の出力である予測メモ
リアドレスとを比較するメモリアドレス比較回路と、こ
のメモリアドレス比較回路によって比較した結果、上記
実行メモリアドレスと予測メモリアドレスとが一致しな
い場合にのみ、上記実行メモリアドレスが書き込まれる
トレースメモリ回路とを備えた構成としであるＯ ［実施例］ 以下、図面にもとづいて本発明の詳細な説明する。

第１図は、本発明の一実施例に係るアドレストレース回
路のブロック図、第２図は第１図のアドレストレース回
路におけるアドレス加算回路の詳細ブロック図、第３図
は、第１図におけるアドレストレース回路の動作を示す
タイムチャート、第４図は、第１図のアドレストレース
回路におけるトレースメモリ回路に書き込まれるメモリ
アドレスを示す図である。

第１および２図において、１はマイクロプロセッサ、２
はマイクロプログラムメモリ回路、３はアドレストレー
ス回路である。また、アドレストレース回路３内におい
て、４は実行メモリアドレス保持回路、５は旧メモリア
ドレス保持回路、６はアドレス加算回路である。また、
アドレス加算回路６内において、７はアドレス加算信号
発生回路、８は加算回路である。そして、再びアドレス
トレース回路３内において、９はアドレス比較回路、ｌ
Ｏはトレースメモリ回路である。

さて、実行メモリアドレス保持回路４には、メモリアド
レス信号（マイクロプロセッサｌがマイクロプログラム
メモリ回路２に書き込まれているマイクロプログラムを
読み出すために出力するアドレス信号）１１が人力され
ている。そして、メモリ読み込み信号がＩＩ　Ｌ　Ｉｔ
のときには人力したアドレス値を保持し、ＩＩ　ＨＩｔ
のときには”Ｈ゛′になる直前のアドレス値を保持して
実行メモリアドレス信号１３を出力する。また、旧メモ
リアドレス保持回路５には、実行メモリアドレス信号１
３が人力されており、メモリ読み込み信号１２がＩＩ　
Ｈ”のときには入力したアドレス値を保持し、ＩＩ　Ｌ
″のときにはＩＩ　Ｌ　ＩＩになる直前のアドレス値を
保持して旧メモリアドレス信号１４を出力する。さらに
、アドレス加算回路６は、この旧メモリアドレス信号１
４に′１″を加算し、予測メモリアドレス信号１６を出
力する。

一方、アドレス比較回路９は、実行メモリアドレス信号
１３と予測メモリアドレス信号１６とを比較し、一致し
ない場合にはトレースメモリ書き込み許可信号１７をア
クティブ（”Ｌ”）にする。

そして、トレースメモリ回路１０には、トレースメモリ
書き込み許可信号１７が人力され、トレースメモリ書き
込み許可信号１７がアクティブであるときにメモリ読み
込み信号１２が”Ｌ　１１からＨＩＩになると、実行メ
モリアドレス信号１３が書き込まれる。

次に、アドレス加算信号発生回路７には、メモリ読み込
み信号１２が入力されており、”Ｌ”からＩＩＨＩ＋に
変化したときにアドレス加算信号１５を一定時間”Ｌ”
とし、さらに、その後に”Ｈ”とする。そして、加算回
路８は、アドレス加算信号１５が”Ｌ”から”Ｈ”に変
化したときに旧メモリアドレス信号１４に”１”を加算
し、予測メモリアドレス信号１６を出力する。

上記構成において、メモリアドレス信号１１のアドレス
値が”ａ”であり、かつ、メモリ読み込み信号１２がＩ
ＩＬｌｌのとき、実行メモリアドレス保持回路４の出力
である実行メモリアドレス信号１３は”ａ”となる。そ
して、メモリ読み込み信号１２が′Ｈ”となったとき、
実行メモリアドレス保持回路４は”ａ”を保持する。こ
のとき、旧メモリアドレス保持回路５は実行メモリアド
レス信号１３が”　ａ”であるから旧メモリアドレス信
号１４にＴｌａＩ＋を出力する。

一方、アドレス加算回路６では、メモリ読み込み信号１
２がＩＩ　Ｌ”からＩｔ　Ｈ”に変化すると、アドレス
加算信号発生回路７によってアドレス加算信号１５が一
定時間＋１　Ｌ　Ｉｔとなった後、ＩＩ　ＨＩｔとなる
。また、加算回路８は、アドレス加算信号１５が”Ｌ”
から”Ｈ”になるときに入力されている旧メモリアドレ
ス信号１４に”Ｉ　Ｉｔを加算し、予測メモリアドレス
信号１６としてＴＴ　ａ　＋　１”を出力する。

次に、マイクロプロセッサｌが、メモリアドレス信号１
１に”ｂ”を出力し、メモリ読み込み信号１２がＩＩ　
Ｌ”となるとき、実行メモリアドレス保持回路４の出力
である実行メモリアドレス信号１３はＩＩ　ｂ”となる
。

この状態において、アドレス比較回路９は、メモリ読み
込み信号１２がＩＩＬＩＩである間に、実行メモリアド
レス信号１３と予測メモリアドレス信号１６とを比較す
る。ここで、実行メモリアドレス信号１３の値”ｂｌｊ
と予測メモリアドレス信号１６の値Ｔｌ　ａ＋　１”が
一致しない場合には、トレースメモリ書き込み許可信号
１７は”Ｌ”となり、メモリ読み込み信号１２が”Ｌ”
から”Ｈ”に変化するときに実行メモリアドレス信号１
３の値″ｂ”がトレースメモリ回路ｌＯに書き込まれる
。

一方、実行メモリアドレス信号１３の値ｌＴｂ１＋と予
測メモリアドレス信号１６の値”ａ＋１”が−致した場
合は、トレースメモリ書き込み許可信号１７がＴＩ　Ｈ
ｌ！となり、メモリ読み込み信号１２がＩＩＬＩ＋から
ＩＩ　ＨＩＩに変化しても実行メモリアドレス信号１３
の値”ｂＩ＋はトレースメモリ回路１０には書き込まれ
ない。

次に、第４図を用いてマイクロプロセッサ１が出力する
メモリアドレスとトレースメモリ回路ｌＯに書き込まれ
るメモリアドレスとについて従来例と比較しながら説明
する。

マイクロプロセッサｌが０番地から２００番地まで、第
４図に示す順番で命令を実行した場合、マイクロプロセ
ッサ１は同様の順番でメモリアドレス信号１１を出力す
る。このとき、従来例の場合には、マイクロプロセッサ
ｌが出力したメモリアドレス信号１１の内容と同じもの
がトレースメモリ回路１０に書き込まれる。

しかし、本実施例の場合には、括弧で囲まれたアドレス
値は書き込まれない。つまり、０１００．０１１０．０
００５．０２００しか書き込まれない。すなわち、メモ
リアドレスが１８地より多く増加した場合、あるいは１
番地以上減少した場合にのみトレースメモリ回路１０に
メモリアドレスが書き込まれることになる。

ところで、マイクロプロセッサの出力するメモノアドレ
スは、通常、１番地づつ増加していく。

このため、本実施例のように、途中を省略した古き込み
を行なった場合でも、書き込まれていない部分について
容易に推測できるため、動作解析にはなんら支障は生じ
ない。

［発明の効果］ 以上説明したように本発明は、同容量のトレースメモリ
回路でも、より長い時間、マイクロプロセッサの動作状
態をトレースメモリ回路に書き込むことが可能なアドレ
ストレース回路を提供できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るアドレストレ第４図 ３ニアドレストレ一ス回路 ４：実行メモリアドレス保持回路 ５：旧メモリアドレス保持回路 ６：アドレス加算回路 ７：アドレス加算信号発生回路 ８：加算回路 ９ニアドレス比較回路 ｌＯ：　トレースメモリ回路

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサがマイクロプログラムメモリ回路か
   らマイクロプログラムを読み出すために出力する実行メ
   モリアドレスを、当該マイクロプロセッサがマイクロプ
   ログラムを読み込んでいるときに保持する実行メモリア
   ドレス保持回路と、上記マイクロプロセッサによるマイ
   クロプログラムの読み込み終了後に、上記実行メモリア
   ドレス保持回路が保持している旧メモリアドレスを保持
   する旧メモリアドレス保持回路と、この旧メモリアドレ
   ス保持回路の出力に”１”を加算して予測メモリアドレ
   スを出力するアドレス加算回路と、上記実行メモリアド
   レス保持回路の出力である実行メモリアドレスと上記ア
   ドレス加算回路の出力である予測メモリアドレスとを比
   較するメモリアドレス比較回路と、このメモリアドレス
   比較回路によって比較した結果、上記実行メモリアドレ
   スと予測メモリアドレスとが一致しない場合にのみ、上
   記実行メモリアドレスが書き込まれるトレースメモリ回
   路とを具備することを特徴とするアドレストレース回路
   。