JPH02109146A - プログラムデバツグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラム実行過程をトレースするプログラ
ムデバッグ装置に関するものである。

〔従来の技術〕

第３図は従来のプログラムデバッグ装置のブロック図で
ある。図において、１はトレースメモリ、２はアドレス
デコーダ回路、３はトレースメモリ内のデータの読み書
き等を制御する周辺コントロール部、４はトレースメモ
リにアドレスを与えるためのトレースメモリアドレスカ
ウンタ、５はブレークポイントを検出するためのブレー
クアドレス比較回路、６はΦ信号に同期させてエミュレ
ート回路ストップ信号を発生するためのΦ信号コントロ
ール回路、７は外部トリガ人力設定回路、８はトレース
メモリへのデータ入力を制御するトレースデータ入力ゲ
ート、９はトレースメモリからのデータ出力を制御する
トレースデータ出力ゲートである。また、ＳＩはモニタ
ＣＰＵ側へ入力するデータバス、８２〜Ｓ、はそれぞれ
モニタＣＰＵ側から出力されたアドレスバス、ＲＥＡＤ
信号、ＷＲＩＴＥ信号である。さらに、Ｓ、〜Ｓ１゜は
それぞれエミュレートＣＰＵ側から出力されたアドレス
バス、データバス、５ＹＮＣ信号、Ｒ／Ｗ信号、外部ト
レース信号、Φ信号、Ｓ１１はエミュレートＣＰＵへ入
力するエミュレートストップ信号である。

次に、動作について説明する。エミュレータコントロー
ルソフトウェアによりブレークポイントを設定後、プロ
グラムを実行すると、ブレークアドレス比較回路５を介
してブレークポイントが検出されるまで、Φ信号コント
ロール回路６よりトレースメモリ１が書き込み可能状態
となる。同時に周辺コントロール部３により、トレース
データ入力ゲート８が導通状態となり、エミュレー＋−
ＣＰＵからのデータ（ＳＳ−Ｓ９）がトレースメモリ１
に格納される。ここで、プログラムがブレークポイント
に達すると、Φ信号コントロール回路６によりトレース
メモリｌへのデータ書き込みが終了する。続いて、エミ
ュレータコントロールソフトウェアにより、プログラム
実行過程トレースコマンドを入力すると、トレースメモ
リ１が読み出し可能状態となり、周辺コントロール部３
によりトレースデータ出力ゲート９が導通状態となる。

これにより、トレースメモリ１の内容がターミナルに表
示される。なお、このような従来のプログラムデバッグ
装置は、公知文献（三菱ＰＣＡ４０ＸＸｌ？ユーザーズ
マニュアル）に開示されている。

〔発明が解決しようとする課題〕

しかしながら従来のプログラムデバッグ装置は、上記の
ように構成されているので、プログラム実行過程が全て
トレースメモリ１に格納される。従って、例えば表１の
プログラムのように繰り返されるループ部が含まれる場
合は、ループした回数骨だけのトレースデータがトレー
スメモリ１に格納されてしまい、ループ部の後に続りト
レースデータが判りずらくなる欠点があった。特に、ル
ープ回数が多い場合は、必要なデータがトレースメモリ
１に格納できなくなる結果となった。

表１ 本発明は上記の欠点を解消するためになされたもので、
プログラムの繰り返しループ部をトレースしないように
し、必要なトレースデータのみをターミナルに表示でき
るプログラムデバッグ装置を得ることを目的とする。

〔課題を解決するための手段〕

本発明に係るプログラムデバッグ装置は、プログラムの
実行過程をトレースメモリに格納することを制御する制
御回路と、制御回路に制御情報を与えるメモリとを備え
ている。

〔作用〕

プログラムにループ部があるかを判断し、ループ部のト
レース不要なプログラムをトレースメモリに格納するの
を禁止する。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明の一実施例を示すプログラムデバッグ装
置のブロック図である。図において、第３図と同一部分
には同一符号を付する。１０は実行プログラムのどの領
域がループ部であるかを示すトレース制御メモリ、１１
はトレースメモリ１への書き込みを制御するトレースメ
モリ書き込み制御口である。ここで、トレース制御デー
タメモリ１０は、モニタＣＰＵ側のアドレスバスＳ２及
びデータバスＳ１．エミュレーションＣＰＵ側のアドレ
スバスＳ、が接続されおり、トレースメモリ書き込み制
御回１１は、トレース制御データメモリｌＯとΦ信号コ
ントロール回路６からの信号が入力となっている。

上記の様に構成されたプログラムデバソグ装置において
、トレースデータ制御メモリ１０には、プログラム領域
の各アドレス毎にそのアドレスがループ部であるか否か
を示す情報が格納されている。この実施例では、ループ
部内のアドレスに対応するビットは「１」、ループ部以
外のアドレスに対するビットは「０」となっている。さ
て、プログラムトレース実行中は、エミュレートＣＰＵ
側からアドレスバスＳ、のデータがトレースデータ制御
メモリ１０に入力される。そして、このアドレスに対応
する情報が読み出され、トレースメモリ書き込み制御回
路１１に入力される。また、トレースメモリ書き込み制
御回路１１には、同時にΦ信号コントロール回路６から
の信号も入力される。このとき、トレースメモリ書き込
み制御回路１１は、このΦ信号コントロール回路６から
の信号が「書き込み可能状態」を指示する内容であって
もトレースデータ制御メモリ１０から入力されたデータ
が「１」であれば（ループ部実行中）、トレースメモリ
１への書き込みを禁止状態とする。

従って、トレースメモリ１にはループ部実行中のトレー
スデータは格納されることはない。なお、トレースデー
タ制御メモリ１０に格納される情報は、エミュレータコ
ントロールソフトウェアで生成される。

表２はトレース対象のプログラムの例であり、擬似命令
、ＥＮＴＥＲはループ部の人口、、ＥＸＩＴはループ部
の出口を示している。

表２ この表２のプログラムをアセンブル、リンクすると、オ
ブジェクトファイル以外に表３に示すトレス情報ファイ
ルが生成される。

表３ ここで、表３に示すトレース情報ファイルが生成される
とエミュレータコントロールソフトウェアで第２図に示
すフローチャートの処理が行なわれる。即ち、エミュレ
ータ起動が開始されると（ステップ２１）、トレースデ
ータ制御メモリを「０」にクリアするくステップ２２）
。その後、トレース制御ファイルを調べ、ループ部に相
当するアドレスに対応したトレースデータ制御メモリの
内容を「１」にセットする（ステップ２３）。これによ
り、トレースデータ制御メモリ１０に格納される情報が
生成される。

また、表４は表２のプログラムトレース結果を示してい
る。

このように本実施例のプログラムデバッグ装置は、トレ
ース制御用データメモリ１０とトレースメモリ書き込み
制御回路１１とを付加することにより、プログラムの必
要部分のみをトレースすることができ、トレース結果が
大変判りやすく、プログラムのデパック効率を向上させ
ることができる。

表３ −ス動作制御のみを示したが、サブルーチン部やその他
特定の領域指定を行なうことで同様のトレース動作制御
が期待できる。

〔発明の効果〕

以上説明のように本発明は、プログラムの実行過程を前
記トレースメモリに格納することを制御する制御回路と
、制御回路に制御情報を与えるメモリとを備えているの
で、プログラムの必要部分のみをトレースすることがで
き、ｌ・レース結果が大変判りやすく、プログラムのデ
パック効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すプログラムデバッグ装
置のブロック図、第２図はエミュレータ起動のフローチ
ャート、第３図は従来のプログラムデバッグ装置のブロ
ック図である。 １・・・トレースメモリ、１０・・・（・レース制御デ
ータメモリ、１１・・・トレースメモリ書き込み制御回
路。

Claims (1)

1. 【特許請求の範囲】 トレースメモリにプログラムを格納してプログラムのデ
   バッグを行なうプログラムデバッグ装置において、 前記プログラムの実行過程を前記トレースメモリに格納
   することを制御する制御回路と、 前記制御回路に制御情報を与えるメモリとを備えたこと
   を特徴とするプログラムデバッグ装置。