JPH03141436A - デバッグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本ζ明はデバッグ技術さらにはデバッグ装置における信
号のトレース方式に適用して特に有効な技術に関し、例
えばマイクロプロセッサの動作解析を行なうエミュレー
タあるいはロジックアナライザに利用して有効な技術に
関する。

［従来の技術］ マイクロプロセッサの応用機器の開発においてそのシス
テムのデバッグやシステム評価を行なうためエミュレー
タを使用することがある。エミュレータは対象マイクロ
プロセッサあるいはそれと同機能のマイ・グロプロセッ
サを有し、このマイクロプロセッサにてユーザ・プログ
ラムを実行、停止させながらユーザシステムを代行制御
することにより、ハードウェアおよびソフトウェアのデ
バッグを可能にするものである。

−船釣にエミュレータを用いてのデバッグは、ユーザプ
ログラムの停止させたい命令位置をブレークポイントと
して設定し、ユーザプログラム実行中にそのポイントの
通過を検出したらプログラム実効を中断する。このとき
、ブレーク直前までのマイクロプロセッサあるいはユー
ザシステムの状態を、トレースメモリとよばれる記憶装
置内にリアルタイムに取り込んでおき、ブレーク後にト
レースメモリの内容を解析することによりシステムおよ
びプログラムのデバッグ、評価を行うことができる６ 従来のエミュレータにおけるトレースおよびその解析は
、ユーザプログラム実行開始からブレークまでの実行単
位で行っていた（＠日立製作所、１９８５年１２月発行
ｒ６８０００ＡｓＥ−１１、ユーザーズ・マニュアル」
第４６頁〜第４８頁参照）。

［発明が解決しようとする課題］ エミュレータの機能向上に伴いトレース機能も種々なも
のが用意されてきており、ユーザプログラム実行中にお
ける特定期間あるいは特定状態の情報のみのトレース等
も行えるようになっている。

また、ブレーク条件等が複雑になるに伴いブレークして
もすぐユーザプログラムの再実行を行い、次のブレーク
ポイントまで実行したいような場合が生じている。

上記のような場合のトレース動作は中断−再開−停止の
順になるが、従来のトレース方式ではトレース内容の解
析において中断場所が分からないため、トレース結果を
逆アセンブルしてＣＲＴ装置に二一モニックコードで表
示させたりあるいは高級言語ソースレベルで表示させる
ような場合にその表示内容を誤ることがある。

その対策としては、トレース動作が停止した時点でユー
ザプログラムの実行も停止し、その時点でトレース内容
の解析を行っておく方法が考えられるが、この方法では
エミュレーション実行のリアルタイム性が著しく損なわ
れることになるという問題点があった。

本発明目的は、エミュレーション実行中のりアルタイム
性を損なわないようにするとともに、トレース内容に連
続性がなくてもトレース結果の正しい逆アセンブル表示
を可能にすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、エミュレータにトレース開始もしくは中断を
示す情報の生成回路を設けるとともに、トレース再開時
にトレース開始もしくは中断情報をトレース情報ととと
もにトレースメモリに記憶させるようにするものである
。

［作用］ 上記した手段によれば、ブレーク後直ちにユーザプログ
ラムが再実行された場合にも、トレースメモリの情報か
らトレースの中断箇所を容易に知ることができるため、
逆アセンブル表示あるいは高級言語ソースレベルの表示
が実現可能となる。

［実施例］ 第１図はエミュレータに本発明を適用した場合の一実施
例を示す。

同図においてＭＰＵはエミュレーション対象となるユー
ザシステム上のマイクロプロセッサと同一機能を有し、
ユーザシステムを代行制御するとともに、エミュレータ
全体を制御したりトレースデータを編集して表示させる
機能を有するマイクロプロセッサである。

マイクロプロセッサＭＰＵのアクセスバスＢＵＳには、
ブレーク制御回路ＢＲＫや、エミュレーション制御回路
ＣＮＴ１　トレース中断情報生成回路ＴＤＧ、　　トレ
ースメモリＴＭ等が接続されている。

また、アクセスバスＢＵＳには、ユーザインタフェース
ＵＩＦを介してユーザシステムＵＳＥが、またシステム
インタフェースＳＩＦを介してキーボードＫＢＤやＣＲ
Ｔ表示装置ＣＲＴ、メモリＭＥＭ等が接続されたシステ
ムバスＳＢＳが接続可能にされている。インタフェース
ＵＩＦおよびＳＩＦは、上記エミュレーション制御回路
ＣＮＴによって制御される。

すなわち、ユーザプログラム実行時にはユーザインタフ
ェースＵＩＦが有効となりユーザシステムバスをアクセ
スバスＢＵＳに接続し、ユーザシステム上のメモリに接
続されているプログラムを実行する。一方、エミュレー
ション停止中にはユーザインタフェースＵＩＦが無効、
システムインタフェースＳＩＦが有効となり、システム
バスＢＵＳ上のメモリＭＥＭ内のシステムコントロール
用プログラムを実行する。

上記ブレーク制御回路ＢＲＫは、ブレークポインタを有
し、バスを監視してブレーク条件成立時にユーザプログ
ラムの実行中を停止させるブレーク信号ＢＫを発生する
。

エミュレーション制御回路ＣＮＴは、上記インタフェー
スＵＩＦとＳＬＦの有効／無効信号を発生して制御空間
の切換えを行なったり、トレースの開始および停止（中
断を含む）の条件を設定し、トレースメモリに対する書
込指示信号やアドレス信号を発生しバスサイクル単位の
書込みタイミングでコントロールしたりする。

トレースメモリＴＭにはアクセスバス上の情報の他に、
ユーザインタフェースＵＩＦを介してユーザシステムの
情報およびトレース中断情報生成回路ＴＤＧからのＴＳ
ＴＯＰ信号が入力されている。通常はエミュレーション
が実行されると上記情報がバスサイクル単位にてトレー
スメモリＴＭに取り込まれるようにされる。

トレース中断情報生成回路ＴＤＧは、バスサイクルに対
するトレース動作において中断があったことを示す情報
ＴＳＴＯＰ信号を生成するものであり、アクセスバス上
の信号を監視してトレースの再開を検出して１サイクル
の間だけＴＳＴＯＰ信号をハイレベルに変化させる。こ
れによってトレースメモリＴＭにはトレース動作中断後
最初の１サイクルにのみＴＳＴＯＰ情報に「ｌ」が書き
込まれる。

次に、上記エミュレータの動作について説明する。

第２図にトレース期間を指定してのエミュレーションに
おける動作とトレースメモリの内容を示す。トレース期
間の指定方法はいろいろ考えられるが、本実施例では、
トレースメモリＴＭへの入力情報の状態が指定条件■に
なったらトレースを開始し、指定条件■となったらトレ
ース動作を停止するトレースモードとする。このトレー
スモードではエミュレーション実行中にトレースの動作
、中断が繰り返され、ＴＳＴＯＰ情報は通常“０”であ
るがトレース中断−再開時の最初のサイクルに“ｌ”と
なる。このＴＳＴＯＰ情報を調べ、ＴＳＴＯＰ＝“１ｎ
となっているところを区切りとしてトレース内容を解析
することにより正しいトレース結果の表示が可能となる
。つまり、第２図において（Ａ）と（Ｂ）の情報を連続
したものと勘違いして解析、表示する過ちをおかすこと
はない。

第３図にはエミュレーション実行と、ブレークを繰り返
した場合の動作とトレースメモリの内容を示す。この場
合も先と同様にエミュレーション再開時の最初のサイク
ルでトレースメモリＴＭにＴＳＴＯＰ情報゛１情報数１
込まれるので、トレース内容を解析することによりエミ
ュレーション実行の切目を知ることができる。

なお、上記実施例のエミュレータでは、トレースをバス
サイクルタイミングで行なっているが、トレースタイミ
ングはマイクロプロセッサのバスサイクルに限定されず
、例えば、クロックによりバスサイクルよりも短い周期
で情報を取得するようにしてもよい。また、トレース機
能も本実施例に限定されず、指定された区間だけトレー
スを中断するようにしてもよい。さらに、トレース動作
中断を示す情報の生成方法も本方式に限定されるもので
はなく、例えば、エミュレータ制御回路ＣＮＴからトレ
ースメモリＴＭに供給される書込み指示信号の変化を検
出してワンショットのパルスを発生するような回路であ
ってもよい。

以上説明したように上記実施例は、エミュレータにトレ
ース開始もしくは中断を示す情報の生成回路を設けると
ともに、トレース再開時にトレース開始もしくは中断情
報をトレース情報ととともにトレースメモリに記憶させ
ておくようにしたので、ブレーク後直ちにユーザプログ
ラムが再実行された場合にも、トレースメモリの情報か
らトレースの中断箇所を容易に知ることができるため、
逆アセンブル表示あるいは高級言語ソースレベルの表示
が実現可能となるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では１
つのマイクロプロセッサにより制御空間を切り替えるこ
とで、ユーザプログラムを実行するエミュレーション制
御とトレースデータの読み出し解析を行なうシステム制
御の両方を行なうｌＣＰＵ方式のエミュレータに本発明
を適用したが、ユーザプログラムを実行するターゲット
マイクロコンピュータとシステム全体を制御するマスク
マイクロコンピュータからなる２ＣＰＵ方式のエミュレ
ータについても同様に本発明を適用することができる。

また、トレースは数サイクル以上続けて行なうことが多
いので、トレース開始もしくは中断を示す情報はトレー
ス再開後１サイクルのみでなく、数サイクルに亘って記
憶するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるエミュレータに適用
したものについて説明したが、この発明はそれに限定さ
れるものでなく、ロジックアナライザのようなデバッグ
ツールやシミュレータその他エミュレーション機能を有
するデータ処理システムに利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、エミュレータのようなデバッグ装置において
、データを任意のタイミングで取得し、結果を表示する
場合に、取得データ内容に連続性がなくても正しい解析
および表示を行なうことができる。

【図面の簡単な説明】

第１図はエミュレータに本発明を適用した場合の一実施
例を示すブロック図、 第２図は本実施例におけるトレース期間指定時のトレー
ス動作とトレースメモリの内容を示す図、第３図は本実
施例におけるエミュレーション実行と、ブレークを繰り
返した場合の動作とトレースメモリの内容を示す図であ
る。 ＭＰＵ・・・・マイクロプロセッサ、ＴＭ・・・・トレ
ースメモリ、ＴＤＧ・・・・トレース中断情報生成回路
。 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、デバッグ対象となるシステムのマイクロプロセッサ
   と同一タイプのマイクロプロセッサを備え、そのシステ
   ムのエミュレーションを行なうとともに、エミュレーシ
   ョン中のバスの状態もしくはマイクロプロセッサの入出
   力状態を逐次取得するトレースメモリを有するデバッグ
   装置において、トレース開始もしくは中断を示す情報の
   生成回路を設けるとともに、トレース再開時にトレース
   開始もしくは中断情報をトレース情報ととともに上記ト
   レースメモリに記憶させるようにしたことを特徴とする
   デバッグ装置。 ２、上記トレースメモリにはマイクロプロセッサのバス
   サイクルタイミングで取得データが格納されるようにし
   たことを特徴とする請求項１記載のデバッグ装置。 ３、上記トレース開始もしくは中断情報は、トレース再
   開後、１サイクルのみ記憶するようにしたことを特徴と
   する請求項１もしくは２記載のデバッグ装置。