JPH0444973B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセツサの動作を解析する
ための方法および装置に関する。さらに具体的に
は、マイクロプロセツサのデバツグを行うための
エミユレータに関する。とくに、プリフエツチ動
作をするマイクロプロセツサのハードウエアおよ
びソフトウエアのデバツグのために使用されるエ
ミユレータに関するものである。

［従来の技術］ マイクロプロセツサを含む装置におけるマイク
ロプロセツサのハードウエアおよびソフトウエア
のデバツグをするためにエミユレータが用いられ
ている。

このエミユレータは、デバツグされる被測定マ
イクロプロセツサが接続されたアドレス・バス，
データ・バスおよびコントロール・バス（以下、
バスという。）の信号をエミユレータ本体部にあ
る記憶装置に記憶し、その記憶した内容を表示し
て動作解析を行なつている。

このバスには、被測定マイクロプロセツサがデ
ータやプログラムを被測定マイクロプロセツサに
付属するメモリから読出したり書込んだりする信
号が伝送されており、その信号の伝送される順序
にしたがつて順次その信号をエミユレータにとり
込み、動作解析を行なつている。

しかし、被測定マイクロプロセツサが、プリフ
エツチ動作をする場合には、被測定マイクロプロ
セツサが命令の読出しと、その命令を実行したこ
とによつて生ずるメモリの読出しあるいは書込み
のサイクルとの間に、その次の命令の読出しサイ
クルが入る。

さらに命令の読出す番地が連続でないものの場
合には、プリフエツチ動作のために実行する必要
のない命令の読出しも行つてしまうから、これも
バス上にあらわれ、エミユレータの本体部に送ら
れていた。

ここで、プリフエツチ動作とは、マイクロプロ
セツサが、命令を読出しそのつぎにその命令を実
行したことによつて生ずるメモリの読出しあるい
は書込む動作をするというように、シリーズに動
作をするのではなく、この命令の実行をしている
間に、つぎの命令を読出す動作を並行して行うこ
とをいう。

したがつて、プリフエツチ動作により、処理ス
ピードが上がる。とくに、16ビツトのマイクロプ
ロセツサでは、プリフエツチ動作をすることがで
きるものが多い。

［発明が解決しようとする問題点］ このようなプリフエツチ動作をするマイクロプ
ロセツサを接続されたバスには、命令の読出しと
その命令の実行により生じたメモリの読出しある
いは書込みの間に、次の命令の読出しが入るため
に、バスに伝送されるままの順序でバスの状態を
表示する従来のエミユレータにおいては、命令の
読出しと、その命令の実行により生じたメモリの
読出しあるいは書込みの相互関係が把握しにくい
ものとなつていた。

また、命令の読出す番地が連続でないものの場
合には、プリフエツチ動作のために実行する必要
のない命令の読出しも行つてしまい、これもバス
上にあらわれエミユレータの本体部に送られるか
ら、エミユレータの本体部では必要のないデータ
も含めて収集し、表示するために、さらに動作解
析を困難にしていた。

［問題点を解決するための手段］ 本発明はこのような問題点を解決するためにな
されたもので、被測定マイクロプロセツサがプリ
フエツチ動作をする場合でも、命令の読出しとそ
の実行により生じたメモリの読出しあるいは書込
みの間に入つた、次の命令の読出しは、順序を入
れ替えることによつて、命令の読出しとその実行
により生じたメモリの読出しあるいは書込みの次
にもつてくるようにした。

また、命令の読出す番地が連続でないものの場
合には、実行する必要のない命令の読出しがエミ
ユレータの本体部に送られることのないようにし
た。

［作用］ これによつて、エミユレータの本体部には、命
令の順序にしたがつて情報が送られ、実行する必
要のない命令は送られないから、エミユレータの
本体部には、必要な情報のみが命令の順序通りに
表示されることとなり、迅速で正確な動作解析が
可能となつた。

［実施例］ 第１図は本発明の一実施例を示す構成図であ
り、これによつて説明する。

第１図において、５は被測定システムに含まれ
る測定対象である被測定マイクロプロセツサ、６
は被測定マイクロプロセツサ５のアクセスによつ
て実行すべき命令や実行した結果生ずるデータを
読出したり書込んだりするためのメモリである。
１１は被測定マイクロプロセツサ５が接続された
アドレス・バス，データ・バスおよびコントロー
ル・バス（以下、バスという。）のアクセス信号
およびデータ信号（以下、バスの内容という。）
を取り出すための入力回路、１２は被測定マイク
ロプロセツサ５がメモリ６の読出しを行うとき、
その読出しが、命令を読出しているのか（これ
を、プログラム・リフアレンスと呼ぶ。）、その命
令を実行した結果生じたデータのメモリ６からの
読出しまたはメモリ６への書込み（これを、デー
タ・リフアレンスと呼ぶ）なのかを区別して、プ
ログラム・リフアレンス信号Ｐ、またはデータ・
リフアレンス信号Ｄを出力するためのプログラ
ム・リフアレンス分離回路、１３はマイクロプロ
セツサ５が実行する命令、たとえば３ワードから
なる命令のうち第１ワード目（オペコード）を検
出し、検出の有無を出力するオペコード検出回
路、１４はマイクロプロセツサ５がメモリ６から
命令を読出すとき（プログラム・リフアレンス）、
プログラム・リフアレンス信号Ｐを受けると同時
にその命令の入つた番地が前に読出した命令の入
つていた番地と連続するものであるか否かを検出
する連続検出回路、１５はプログラム・リフアレ
ンス分離回路１２からのプログラム・リフアレン
ス信号Ｐにより、入力回路１１から出力されるバ
スの内容のうち、オペコードとオペランド（命令
の第２ワード目以降）を記憶するための１次記憶
回路、１６はプログラム・リフアレンス分離回路
１２からのデータ・リフアレンス信号Ｄにより、
入力回路１１から出力されるバスの内容を１次記
憶回路１５を通さずバイパスするためのバイパス
回路、１７は１次記憶回路１５またはバイパス回
路１６の出力のうち実行されない命令以外のもの
を記憶するための２次記憶回路、１８はプログラ
ム・リフアレンス信号Ｐとオペコード検出回路１
３の出力と連続検出回路１４の出力を受けて、２
次記憶回路１７に１次記憶回路１５の出力および
バイパス回路１６の出力ののち、実行されない命
令以外のものを記憶せしめるための制御信号を送
るための２次記憶制御回路であり、１９は１１〜
１８を含む本発明に係わる動作解析装置を特徴づ
けるエミユレータ・ユニツト部である。２０は被
測定マイクロプロセツサ５の動作状態をトレース
するために、エミユレータ・ユニツト部１９の２
次記憶回路１７から送られてくるバスの内容を表
示することによつて監視し、メモリ６に代えて内
蔵するメモリで読出しまたは書込みを行い、メモ
リ６の内容のバグを修正するための表示部を有す
るエミユレータ本体部（参考資料：たとえば岩通
技報、パーソナル エミユレータSL−4802、発
行所岩崎通信機株式会社、発行昭和59年６月30
日、Vol，23、No.１、11〜19頁）であり、エミユ
レータ・ユニツト部１９とともに一体となつて動
作解析装置を構成している。

ここで、メモリ６の内部構成の一例は第５図に
示されるようになつている。各命令が、たとえ
ば、３ワードからなつているときには１ワード目
がオペコード、２および３ワード目がオペランド
となつている。多くの種類の命令（…Ｍ−１，
Ｍ，Ｍ＋１…）の各オペコードや各オペランドは
図示された順序でメモリ６の各番地に格納されて
いる。

第２図は被測定マイクロプロセツサ５がプリフ
エツチ動作をし命令が連続している場合の一例で
あり、読出し命令がメモリ６から読出されそれが
実行されるとき、マイクロプロセツサ５に接続さ
れたバスの内容がどのようにしてエミユレータ・
ユニツト部１９からエミユレータ本体部２０に送
られるかを示している。

第２図ａにおいて、１次記憶回路１５の入力
は、被測定マイクロプロセツサ５の接続されたバ
スの内容がそのまま入力回路１１を介して送られ
てくるため、期間T₁において命令１の第１ワー
ド目（オペコード）である“命令１のオペコー
ド”と、期間T₃に示した命令１の第２ワード目
（オペランド）である。“命令１のオペランド”と
の間に、プリフエツチ動作によつて、命令１より
以前に読出された命令を実行したために発生した
メモリ６から読出したデータ、またはメモリ６へ
の書込みデータである“前の命令によるメモリ・
リード”が期間T₂において挿入されている。さ
らに、期間T₅において、命令１を実行したため
に生ずる“命令１によるメモリ・リード”が被測
定マイクロプロセツサ５の接続されたバスにあら
われる以前に、期間T₄において、命令１の次に
実行されるべき命令２のオペコードの読出し状態
“命令２のオペコード”があらわれる。期間T₆に
おいて、“命令２のオペランド”があらわれる。

この第２図ａに示した１次記憶回路１５の入力
が、もしも、そのままの順序でエミユレータ本体
部２０に送られ表示されるならば、それらは、プ
リフエツチ動作のために、命令の順序通りになつ
ていないために、動作解析が困難である。

ここで、第２図ａに示した順序を入れ替えて命
令の順序通りに並べ替えて、被測定マイクロプロ
セツサ５の接続されたバスの内容がエミユレータ
本体部２０に送られる様子を第２図ｂ〜ｈにより
説明する。

期間T₁において、被測定マイクロプロセツサ
５の接続されたバスは、“命令１のオペコード”
を読出す状態になつており、この命令１のオペコ
ードは、入力回路１１を通して１次記憶回路１
５、バイパス回路１６、プログラム・リフアレン
ス分離回路１２、オペコード検出回路１３および
連続検出回路１４に送られている。

プログラム・リフアレンス分離回路１２はオペ
コードまたはオペランドを検出してプログラム・
リフアレンス信号Ｐ（第２図ｂ）または命令によ
るメモリ・リードを検出してデータ・リフアレン
ス信号Ｄ（第２図ｂ）を出力するが期間T₁は命令
１のオペコードを読出す状態であるからプログラ
ム・リフアレンス状態にあり、プログラム・リフ
アレンス信号“Ｐ”を出力する。これによつて命
令１のオペコードは、すでに書込まれて１次記憶
回路の内容となつている“前の命令のオペラン
ド”に替えて、１次記憶回路１５に書込まれる。

オペコード検出回路１３はオペコードを検出す
ると、その出力が“Ｈ”（レベル）となり、オペ
コードを検出しないときはその出力が“Ｌ”（レ
ベル）となる（第２図ｄ）。期間T₁においてはオ
ペコード検出回路１３の出力は“Ｈ”となる。

連続検出回路１４は命令の入つた番地の連続性
を調べる回路で、プログラム・リフアレンス信号
Ｐの存在下において命令の入つていたメモリ６に
おける番地（第５図参照）が連続であるときは
“連続”の信号を出力し、不連続のときは“不連
続”の信号を出力し、データリフアレンス（命令
を実行した結果生じたデータのメモリ６からの読
出しまたはメモリ６への書込み）のときには出力
しない。したがつて期間T₁においては期間T₁の
前の期間には命令１の前の命令のオペランド（図
示されてはいない）があるから、命令１のオペコ
ードとは連続しており（第５図参照）、連続検出
回路１４の出力は“連続”となる。

プログラム・リフアレンス信号“Ｐ”が出力さ
れているときにはバイパス回路１６は動作せず、
プログラム・リフアレンス分離回路１２からデー
タ・リフアレンス信号“Ｄ”が印加されている
と、バイパス回路１６は入力回路１１からの入力
を２次記憶回路へバイパスする。期間T₁におい
てはプログラム・リフアレンス信号“Ｐ”が存在
するから、バイパス回路１６の出力はない（第２
図ｆ）。

２次記憶回路１７の入力には、期間T₁におい
ては、１次記憶回路１５の内容である命令１の
“前の命令のオペランド”が入力されている（第
２図ｇ）。

２次記憶回路１７の出力には、期間T₁におい
ては、命令１の“前の命令のオペコード”が存在
する（第２図ｈ）。

同様にして、期間T₂においては、プログラ
ム・リフアレンス分離回路１２からはデータ・リ
フアレンス信号“Ｄ”が出力され、１次記憶回路
１５の内容は“命令１のオペコード”であり１次
記憶回路１５への書込みはなされず、オペコード
検出回路１３の出力は“Ｌ”であり、プログラ
ム・リフアレンスではないために連続検出回路１
４の出力はなく、バイパス回路１６は“前の命令
によるメモリ・リード”を出力し、それが２次記
憶回路１７に入力され、２次記憶回路１７からは
“前の命令のオペランド”が出力される。

期間T₃においても、同様にして、プログラ
ム・リフアレンス分離回路１２からはプログラ
ム・リフアレンス信号“Ｐ”が出力され、１次記
憶回路１５には、期間T₂において“Ｄ”が検出
されたために新たな書込みはなされず、期間T₂
と同じ状態である“命令１のオペコード”が記憶
されており、オペコード検出回路１３の出力は
“Ｌ”であり、連続検出回路１４の出力は“連続”
であり、バイパス回路１６は動作せず、２次記憶
回路１７の入力には１次記憶回路１５の内容であ
る“命令１のオペコード”が印加され、２次記憶
回路１７からは“前の命令によるメモリ・リー
ド”が出力される。

期間T₄においては、プログラム・リフアレン
ス分離回路１２からはプログラム・リフアレンス
信号“Ｐ”が出力され、１次記憶回路１５の内容
は“命令１のオペランド”であり、オペコード検
出回路１３の出力は“Ｈ”であり、連続検出回路
１４の出力は“連続”であり、バイパス回路１６
は動作せず、２次記憶回路１７の入力には１次記
憶回路１５の内容である“命令１のオペランド”
が印加され、２次記憶回路１７からは“命令１の
オペコード”が出力される。

期間T₅においては、プログラム・リフアレン
ス分離回路１２からはデータ・リフアレンス信号
“Ｄ”が出力され、１次記憶回路１５の内容は
“命令２のオペコード”が記憶されており、オペ
コード検出回路１３の出力は“Ｌ”であり、プロ
グラム・リフアレンスではないために、連続検出
回路１４の出力はなく、バイパス回路１６は動作
して“命令１によるメモリ・リード”を出力し、
２次記憶回路１７の入力にはこの“命令１による
メモリ・リード”が印加され、２次記憶回路１７
からは“命令１のオペランド”が出力される。

期間T₆においては、プログラム・リフアレン
ス分離回路１２からはプログラム・リフアレンス
信号“Ｐ”が出力され、１次記憶回路１５には、
期間T₅がデータ・リフアレンスであつたために、
書込みがなされておらず、期間T₅と同じ状態で
ある“命令２のオペコード”が記憶されており、
オペコード検出回路１３の出力は“Ｌ”であり、
連続検出回路１４の出力は“連続”であり、バイ
パス回路１６は動作しないからその出力はなく、
２次記憶回路１７の入力には１次記憶回路１５の
内容である“命令２のオペコード”が印加され、
２次記憶回路１７からは“命令１によるメモリ・
リード”が出力される。以上の動作から明らかな
ように、第２図ａとｈを比較するならば、プリフ
エツチ動作によつてａの期間T₁において“命令
１のオペコード”が“前の命令によるメモリ・リ
ード”の前に入つていたものが、第２図ｈの期間
T₄において“前の命令によるメモリ・リード”
と順序を入れ替えて２次記憶回路１７の出力とさ
れてエミユレータ本体部２０に命令の順序に従つ
た信号が送られている。同様にして、第２図ａの
期間T₄において“命令１によるメモリ・リード”
の前に現われた“命令２のオペコード”はｇの期
間T₆において、２時記憶回路１７の入力とされ、
ｈの図示されてはいない期間T₇において２次記
憶回路１７の出力とされ、命令の順序通りに信号
がエミユレータ本体２０に送られる。エミユレー
タ本体部２０における表示は、命令の読出しから
実行まで連続したものであるから動作解析が容易
となる。

つぎに、第３図ａは１ワードのジヤンプ系の命
令のうちBRA（Branch Alwaysの略、マイクロ
プロセツサのジヤンプ系動作の内の１つ。参考文
献：モートローラM68000 16／32−BIT
MICROPROCE SSOR，Programmers
Reference Manual77頁第４版、1984年モートロ
ーラ社発行）が実行される場合の被測定マイクロ
プロセツサ５の接続されたバスの内容の１例を示
しており、ジヤンプされた実行不要の命令を除い
てエミユレータ本体部２０に送られる様子を第３
図ｂ〜ｈに示すものである。

第３図において、ジヤンプ命令とは、指定した
メモリ６の番地へ飛べという命令であり、ジヤン
プ先命令とはジヤンプ命令で指定したメモリ６の
番地に格納された命令をいう。

第３図ａに示すように、被測定マイクロプロセ
ツサ５の接続されたバスの内容が入力回路１１を
介して１次記憶回路１５に入力されており、期間
T₁においては“ジヤンプ命令１のオペコード”
が、期間T₂においては“前の命令によるメモ
リ・リード”がある。期間T₃には、実際には
“実行されない命令２のオペコード”すなわち、
ジヤンプして飛び越された実行不要の命令がメモ
リ６においてジヤンプ命令１の直後に書かれてい
るために、プリフエツチ動作によつて１次記憶回
路１５の入力に印加されている。期間T₄におい
ては、“ジヤンプ先命令３のオペコード”が印加
され、期間T₅においては、そのジヤンプ先命令
３のオペランドである“命令３のオペランド”が
印加され、期間T₆においては“命令４のオペコ
ード”が印加されている。

期間T₁において、プログラム・リフアレンス
分離回路１２は“ジヤンプ命令１のオペコードが
印加されているから、第２図の場合と同様に、第
３図ｂに示すようにプログラム・リフアレンス信
号“Ｐ”を出力する。これによつて“ジヤンプ命
令１のオペコード”はすでに書込んである“前の
命令のオペランド”に替えてｃに示すように１次
記憶回路１５に書込まれる。オペコード検出回路
１３は期間T₁において、オペコードを検出する
と、ｄに示すように“Ｈ”を出力する。ａの“ジ
ヤンプ命令１のオペコード”は期間T₁の前の期
間の図示されてはいない“前の命令のオペラン
ド”（ｃの期間T₁を参照）とメモリ６においては
格納された番地が連続であるため、連続検出回路
１４はｅに示すように“連続”の信号を出力す
る。プログラム・リフアレンス信号“Ｐ”が出力
されているときは、バイパス回路１６はｆに示す
ように動作せず、出力しない。２次記憶回路１７
の入力には、ｇに示すように１時記憶回路１５の
内容である“前の命令のオペランド”が印加され
て、ｈに示すように記憶され出力される。

期間T₂においては、プログラム・リフアレン
ス分離回路１２からはデータ・リフアレンス信号
“Ｄ”が出力され、１次記憶回路１５の内容は
“ジヤンプ命令１のオペコード”になつており、
オペコード検出回路１３の出力は“Ｌ”であり、
“Ｄ”が検出されているために、連続検出回路１
４の出力はなく、バイパス回路１６は“前の命令
によるメモリ・リード”を出力し、それが２次記
憶回路１７に入力され、２次記憶回路１７からは
“前の命令のオペランド”が出力される。

期間T₃においては、プログラム・リフアレン
ス分離回路１２からはプログラム・リフアレンス
信号“Ｐ”が出力され、１次記憶回路１５の内容
は、期間T₂において“Ｄ”が検出されたために、
期間T₂と同じ状態である“ジヤンプ命令１のオ
ペコード”のままであり、オペコード検出回路１
３の出力は“Ｈ”であり、ジヤンプ命令１と実行
されない命令２とはメモリ６において連続した番
地に記憶されているから、連続検出回路１４の出
力は“連続”であり、“Ｐ”が検出されているた
めにバイパス回路１６は動作せず、２次記憶回路
１７の入力には１次記憶回路１５の内容である
“ジヤンプ命令１のオペコード”が印加され、２
次記憶回路１７からは“前の命令によるメモリ・
リード”が出力される。

期間T₄においては、プログラム・リフアレン
ス分離回路１２からは、プログラム・リフアレン
ス信号“Ｐ”が出力され、１次記憶回路１５に
は、実行されない命令２のオペコードが記憶され
ており、オペコード検出回路１３の出力は“Ｈ”
である。ジヤンプ先命令３は、メモリ６に記憶さ
れている番地が実行されない命令２の番地とは連
続したものとなつていないために、連続検出回路
１４は“不連続”を出力する。バイパス回路１６
は“Ｐ”となつているために、動作しない。２次
記憶回路１７の入力には１次記憶回路１５の内容
である“実行されない命令２のオペコード”が印
加されており、２次記憶回路１７からは“ジヤン
プ命令１のオペコード”が出力される。“不連続”
が印加された２次記憶制御回路１８は、前の命令
（期間T₃に印加された命令、すなわち、“実行さ
れない命令２のオペコード”）を調べ、それがオ
ペコードであつた場合は、２次記憶回路１７への
書込信号を出力せず、２次記憶回路１７は印加さ
れている“実行されない命令２のオペコード”を
記憶することはできない。“不連続”であつても、
かりに前の命令（期間T₃に印加された命令）が
オペコードでない場合、あるいは連続な場合には
２次記憶制御回路は動作して、２次記憶回路にそ
の入力を記憶せしめる。

期間T₅においては、プログラム・リフアレン
ス分離回路１２からはプログラム・リフアレンス
信号“Ｐ”が出力され、１次記憶回路１５には
“ジヤンプ先命令３のオペコード”が記憶されて
おり、オペコード検出回路１３の出力は“Ｌ”で
ある。“命令３のオペランド”は“ジヤンプ先命
令３のオペコード”とメモリ６における番地が連
続であるから（第５図参照）連続検出回路１４は
“連続”を出力し、“Ｐ”が出力されているために
バイパス回路１６は動作せず、２時記憶回路１７
の入力には１次記憶回路１５の内容である“ジヤ
ンプ先命令３のオペコード”が印加されている。
ここで期間T₄が“不連続”で、前の命令（期間
T₃）がオペコードであつたために、２次記憶制
御回路１８が動作せず、２次記憶回路１７の記憶
内容は書き替えられていないから、２次記憶回路
１７は、“ジヤンプ命令１のオペコード”を期間
T₄の場合に引き続き出力することになる。この
動作によつて“実行されない命令２のオペコー
ド”は２次記憶回路１７の出力とはならない。

期間T₆においては、プログラム・リフアレン
ス分離回路１２からはプログラム・リフアレンス
信号“Ｐ”が出力され、１次記憶回路１５には
“命令３のオペランド”が記憶されており、オペ
コード検出回路１３の出力は“Ｈ”であり、命令
４は命令３と連続しているから連続検出回路１４
の出力は“連続”であり、バイパス回路１６の出
力はなく、２次記憶回路１７の入力には、１次記
憶回路１５の内容が印加されており、２次記憶回
路１７は“ジヤンプ先命令３のオペコード”を出
力する。

このようにして、被測定マイクロプロセツサ５
の接続されたバスにプリフエツチ動作における
BRA動作によつて生じた“実行されない命令２
のオペコード”は２次記憶回路１７の出力とはな
らずエミユレータ本体部２０には送られないか
ら、動作解析が容易となる。

以上、第２図および第３図に示した動作を第４
図のフローチヤートにより、説明する。

１次記憶回路１５の入力である被測定マイクロ
プロセツサの接続されたバスの信号は、命令のオ
ペコードまたはオペランドであるプログラム・リ
フアレンスか否かをプログラム・リフアレンス分
離回路１２が判断する（STEP51）。

プログラム・リフアレンスであると判断される
と（STEP51Y）、プログラム・リフアレンス信
号Ｐがプログラム・リフアレンス分離回路１２か
ら出力され、１次記憶回路１５はONされて書込
みされ、その書込まれた内容は出力される
（STEP52）。

プログラム・リフアレンスでない場合には
（STEP51N）、データ・リフアレンス信号Ｄがプ
ログラム・リフアレンス分離回路１２から出力さ
れ、それによつてバイパス回路１６はONとな
り、１次記憶回路１５はOFFとなる（STEP53）。

つぎに、プログラム・リフアレンスが連続か否
かを連続検出回路１４が判断し（STEP54）、連
続なら（STEP54Y）、２次記憶回路１７に書込
む（STEP57）。不連続ならば（STEP54N）、前
の期間の命令がオペコードか否かを判断し
（STEP55）、オペコードなら（STEP55Y）２次
記憶回路１７へ書込まない（STEP56）。オペコ
ードでないならば（STEP55N）、２次記憶回路
１７へ書込まれる（STEP57）。

２次記憶回路１７に書込まれた信号は命令の順
序通りにエミユレータ本体部２０へ送出される
（STEP58）。

［発明の効果］ 以上の説明から明らかなようにプリフエツチ動
作によつてバス上の信号の順序が命令の順序通り
でなくても、また、実行不要な命令が含まれてい
ても、不要な命令を排除して、命令通りの順序に
入れ替えてエミユレータ・ユニツト部からエミユ
レータ本体部に信号を送り表示するもので、不要
な命令によつて誤つた処理作業が開始されてしま
うこともなくなり動作解析が容易となり、マイク
ロプロセツサのハードウエアおよびソフトウエア
の迅速なデバツグが可能となるので、本発明の効
果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の装置の構成を示すブロツク
図、第２図および第３図は第１図に示した本装置
の動作説明図、第４図は本装置における信号の処
理される手順を示すフローチヤート、第５図はメ
モリ６の内部構成を示す図である。 ５……被測定マイクロプロセツサ、６……メモ
リ、１１……入力回路、１２……プログラム・リ
フアレンス分離回路、１３……オペコード検出回
路、１４……連続検出回路、１５……１次記憶回
路、１６……バイパス回路、１７……２次記憶回
路、１８……２次記憶制御回路、１９……エミユ
レータ・ユニツト部、２０……エミユレータ本体
部。

Claims (1)

1. 【特許請求の範囲】 １ 被測定マイクロプロセツサの接続されたバス
   から、前記被測定マイクロプロセツサのアクセス
   対象となるメモリをアクセスするアクセス信号お
   よびデータ信号であるバス信号のうち、命令を書
   込んであるオペコードとオペランドのいずれかを
   検出するためのプログラム・リフアレンスにより
   前記オペコードとオペランドのいずれかを検出し
   たときには、検出された前記オペコードとオペラ
   ンドのうちのいずれかを１次記憶回路に記憶し、
   この１次記憶回路の記憶内容を２次記憶回路に印
   加し、前記オペコードとオペランドのいずれをも
   検出しないときは、前記バス信号を前記１次記憶
   回路には記憶せしめず直接前記２次記憶回路に伝
   送して印加し、前記命令を書込んである前記メモ
   リにおける番地が、前記命令の前の命令を書込ん
   である前記メモリにおける番地に、不連続であつ
   て前記命令の前の命令のオペコードを検出した場
   合以外の場合には前記２次記憶回路に印加されて
   いる１次記憶回路の記憶内容および前記直接に伝
   送して印加される前記バス信号を前記２次記憶回
   路に記憶せしめて、前記２次記憶回路に記憶した
   内容を記憶した順序に送出することを特徴とする
   マイクロプロセツサの動作解析方法。 ２ 被測定マイクロプロセツサの接続されたバス
   から、前記被測定マイクロプロセツサのアクセス
   対象となるメモリをアクセスするための命令を書
   込まれたオペコードとオペランドとデータ信号を
   含むバス信号をとり出すための入力手段と、 前記オペコードとオペランドのいずれかを検出
   したときにプログラム・リフアレンス信号を出力
   し、検出しないときにデータ・リフアレンス信号
   を出力するためのプログラム・リフアレンス分離
   手段と、 前記プログラム・リフアレンス信号を受けたと
   きに前記入力手段の出力を記憶するための１次記
   憶手段と、 前記データ・リフアレンス信号を受けたときに
   前記入力手段の出力をバイパスするためのバイパ
   ス手段と、 前記オペコードを検出するための検出手段と、 前記命令を書込んである前記メモリにおける番
   地が、前記命令の前の命令を書込んである前記メ
   モリにおける番地に連続しているか不連続である
   かを検出し連続信号および不連続信号を出力する
   ための連続検出手段と、 前記１次記憶手段の出力と前記バイパス手段の
   出力とを印加されて制御信号によつて制御されて
   記憶し、出力するための２次記憶手段と、 前記プログラム・リフアレンス信号と前記オペ
   コード検出手段からの信号と前記不連続信号を受
   けて、かつ前記命令の前の命令がオペコードであ
   つたとき以外の場合に前記２次記憶手段に記憶せ
   しめるための前記制御信号を送出するための２次
   記憶制御手段とを含むエミユレータ・ユニツト部
   と、 前記エミユレータ・ユニツト部に含まれた前記
   ２次記憶手段の出力を受けて表示するためのエミ
   ユレータ本体部とを具備することを特徴とするマ
   イクロプロセツサの動作解析装置。