JPS60262251A - マイクロプロセツサ開発支援装置 - Google Patents
マイクロプロセツサ開発支援装置Info
- Publication number
- JPS60262251A JPS60262251A JP59117734A JP11773484A JPS60262251A JP S60262251 A JPS60262251 A JP S60262251A JP 59117734 A JP59117734 A JP 59117734A JP 11773484 A JP11773484 A JP 11773484A JP S60262251 A JPS60262251 A JP S60262251A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- instruction
- register
- memory
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はプロセッサの動作を停止させずに実時間実行さ
せながらプロセッサの内部情報を記憶するリアルタイム
トレースによってプログラムのディバグを行うマイクロ
プロセッサ開発支援装置に関するものである。
せながらプロセッサの内部情報を記憶するリアルタイム
トレースによってプログラムのディバグを行うマイクロ
プロセッサ開発支援装置に関するものである。
（従来技術）
従来プログラムのディバグの方法は、あらかじめ実行を
停止するためのアドレスや条件を設定して（以下ブレー
クポイントという）、プログ２ムを実時間で実行させ、
そのブレークポイントに達するまでのプログラムの実行
の履歴を実時間でリアルタイムトレーサと呼ばれるメモ
リに記憶させる。そのブレークポイントの条件が満たさ
れるとプロセッサは実行を停止して、スーパバイザモー
ドになって種々のコマンドを受付けることが可能になり
、リアルタイムトレーサに記憶された実時間実行に関す
る情報をリアルタイムトレーサの読出コマンドによシ読
み出してディバグする方法がとられている。
停止するためのアドレスや条件を設定して（以下ブレー
クポイントという）、プログ２ムを実時間で実行させ、
そのブレークポイントに達するまでのプログラムの実行
の履歴を実時間でリアルタイムトレーサと呼ばれるメモ
リに記憶させる。そのブレークポイントの条件が満たさ
れるとプロセッサは実行を停止して、スーパバイザモー
ドになって種々のコマンドを受付けることが可能になり
、リアルタイムトレーサに記憶された実時間実行に関す
る情報をリアルタイムトレーサの読出コマンドによシ読
み出してディバグする方法がとられている。
また、プログラムの実行を実時間ではなくシングルステ
ップモードで１命令ずつ実行させてプロセッサのレジス
タ等内部状態を表示しながらディバグする方法がある。
ップモードで１命令ずつ実行させてプロセッサのレジス
タ等内部状態を表示しながらディバグする方法がある。
前者のディ□ｔ Ｎ’グ方法の場合、プロセッサの外部
に現われる状態はリアルタイムトレーサに記憶させるこ
とが出来るが、プロセッサのレジスタ等の状態をモニタ
ーする（見る）ことができないという欠点があった。
に現われる状態はリアルタイムトレーサに記憶させるこ
とが出来るが、プロセッサのレジスタ等の状態をモニタ
ーする（見る）ことができないという欠点があった。
まだ、後者のディｌフグ方法では、プログラムのステッ
プ毎にプロセッサのレジスタ、フラグ等の内部状態を見
ることが可能であるが、命令毎にプロセッサを停止させ
るために実行時間が実時間でなくなり、時間に関係ある
プログラムや実時間を要求される細部のディバグが行え
ないという欠点があった。
プ毎にプロセッサのレジスタ、フラグ等の内部状態を見
ることが可能であるが、命令毎にプロセッサを停止させ
るために実行時間が実時間でなくなり、時間に関係ある
プログラムや実時間を要求される細部のディバグが行え
ないという欠点があった。
（従来例）
第２図は従来のマイクロプロセッサ開発支援装置のブロ
ック図である。図中、エミュレータプロセッサ１はエミ
ュレーションメモリ２から命令コードを読み出して実行
する。あらかじめスーパバイザプロセッサ５により□ブ
レーク制御回路３に対してブレークポイントが設定され
ていれば、ブレーク条件が満足された時にエミュレータ
プロセッサ１は実行を停止する。このプロセッサ１が停
止するまでの実行の履歴は、リアルタイムトレーサ４に
記憶される。このリアルタイムトレーサ４の内容はスー
パバイザ・プロセッサ５により読み出すことができる。
ック図である。図中、エミュレータプロセッサ１はエミ
ュレーションメモリ２から命令コードを読み出して実行
する。あらかじめスーパバイザプロセッサ５により□ブ
レーク制御回路３に対してブレークポイントが設定され
ていれば、ブレーク条件が満足された時にエミュレータ
プロセッサ１は実行を停止する。このプロセッサ１が停
止するまでの実行の履歴は、リアルタイムトレーサ４に
記憶される。このリアルタイムトレーサ４の内容はスー
パバイザ・プロセッサ５により読み出すことができる。
また、シングルステップモードにおいては、スーパバイ
ザプロセッサ５によって制御され内部のレジスタ等の内
容を出力できる。
ザプロセッサ５によって制御され内部のレジスタ等の内
容を出力できる。
この従来の装置では、前述のように実時間でプロセッサ
内容の状態を見ることができないという欠点があった。
内容の状態を見ることができないという欠点があった。
（発明の目的）
本発明の目的は、このような欠点を除き、実時間実行す
るプロセッサ内部の状態をモニターする（見る）ことが
出来るようにしてプロセッサの細部のディバグを可能と
したマイクロプロセッサ開発支援装置を提供することに
ある。
るプロセッサ内部の状態をモニターする（見る）ことが
出来るようにしてプロセッサの細部のディバグを可能と
したマイクロプロセッサ開発支援装置を提供することに
ある。
（発明の構成）
本発明のマイクロプロセッサ開発支援装置は、プログラ
ムの実行履歴を記憶するリアルタイムトレーサメモリと
、与えられた命令により選択される命令デコーダの出力
により内部レジスタを選択しその内容を実時間で出力す
るマイクロプロセッサと、このマイクロプロセッサの命
令デコーダと同一の命令デコード信号をこのマイクロプ
ロセッサの外部において得る命令デコーダ回路と、この
命令デコーダ回路により前記選択された内部レジスタを
識別し前記トレーサメモリへの記憶制御を行うメモリ書
込制御回路とを含み構成される。
ムの実行履歴を記憶するリアルタイムトレーサメモリと
、与えられた命令により選択される命令デコーダの出力
により内部レジスタを選択しその内容を実時間で出力す
るマイクロプロセッサと、このマイクロプロセッサの命
令デコーダと同一の命令デコード信号をこのマイクロプ
ロセッサの外部において得る命令デコーダ回路と、この
命令デコーダ回路により前記選択された内部レジスタを
識別し前記トレーサメモリへの記憶制御を行うメモリ書
込制御回路とを含み構成される。
（実施例）
次に図面により本発明の詳細な説明する。
第１図は本発明の一実施例のブロック図である。
本実施例は、従来の構成（第２図）に対して、（エミュ
レータ）プロセッサ１の内部のレジスタ命令デコーダと
同様の機能をもつ命令デコード回路（レジスタトレース
識別回路）９と、このデコード信号（識別信号）により
リアルタイムトレースメモリ４へのメモリ書込制御を行
うメモリ書込制御回路（レジスタトレース選択回路）１
０とが追加されたものである。リアルタイムトレースメ
モリ４は、アドレスバス６．７の情報、データバス７の
情報卦よび本実施例のプロセッサ１の内部レジスタの値
についてそれぞれ書込みを行う。さらに、このトレース
メモリ４には命令デコード回路９による情報が同時にト
レースされる。マイクロプロセッサ１は、通常エミュレ
ーションメモリ２の格納されている命令コードをアドレ
スバス６゜７によシ選択し、データ・バス７を介してこ
のプロセッサ１に取り込み実行する。本実施例において
は、データバス７上の命令コードをレジスタトレース識
別回路９（命令デコード回路）に入力し、プロセッサ１
のどのレジスタを参照する命令コードであるかを識別（
デコード）・する。一方、レジスタ参照命令をフェッチ
したエミュレータプロセッサ１はその命令の実行を行い
、このマイクロプロセッサ１の空タイミングにおいて、
このレジスタ値を出力する。
レータ）プロセッサ１の内部のレジスタ命令デコーダと
同様の機能をもつ命令デコード回路（レジスタトレース
識別回路）９と、このデコード信号（識別信号）により
リアルタイムトレースメモリ４へのメモリ書込制御を行
うメモリ書込制御回路（レジスタトレース選択回路）１
０とが追加されたものである。リアルタイムトレースメ
モリ４は、アドレスバス６．７の情報、データバス７の
情報卦よび本実施例のプロセッサ１の内部レジスタの値
についてそれぞれ書込みを行う。さらに、このトレース
メモリ４には命令デコード回路９による情報が同時にト
レースされる。マイクロプロセッサ１は、通常エミュレ
ーションメモリ２の格納されている命令コードをアドレ
スバス６゜７によシ選択し、データ・バス７を介してこ
のプロセッサ１に取り込み実行する。本実施例において
は、データバス７上の命令コードをレジスタトレース識
別回路９（命令デコード回路）に入力し、プロセッサ１
のどのレジスタを参照する命令コードであるかを識別（
デコード）・する。一方、レジスタ参照命令をフェッチ
したエミュレータプロセッサ１はその命令の実行を行い
、このマイクロプロセッサ１の空タイミングにおいて、
このレジスタ値を出力する。
次にこの空タイミングについて説明する。
第３図は標準的なマイクロプロセッサ（第２図。
第１図）の動作を示すタイミング図である。図中、ＣＬ
Ｋはマイクロプロセッサのクロック、Ａ１５〜８は上部
アドレスバス、ＡＬＥはアドレスバスのうちの時分割バ
スＡ Ｄ ｏ〜７のアドレス下位をラッチするためのス
トローブ信号、皿は読出し制御信号、−Ｗｌは書込み制
御信号、ＩＯ／Ｈはプロセッサのアクセス要求がメモ！
ｊ（Ｍ）か入出力（Ｉｌｏ）かを判定する制御信号であ
る。クロックＣＬＫのうちＴｌ〜Ｔ４でマシンサイクル
Ｍ１〜Ｍ３を構成している。このプロセッサは、アドレ
スバス下位とデータバスとがＡＤｏ〜７で時分割され上
位アドレスバスがＡ１５〜Ａ８で出力される。
Ｋはマイクロプロセッサのクロック、Ａ１５〜８は上部
アドレスバス、ＡＬＥはアドレスバスのうちの時分割バ
スＡ Ｄ ｏ〜７のアドレス下位をラッチするためのス
トローブ信号、皿は読出し制御信号、−Ｗｌは書込み制
御信号、ＩＯ／Ｈはプロセッサのアクセス要求がメモ！
ｊ（Ｍ）か入出力（Ｉｌｏ）かを判定する制御信号であ
る。クロックＣＬＫのうちＴｌ〜Ｔ４でマシンサイクル
Ｍ１〜Ｍ３を構成している。このプロセッサは、アドレ
スバス下位とデータバスとがＡＤｏ〜７で時分割され上
位アドレスバスがＡ１５〜Ａ８で出力される。
通常プロセッサの命令実行のタイミングは、いくつかの
マシン・サイクル（Ｍ １〜Ｍｇ）により構成されてお
り、各々のマシンサイクルにおいてアドレスの出力やデ
ータの入出力等を行なうが１、）：′、 第１ ？ ’
／ ７サイク″Ｍ゛のタイミングにゝいては・アドレス
バスの上位へ８〜Ａ１ｇに使用されない空のタイミング
Ｔ４（斜線部分）がある。実施例においては、この空タ
イミング（Ｔ４）を用いてレジスタ内容を出力できるよ
うにしたプロセッサを用いることを特徴とする。
マシン・サイクル（Ｍ １〜Ｍｇ）により構成されてお
り、各々のマシンサイクルにおいてアドレスの出力やデ
ータの入出力等を行なうが１、）：′、 第１ ？ ’
／ ７サイク″Ｍ゛のタイミングにゝいては・アドレス
バスの上位へ８〜Ａ１ｇに使用されない空のタイミング
Ｔ４（斜線部分）がある。実施例においては、この空タ
イミング（Ｔ４）を用いてレジスタ内容を出力できるよ
うにしたプロセッサを用いることを特徴とする。
アクセス゛すは、通常数個から数十個のレジスタがあり
、プロセッサのピン数の制限からすべてのレジスタの値
を出力できないので、プロセッサの内部のどのレジスタ
を出力するかを選択する必要がある。本実施例のプロセ
ッサはどのレジスタを出力するかを命令デコーダがレジ
スタ命令を検出し、その信号を用いて選択されたレジス
タの値を次の命令の第１マシンサイクルＭｌのタイミン
グＴ４で出力する機能を有する。例えば、レジスタ間の
データの転送の場合はディスティネーションレジスタの
値を出力し、レジスタの演算の場合は結果のレジスタの
値を出力し、交換命令の場合はそのレジスタのいずれか
を出力する。
、プロセッサのピン数の制限からすべてのレジスタの値
を出力できないので、プロセッサの内部のどのレジスタ
を出力するかを選択する必要がある。本実施例のプロセ
ッサはどのレジスタを出力するかを命令デコーダがレジ
スタ命令を検出し、その信号を用いて選択されたレジス
タの値を次の命令の第１マシンサイクルＭｌのタイミン
グＴ４で出力する機能を有する。例えば、レジスタ間の
データの転送の場合はディスティネーションレジスタの
値を出力し、レジスタの演算の場合は結果のレジスタの
値を出力し、交換命令の場合はそのレジスタのいずれか
を出力する。
この空タイミング（Ｔ４）において出力されるレジスタ
の値は、すでに命令デコーダ回路（レジスタトレース識
別回路）９によシ、どのレジスタに関する参照命令か識
別されているので、メモリ書込制御回路（レジスタトレ
ース選択回り１０により選択されたレジスタ値をリアル
タイムトレースメモリ４の記憶すべきメモリエリアの選
択を行い、出力されたレジスタ情報を記憶する。
の値は、すでに命令デコーダ回路（レジスタトレース識
別回路）９によシ、どのレジスタに関する参照命令か識
別されているので、メモリ書込制御回路（レジスタトレ
ース選択回り１０により選択されたレジスタ値をリアル
タイムトレースメモリ４の記憶すべきメモリエリアの選
択を行い、出力されたレジスタ情報を記憶する。
スーパーバイザプロセッサ５はあらかじめ停止するだめ
の条件をブレークポイント制御回路３に設定しておき、
停止条件が満足されプロセッサ１が停止した後にリアル
タイムトレースメモリ４に記憶されているレジスタ識別
情報に基づきレジスタの値をとり出して表示することが
できる。この情報によりプロセッサの実行の状態は完全
にリアルタイムで見ることが実現できる。
の条件をブレークポイント制御回路３に設定しておき、
停止条件が満足されプロセッサ１が停止した後にリアル
タイムトレースメモリ４に記憶されているレジスタ識別
情報に基づきレジスタの値をとり出して表示することが
できる。この情報によりプロセッサの実行の状態は完全
にリアルタイムで見ることが実現できる。
（発明の効果）
本発明のプロセッサとレジスタトレースの命令デコード
回路も持つトレース制御を有するマイクロプロセッサ開
発支援装置は、従来プロセッサの外部情報のみしか実時
間で得ることができなかったが、実時間にてプロセッサ
の内部情報が見ることができる様になり、実時間を要す
るプログラムのディバグの効率を大幅に上げることが期
待できる。
回路も持つトレース制御を有するマイクロプロセッサ開
発支援装置は、従来プロセッサの外部情報のみしか実時
間で得ることができなかったが、実時間にてプロセッサ
の内部情報が見ることができる様になり、実時間を要す
るプログラムのディバグの効率を大幅に上げることが期
待できる。
第１図は°本発明の一実施例のブロック図、第２図は従
来のマイクロプロセッサ開発支援装置のブロック図、第
３図は第２図の動作を説明するタイミング図である。図
において、 １・・・・・・エミュレータプロセッサ、２・・・・・
・エミレーションメモ１ハ３・・・・・・ブレーク制御
回路、４・・・・・・リアル・タイムトレースメモＩＪ
、５−−−−・−スーパーバイザプロセッサ、６・・
・・・・アドレスバス、７・・・・・・アドレス／デー
タバス、８・・・・・・アドレス・ラッチ、９・・・・
・・命令デコーダ回路（レジスタトレース識別回路）、
１０・・・・・・メモリ書込制御回路（レジスタトレー
ス選択回路） である。 第 ｆ 図 ・１１″ １ ２Ｆ
来のマイクロプロセッサ開発支援装置のブロック図、第
３図は第２図の動作を説明するタイミング図である。図
において、 １・・・・・・エミュレータプロセッサ、２・・・・・
・エミレーションメモ１ハ３・・・・・・ブレーク制御
回路、４・・・・・・リアル・タイムトレースメモＩＪ
、５−−−−・−スーパーバイザプロセッサ、６・・
・・・・アドレスバス、７・・・・・・アドレス／デー
タバス、８・・・・・・アドレス・ラッチ、９・・・・
・・命令デコーダ回路（レジスタトレース識別回路）、
１０・・・・・・メモリ書込制御回路（レジスタトレー
ス選択回路） である。 第 ｆ 図 ・１１″ １ ２Ｆ
Claims (1)
- プログラムの実行履歴を記憶するリアルタイムトレーサ
メモリと、与えられた命令により選択される命令デコー
ダの出力により内部レジスタを選択しその内容を実時間
で出力するマイクロプロセッサと、このマイクロプロセ
ッサの命令デコーダと同一の命令デコード信号をこのマ
イクロプロセッサの外部において得る命令デコーダ回路
と、この命令デコーダ回路によシ前記選択された内部レ
ジスタを識別し前記トレーサメモリへの記憶制御を行う
メモリ書込制御回路とを含むマイクロプロセッサ開発支
援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117734A JPS60262251A (ja) | 1984-06-08 | 1984-06-08 | マイクロプロセツサ開発支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117734A JPS60262251A (ja) | 1984-06-08 | 1984-06-08 | マイクロプロセツサ開発支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262251A true JPS60262251A (ja) | 1985-12-25 |
Family
ID=14718963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117734A Pending JPS60262251A (ja) | 1984-06-08 | 1984-06-08 | マイクロプロセツサ開発支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262251A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239242A (ja) * | 1986-04-10 | 1987-10-20 | Nec Corp | デバツク装置 |
| US5056013A (en) * | 1988-11-14 | 1991-10-08 | Nec Corporation | In-circuit emulator |
| JPH0546430A (ja) * | 1990-11-29 | 1993-02-26 | Toshiba Corp | マイクロプロセツサ装置およびそれを用いたエミユレータ装置 |
| US6185731B1 (en) | 1995-04-14 | 2001-02-06 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Real time debugger for a microcomputer |
-
1984
- 1984-06-08 JP JP59117734A patent/JPS60262251A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239242A (ja) * | 1986-04-10 | 1987-10-20 | Nec Corp | デバツク装置 |
| US5056013A (en) * | 1988-11-14 | 1991-10-08 | Nec Corporation | In-circuit emulator |
| JPH0546430A (ja) * | 1990-11-29 | 1993-02-26 | Toshiba Corp | マイクロプロセツサ装置およびそれを用いたエミユレータ装置 |
| US6185731B1 (en) | 1995-04-14 | 2001-02-06 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Real time debugger for a microcomputer |
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