JP2967741B2 - Ｃｐｕ互換性テスト装置 - Google Patents
Ｃｐｕ互換性テスト装置Info
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- JP2967741B2 JP2967741B2 JP8348747A JP34874796A JP2967741B2 JP 2967741 B2 JP2967741 B2 JP 2967741B2 JP 8348747 A JP8348747 A JP 8348747A JP 34874796 A JP34874796 A JP 34874796A JP 2967741 B2 JP2967741 B2 JP 2967741B2
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Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵ（中央演算装
置）の互換性をテストするＣＰＵ互換性テスト装置に関
する。
置）の互換性をテストするＣＰＵ互換性テスト装置に関
する。
【０００２】
【従来の技術】特開昭６１−２１４０４５号公報には、
パーソナルコンピュータ等の新機種にて、前機種との機
械語レベルで完全互換性が必要なときは、新機種は前機
種とハードウェアで上位コンパチビリティ(upward comp
atibility)が必要であること、及び前機種及び新機種の
いずれに対しても適用なメモリ及びＩ／Ｏデバイスのア
クセス方法が開示されている。
パーソナルコンピュータ等の新機種にて、前機種との機
械語レベルで完全互換性が必要なときは、新機種は前機
種とハードウェアで上位コンパチビリティ(upward comp
atibility)が必要であること、及び前機種及び新機種の
いずれに対しても適用なメモリ及びＩ／Ｏデバイスのア
クセス方法が開示されている。
【０００３】これに対して、既存のあるＣＰＵに対し、
ソフトウェア互換性を持つＣＰＵを開発した場合は、そ
の基準となる既存のＣＰＵに対し、新たに開発したＣＰ
Ｕは１つ１つの動作に対してまで全く同じ動作をする必
要はない。例えば、コードフェッチ（命令を主メモリか
ら読みだす動作）とデータ・リード・ライトのステータ
ス（動作状態）の順番などにおいてである。
ソフトウェア互換性を持つＣＰＵを開発した場合は、そ
の基準となる既存のＣＰＵに対し、新たに開発したＣＰ
Ｕは１つ１つの動作に対してまで全く同じ動作をする必
要はない。例えば、コードフェッチ（命令を主メモリか
ら読みだす動作）とデータ・リード・ライトのステータ
ス（動作状態）の順番などにおいてである。
【０００４】ＣＰＵの動作において、ステータスはコー
ドフェッチと命令実行を繰り返している。ＣＰＵはコー
ドフェッチによって命令を読み込み、キュー（データ処
理側に命令を貯めておくバッファーレジスタ）に貯え
る。処理回路が前に引き取ったデータを処理している
間、または引き取りデータに関係ない命令を実行してい
る間に、コードフェッチによりキューに命令を蓄積して
おく。よってＣＰＵの命令実行クロック数の違いによ
り、ステータスの順番が変わってくる。ステータスの順
番が違ったとしても、実行命令の順番が同じであれば、
動作上は問題なく互換性を有するということになる。ま
た、バスサイクル（バスのステータスが変化する最少の
クロック数）が異なっていても命令実行動作が同一なら
ば、２つのＣＰＵは互換性を有すると言える。
ドフェッチと命令実行を繰り返している。ＣＰＵはコー
ドフェッチによって命令を読み込み、キュー（データ処
理側に命令を貯めておくバッファーレジスタ）に貯え
る。処理回路が前に引き取ったデータを処理している
間、または引き取りデータに関係ない命令を実行してい
る間に、コードフェッチによりキューに命令を蓄積して
おく。よってＣＰＵの命令実行クロック数の違いによ
り、ステータスの順番が変わってくる。ステータスの順
番が違ったとしても、実行命令の順番が同じであれば、
動作上は問題なく互換性を有するということになる。ま
た、バスサイクル（バスのステータスが変化する最少の
クロック数）が異なっていても命令実行動作が同一なら
ば、２つのＣＰＵは互換性を有すると言える。
【０００５】次にこれらＣＰＵのソフトウェア互換性を
テストする方法について説明する。ハードウェア的に１
つ１つのステータスの順番に対してまで全く同じ動作を
しているのであれば、その基準となるＣＰＵのテストパ
タンを被テストＣＰＵのテストパタンに照合してテスト
すればよい。図４にＣＰＵに対するテストパタン照合に
よるテストシステムを示す。ホストＣＰＵ４は、入力信
号パタンを処理した場合の出力パタンをパタン・メモリ
２にロードした後、前記入力信号パタンを被テストＣＰ
Ｕ１に入力し、被テストＣＰＵ１からの出力信号を信号
比較部３でパタン・メモリ２の出力パタンと比較照合す
る。その結果をホストＣＰＵ４に送り制御する。しか
し、このテストパタン照合によるテストシステムは、ハ
ードウェア互換性がなくて、各ピリオド毎に逐一同一の
信号を出力していない場合には、適用できない。
テストする方法について説明する。ハードウェア的に１
つ１つのステータスの順番に対してまで全く同じ動作を
しているのであれば、その基準となるＣＰＵのテストパ
タンを被テストＣＰＵのテストパタンに照合してテスト
すればよい。図４にＣＰＵに対するテストパタン照合に
よるテストシステムを示す。ホストＣＰＵ４は、入力信
号パタンを処理した場合の出力パタンをパタン・メモリ
２にロードした後、前記入力信号パタンを被テストＣＰ
Ｕ１に入力し、被テストＣＰＵ１からの出力信号を信号
比較部３でパタン・メモリ２の出力パタンと比較照合す
る。その結果をホストＣＰＵ４に送り制御する。しか
し、このテストパタン照合によるテストシステムは、ハ
ードウェア互換性がなくて、各ピリオド毎に逐一同一の
信号を出力していない場合には、適用できない。
【０００６】従来において、このようなソフトウェア互
換性をテストするときには、あるアプリケーション・ソ
フトウェアを実際に動作させてみてその実行結果が同じ
であるかどうかを見て、チェックすることで互換性のテ
ストとしているかもしれない。このアプリケーション・
ソフトウェアを流すことによりソフトウェア互換性をテ
ストする場合のテストシステムを図５に示す。基準ＣＰ
Ｕに用いているメモリ５、Ｉ／Ｏ（入出力デバイス）６
などから構成されるシステムにおける基準ＣＰＵの代り
に被テストＣＰＵ１を用い、基準ＣＰＵを動かしていた
アプリケーション・ソフトで動作させてみる。しかし、
アプリケーション・ソフトを動かしその結果が同一だっ
たからといって、個々の命令において実際にＣＰＵが同
じに動作をしているかどうかは分からない。
換性をテストするときには、あるアプリケーション・ソ
フトウェアを実際に動作させてみてその実行結果が同じ
であるかどうかを見て、チェックすることで互換性のテ
ストとしているかもしれない。このアプリケーション・
ソフトウェアを流すことによりソフトウェア互換性をテ
ストする場合のテストシステムを図５に示す。基準ＣＰ
Ｕに用いているメモリ５、Ｉ／Ｏ（入出力デバイス）６
などから構成されるシステムにおける基準ＣＰＵの代り
に被テストＣＰＵ１を用い、基準ＣＰＵを動かしていた
アプリケーション・ソフトで動作させてみる。しかし、
アプリケーション・ソフトを動かしその結果が同一だっ
たからといって、個々の命令において実際にＣＰＵが同
じに動作をしているかどうかは分からない。
【０００７】評価プログラムを動作させ、各端子をダン
プ（どのような信号を出しているか見る）し、１つ１つ
の動作をトレース（プログラムの個々のステップの動き
や結果を記録して表示）して互いのＣＰＵの動作を比較
して互換性テストとすればいいが、これを手作業で行う
には非常な労力と時間を要する。
プ（どのような信号を出しているか見る）し、１つ１つ
の動作をトレース（プログラムの個々のステップの動き
や結果を記録して表示）して互いのＣＰＵの動作を比較
して互換性テストとすればいいが、これを手作業で行う
には非常な労力と時間を要する。
【０００８】
【発明が解決しようとする課題】上述したように、図４
の従来技術による単純なテストパタン照合では、ソフト
ウェア互換性を評価できない。その理由は、この方法だ
と完全に個々の動作が一致していなければならず、ソフ
トウェア互換性を有するのにはこれは必要条件とはなら
ないからである。
の従来技術による単純なテストパタン照合では、ソフト
ウェア互換性を評価できない。その理由は、この方法だ
と完全に個々の動作が一致していなければならず、ソフ
トウェア互換性を有するのにはこれは必要条件とはなら
ないからである。
【０００９】また、図５の従来技術のようにアプリケー
ション・ソフトを動作させてみて、その実行結果が正し
いかでテストする方法では十分ではないことである。そ
の理由は、個々の命令において本当に同じに動作してい
るのかが分からないからである。
ション・ソフトを動作させてみて、その実行結果が正し
いかでテストする方法では十分ではないことである。そ
の理由は、個々の命令において本当に同じに動作してい
るのかが分からないからである。
【００１０】また、互換性の評価のために個々の動作に
対して、各端子をダンプし１つ１つの動作をトレースし
てお互いのＣＰＵの動作を人手で比較していくのは、非
現実的である。その理由は、非常な労力と時間を要する
からである。
対して、各端子をダンプし１つ１つの動作をトレースし
てお互いのＣＰＵの動作を人手で比較していくのは、非
現実的である。その理由は、非常な労力と時間を要する
からである。
【００１１】それ故、本発明の課題は、ＣＰＵの互換性
テストにおいて、個々の命令に対する動作を自動的に比
較検証していくことにより、確実にＣＰＵ互換テストを
行うことができるＣＰＵ互換性テスト装置を提供するこ
とにある。
テストにおいて、個々の命令に対する動作を自動的に比
較検証していくことにより、確実にＣＰＵ互換テストを
行うことができるＣＰＵ互換性テスト装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明によれば、被テス
トＣＰＵ及び基準ＣＰＵに接続され、前記被テストＣＰ
Ｕの前記基準ＣＰＵに対する互換性をテストするＣＰＵ
互換性テスト装置において、前記基準ＣＰＵに対する評
価プログラム実行時の個々のバスサイクルにおけるアド
レス及びデータを、前記被テストＣＰＵを動作させるた
めのテストパタンとして収集する基準ＣＰＵ周辺部と、
コードフェッチキュー及びデータ・リード・ライトキュ
ーを有する被テストＣＰＵ周辺部とを有し、前記被テス
トＣＰＵ周辺部は、前記被テストＣＰＵを動作させるた
めに前記被テストＣＰＵに供給される前記テストパタン
を、コードフェッチ及びデータ・リード・ライトに分
け、対応する前記コードフェッチキュー及び前記データ
・リード・ライトキューに格納パタンとして格納し、前
記被テストＣＰＵ周辺部は、前記テストパタンを供給さ
れて動作する前記被テストＣＰＵから出力されるアドレ
ス及びデータを前記コードフェッチキュー及び前記デー
タ・リード・ライトキューの格納パタンに別個に比較す
ることにより、コードフェッチ及びデータ・リード・ラ
イトについてのパタン照合を独立して行うことを特徴と
するＣＰＵ互換性テスト装置が得られる。
トＣＰＵ及び基準ＣＰＵに接続され、前記被テストＣＰ
Ｕの前記基準ＣＰＵに対する互換性をテストするＣＰＵ
互換性テスト装置において、前記基準ＣＰＵに対する評
価プログラム実行時の個々のバスサイクルにおけるアド
レス及びデータを、前記被テストＣＰＵを動作させるた
めのテストパタンとして収集する基準ＣＰＵ周辺部と、
コードフェッチキュー及びデータ・リード・ライトキュ
ーを有する被テストＣＰＵ周辺部とを有し、前記被テス
トＣＰＵ周辺部は、前記被テストＣＰＵを動作させるた
めに前記被テストＣＰＵに供給される前記テストパタン
を、コードフェッチ及びデータ・リード・ライトに分
け、対応する前記コードフェッチキュー及び前記データ
・リード・ライトキューに格納パタンとして格納し、前
記被テストＣＰＵ周辺部は、前記テストパタンを供給さ
れて動作する前記被テストＣＰＵから出力されるアドレ
ス及びデータを前記コードフェッチキュー及び前記デー
タ・リード・ライトキューの格納パタンに別個に比較す
ることにより、コードフェッチ及びデータ・リード・ラ
イトについてのパタン照合を独立して行うことを特徴と
するＣＰＵ互換性テスト装置が得られる。
【００１３】更に、本発明によれば、被テストＣＰＵ及
び基準ＣＰＵに接続され、前記被テストＣＰＵの前記基
準ＣＰＵに対する互換性をテストするＣＰＵ互換性テス
ト装置において、前記基準ＣＰＵに対する評価プログラ
ム実行時の個々のバスサイクルにおけるアドレス及びデ
ータを、前記被テストＣＰＵを動作させるためのテスト
パタンとして収集する基準ＣＰＵ周辺部と、コードフェ
ッチ比較部及びデータ・リード・ライト比較部を有する
被テストＣＰＵ周辺部とを有し、前記コードフェッチ比
較部及び前記データ・リード・ライト比較部は、コード
フェッチキュー及びデータ・リード・ライトキューをそ
れぞれ有し、前記被テストＣＰＵ周辺部は、前記被テス
トＣＰＵを動作させるために前記被テストＣＰＵに供給
される前記テストパタンを、コードフェッチ及びデータ
・リード・ライトに分け、対応する前記コードフェッチ
キュー及び前記データ・リード・ライトキューに格納パ
タンとして格納し、前記コードフェッチ比較部及び前記
データ・リード・ライト比較部は、前記テストパタンを
供給されて動作する前記被テストＣＰＵから出力される
アドレス及びデータを前記コードフェッチキュー及び前
記データ・リード・ライトキューの格納パタンに別個に
比較することにより、コードフェッチ及びデータ・リー
ド・ライトについてのパタン照合を独立して行うことを
特徴とするＣＰＵ互換性テスト装置が得られる。
び基準ＣＰＵに接続され、前記被テストＣＰＵの前記基
準ＣＰＵに対する互換性をテストするＣＰＵ互換性テス
ト装置において、前記基準ＣＰＵに対する評価プログラ
ム実行時の個々のバスサイクルにおけるアドレス及びデ
ータを、前記被テストＣＰＵを動作させるためのテスト
パタンとして収集する基準ＣＰＵ周辺部と、コードフェ
ッチ比較部及びデータ・リード・ライト比較部を有する
被テストＣＰＵ周辺部とを有し、前記コードフェッチ比
較部及び前記データ・リード・ライト比較部は、コード
フェッチキュー及びデータ・リード・ライトキューをそ
れぞれ有し、前記被テストＣＰＵ周辺部は、前記被テス
トＣＰＵを動作させるために前記被テストＣＰＵに供給
される前記テストパタンを、コードフェッチ及びデータ
・リード・ライトに分け、対応する前記コードフェッチ
キュー及び前記データ・リード・ライトキューに格納パ
タンとして格納し、前記コードフェッチ比較部及び前記
データ・リード・ライト比較部は、前記テストパタンを
供給されて動作する前記被テストＣＰＵから出力される
アドレス及びデータを前記コードフェッチキュー及び前
記データ・リード・ライトキューの格納パタンに別個に
比較することにより、コードフェッチ及びデータ・リー
ド・ライトについてのパタン照合を独立して行うことを
特徴とするＣＰＵ互換性テスト装置が得られる。
【００１４】
【作用】コードフェッチとデータ・リード・ライトとの
パタン照合を別個に行うことにより、コードフェッチに
おけるリードサイクルと命令によるデータ・リード・ラ
イトとを区別し、個々の命令サイクルにおいてパタン照
合を行うことができ、それにより自動化を図る。
パタン照合を別個に行うことにより、コードフェッチに
おけるリードサイクルと命令によるデータ・リード・ラ
イトとを区別し、個々の命令サイクルにおいてパタン照
合を行うことができ、それにより自動化を図る。
【００１５】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００１６】図１を参照すると、本発明の一実施例によ
る互換性テスト装置８を含むＣＰＵ互換性テストシステ
ムが示されている。このＣＰＵ互換性テストシステム
は、被テストＣＰＵ１と、その互換性の基準となる基準
ＣＰＵ７と、互換性テスト装置８から構成される。互換
性テスト装置８は、被テストＣＰＵ周辺部９と、基準Ｃ
ＰＵ周辺部１０と、それらを制御するホストＣＰＵ部１
１とを有する。
る互換性テスト装置８を含むＣＰＵ互換性テストシステ
ムが示されている。このＣＰＵ互換性テストシステム
は、被テストＣＰＵ１と、その互換性の基準となる基準
ＣＰＵ７と、互換性テスト装置８から構成される。互換
性テスト装置８は、被テストＣＰＵ周辺部９と、基準Ｃ
ＰＵ周辺部１０と、それらを制御するホストＣＰＵ部１
１とを有する。
【００１７】図２を参照すると、被テストＣＰＵ周辺部
９は、コードフェッチ比較部１２と、データ・リード・
ライト比較部１３と、アドレス出力ポート１４とを有す
る。コードフェッチ比較部１２は、アドレス比較回路１
５と、コード出力ポート１６と、コードフェッチキュー
１７とを有する。データ・リード・ライト比較部１３
は、アドレス比較回路１８と、データ比較回路１９と、
データ出力ポート２０と、データ・リード・ライトキュ
ー２１とを有する。また、基準ＣＰＵ周辺部１０は、メ
モリ２２と、Ｉ／Ｏ（入出力デバイス）２３と、トレー
ス・メモリ２４とを有する。ホストＣＰＵ部１１は、ホ
ストＣＰＵ２５と、ホストＣＰＵプログラム・メモリ２
６とを有する。
９は、コードフェッチ比較部１２と、データ・リード・
ライト比較部１３と、アドレス出力ポート１４とを有す
る。コードフェッチ比較部１２は、アドレス比較回路１
５と、コード出力ポート１６と、コードフェッチキュー
１７とを有する。データ・リード・ライト比較部１３
は、アドレス比較回路１８と、データ比較回路１９と、
データ出力ポート２０と、データ・リード・ライトキュ
ー２１とを有する。また、基準ＣＰＵ周辺部１０は、メ
モリ２２と、Ｉ／Ｏ（入出力デバイス）２３と、トレー
ス・メモリ２４とを有する。ホストＣＰＵ部１１は、ホ
ストＣＰＵ２５と、ホストＣＰＵプログラム・メモリ２
６とを有する。
【００１８】実際の互換性テストの流れを図３のフロチ
ャートを用いて説明する。まず、ホストＣＰＵ２５は、
基準ＣＰＵ７に対し、ホストＣＰＵプログラム・メモリ
２６内の評価プログラムを実行させる。このとき、クロ
ック周期ごとに基準ＣＰＵ７の各端子をダンプした結果
をトレース・メモリ２４にストアしていく。評価プログ
ラムの実行が終了していない場合、トレース・メモリ２
４の容量いっぱいまで結果をストアすると、トレース・
メモリ２４から出力されるフル・シグナルによって、ホ
ストＣＰＵ２５は評価プログラムの実行を中断させる。
ャートを用いて説明する。まず、ホストＣＰＵ２５は、
基準ＣＰＵ７に対し、ホストＣＰＵプログラム・メモリ
２６内の評価プログラムを実行させる。このとき、クロ
ック周期ごとに基準ＣＰＵ７の各端子をダンプした結果
をトレース・メモリ２４にストアしていく。評価プログ
ラムの実行が終了していない場合、トレース・メモリ２
４の容量いっぱいまで結果をストアすると、トレース・
メモリ２４から出力されるフル・シグナルによって、ホ
ストＣＰＵ２５は評価プログラムの実行を中断させる。
【００１９】そして、ホストＣＰＵ２５は、今度は、ト
レース・メモリ２４にストアされている結果をパタンと
して、被テストＣＰＵ１を動作させる。その際、ホスト
ＣＰＵ２５は、バス・ステータスなどの信号を検出する
ことによって、パタンのアドレス及びデータをコードフ
ェッチとデータ・リード・ライトとに分けそれぞれのコ
ードフェッチキュー１７及びデータ・リード・ライトキ
ュー２１に数セット、ストアしていく。そして、被テス
トＣＰＵ１に対するリセット入力が行われ、トレース・
メモリ２４が空でない限り、被テストＣＰＵ１が出力す
るアドレスを、アドレス出力ポート１４を介し、コード
フェッチキュー１７及びデータ・リード・ライトキュー
２１に最初にストアされているパタン・セットのアドレ
スとアドレス比較回路１５及び１８において比較照合す
る。
レース・メモリ２４にストアされている結果をパタンと
して、被テストＣＰＵ１を動作させる。その際、ホスト
ＣＰＵ２５は、バス・ステータスなどの信号を検出する
ことによって、パタンのアドレス及びデータをコードフ
ェッチとデータ・リード・ライトとに分けそれぞれのコ
ードフェッチキュー１７及びデータ・リード・ライトキ
ュー２１に数セット、ストアしていく。そして、被テス
トＣＰＵ１に対するリセット入力が行われ、トレース・
メモリ２４が空でない限り、被テストＣＰＵ１が出力す
るアドレスを、アドレス出力ポート１４を介し、コード
フェッチキュー１７及びデータ・リード・ライトキュー
２１に最初にストアされているパタン・セットのアドレ
スとアドレス比較回路１５及び１８において比較照合す
る。
【００２０】この結果、被テストＣＰＵ１が出力するア
ドレスがコードフェッチのアドレス比較回路１５におい
てコードフェッチキュー１７のアドレスと一致すれば、
コードフェッチキュー１７のデータ（コード）をコード
出力ポート１６を介して被テストＣＰＵ１に受け渡す。
ドレスがコードフェッチのアドレス比較回路１５におい
てコードフェッチキュー１７のアドレスと一致すれば、
コードフェッチキュー１７のデータ（コード）をコード
出力ポート１６を介して被テストＣＰＵ１に受け渡す。
【００２１】これに対し、被テストＣＰＵ１の出力アド
レスがデータ・リード・ライトキュー２１のアドレスと
データ・リード・ライトのアドレス比較回路１８におい
て一致したときには、バス・ステータスなどの信号を検
出することによりリード（読み込み）がライト（書き込
み）かを判定し、それがリードならばデータ出力ポート
２０を介し被テストＣＰＵ１にデータを受け渡し、ライ
トならばデータ比較回路１９において被テストＣＰＵ１
からのデータ出力とデータ・リード・ライトキュー２１
のデータ・パタンとの照合を行う。
レスがデータ・リード・ライトキュー２１のアドレスと
データ・リード・ライトのアドレス比較回路１８におい
て一致したときには、バス・ステータスなどの信号を検
出することによりリード（読み込み）がライト（書き込
み）かを判定し、それがリードならばデータ出力ポート
２０を介し被テストＣＰＵ１にデータを受け渡し、ライ
トならばデータ比較回路１９において被テストＣＰＵ１
からのデータ出力とデータ・リード・ライトキュー２１
のデータ・パタンとの照合を行う。
【００２２】このデータ比較回路１９あるいはアドレス
比較回路１５及び１８の両方において不一致となったと
きには、ＮＧとみなしエラー割り込みシグナル２８によ
って強制的に終了させる。
比較回路１５及び１８の両方において不一致となったと
きには、ＮＧとみなしエラー割り込みシグナル２８によ
って強制的に終了させる。
【００２３】エラーもなく、トレース・メモリ２４の全
パタンについて実行を終了したならば（即ち、トレース
・メモリ２４が空になった場合には）、基準ＣＰＵ７に
対して、評価プログラムを再開させ、またトレース・メ
モリ２４に結果をストアしていくということを繰り返し
ていけばよい。これを評価プログラム終了まで繰り返
し、ＮＧとならなかったならば被テストＣＰＵ１は基準
ＣＰＵ７に対しソフトウェア互換性を有することにな
る。
パタンについて実行を終了したならば（即ち、トレース
・メモリ２４が空になった場合には）、基準ＣＰＵ７に
対して、評価プログラムを再開させ、またトレース・メ
モリ２４に結果をストアしていくということを繰り返し
ていけばよい。これを評価プログラム終了まで繰り返
し、ＮＧとならなかったならば被テストＣＰＵ１は基準
ＣＰＵ７に対しソフトウェア互換性を有することにな
る。
【００２４】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵ互換性テストを自動的に行うことができることであ
る。その理由は、コード・フェッチとデータ・リード・
ライトを別々にパタン照合していくためで、これにより
バスサイクルの違いや命令の実行クロック数の違いによ
らず各ステータスでパタン照合が可能となったためであ
る。
ＰＵ互換性テストを自動的に行うことができることであ
る。その理由は、コード・フェッチとデータ・リード・
ライトを別々にパタン照合していくためで、これにより
バスサイクルの違いや命令の実行クロック数の違いによ
らず各ステータスでパタン照合が可能となったためであ
る。
【図１】本発明の一実施例による互換性テスト装置を含
むＣＰＵ互換性テストシステムのブロック図である。
むＣＰＵ互換性テストシステムのブロック図である。
【図２】図１のＣＰＵ互換性テストシステムの詳細を示
すブロック図である。
すブロック図である。
【図３】本発明を用いたＣＰＵ互換性テストのフローチ
ャートである。
ャートである。
【図４】ＣＰＵに対するテストパタン照合による従来の
テストシステムのブロック図である。
テストシステムのブロック図である。
【図５】アプリケーション・ソフトを流すことによりソ
フトウェア互換性をテストする従来のテストシステムの
ブロック図である。
フトウェア互換性をテストする従来のテストシステムの
ブロック図である。
１ 被テストＣＰＵ ２ パタン・メモリ ３ 信号比較部 ４ ホストＣＰＵ ５ メモリ ６ Ｉ／Ｏ ７ 基準ＣＰＵ ８ 互換性テスト装置 ９ 被テストＣＰＵ周辺部 １０ 基準ＣＰＵ周辺部 １１ ホストＣＰＵ部 １２ コードフェッチ比較部 １３ データ・リード・ライト比較部 １４ アドレス出力ポート １５ アドレス比較回路 １６ コード出力ポート １７ コードフェッチキュー １８ アドレス比較回路 １９ データ比較回路 ２０ データ出力ポート ２１ データ・リード・ライトキュー ２２ メモリ ２３ Ｉ／Ｏ ２４ トレース・メモリ ２５ ホストＣＰＵ ２６ ホストＣＰＵプログラム・メモリ ２８ エラー割り込みシグナル
Claims (4)
- 【請求項１】 被テストＣＰＵ及び基準ＣＰＵに接続さ
れ、前記被テストＣＰＵの前記基準ＣＰＵに対する互換
性をテストするＣＰＵ互換性テスト装置において、 前記基準ＣＰＵに対する評価プログラム実行時の個々の
バスサイクルにおけるアドレス及びデータを、前記被テ
ストＣＰＵを動作させるためのテストパタンとして収集
する基準ＣＰＵ周辺部と、 コードフェッチキュー及びデータ・リード・ライトキュ
ーを有する被テストＣＰＵ周辺部とを有し、 前記被テストＣＰＵ周辺部は、前記被テストＣＰＵを動
作させるために前記被テストＣＰＵに供給される前記テ
ストパタンを、コードフェッチ及びデータ・リード・ラ
イトに分け、対応する前記コードフェッチキュー及び前
記データ・リード・ライトキューに格納パタンとして格
納し、 前記被テストＣＰＵ周辺部は、前記テストパタンを供給
されて動作する前記被テストＣＰＵから出力されるアド
レス及びデータを前記コードフェッチキュー及び前記デ
ータ・リード・ライトキューの格納パタンに別個に比較
することにより、コードフェッチ及びデータ・リード・
ライトについてのパタン照合を独立して行うことを特徴
とするＣＰＵ互換性テスト装置。 - 【請求項２】 前記ＣＰＵ互換性テスト装置は、前記評
価プログラムを前記基準ＣＰＵ周辺部に実行させるホス
トＣＰＵ部を更に有し、 このホストＣＰＵ部は、前記基準ＣＰＵ周辺部において
収集された前記テストパタンを前記被テストＣＰＵに供
給し、前記被テストＣＰＵを動作させることを特徴とす
る請求項１に記載のＣＰＵ互換性テスト装置。 - 【請求項３】 被テストＣＰＵ及び基準ＣＰＵに接続さ
れ、前記被テストＣＰＵの前記基準ＣＰＵに対する互換
性をテストするＣＰＵ互換性テスト装置において、 前記基準ＣＰＵに対する評価プログラム実行時の個々の
バスサイクルにおけるアドレス及びデータを、前記被テ
ストＣＰＵを動作させるためのテストパタンとして収集
する基準ＣＰＵ周辺部と、 コードフェッチ比較部及びデータ・リード・ライト比較
部を有する被テストＣＰＵ周辺部とを有し、 前記コードフェッチ比較部及び前記データ・リード・ラ
イト比較部は、コードフェッチキュー及びデータ・リー
ド・ライトキューをそれぞれ有し、 前記被テストＣＰＵ周辺部は、前記被テストＣＰＵを動
作させるために前記被テストＣＰＵに供給される前記テ
ストパタンを、コードフェッチ及びデータ・リード・ラ
イトに分け、対応する前記コードフェッチキュー及び前
記データ・リード・ライトキューに格納パタンとして格
納し、 前記コードフェッチ比較部及び前記データ・リード・ラ
イト比較部は、前記テストパタンを供給されて動作する
前記被テストＣＰＵから出力されるアドレス及びデータ
を前記コードフェッチキュー及び前記データ・リード・
ライトキューの格納パタンに別個に比較することによ
り、コードフェッチ及びデータ・リード・ライトについ
てのパタン照合を独立して行うことを特徴とするＣＰＵ
互換性テスト装置。 - 【請求項４】 前記ＣＰＵ互換性テスト装置は、前記評
価プログラムを前記基準ＣＰＵ周辺部に実行させるホス
トＣＰＵ部を更に有し、 このホストＣＰＵ部は、前記基準ＣＰＵ周辺部において
収集された前記テストパタンを前記被テストＣＰＵに供
給し、前記被テストＣＰＵを動作させることを特徴とす
る請求項３に記載のＣＰＵ互換性テスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348747A JP2967741B2 (ja) | 1996-12-26 | 1996-12-26 | Ｃｐｕ互換性テスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348747A JP2967741B2 (ja) | 1996-12-26 | 1996-12-26 | Ｃｐｕ互換性テスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10187478A JPH10187478A (ja) | 1998-07-21 |
| JP2967741B2 true JP2967741B2 (ja) | 1999-10-25 |
Family
ID=18399103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348747A Expired - Fee Related JP2967741B2 (ja) | 1996-12-26 | 1996-12-26 | Ｃｐｕ互換性テスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967741B2 (ja) |
-
1996
- 1996-12-26 JP JP8348747A patent/JP2967741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10187478A (ja) | 1998-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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