JPH0644098A - メモリ・アクセス・バス・コンパレータ - Google Patents

Abstract

(57)【要約】 【目的】 ユーザ・メモリで動作するターゲット・シス
テムで動作不良が起こった場合でも、簡単に現象を捕ま
えることができ、その現象にあった適切な対処を短時間
で行う。 【構成】 ユーザ・メモリ１２とエミュレーション・メ
モリ１４に同じプログラムをロードし、前記エミュレー
ションＣＰＵ１３によるライト動作では、前記ユーザ・
メモリ１２とエミュレーション・メモリ１４の両メモリ
にライトし、前記エミュレーションＣＰＵ１３によるリ
ード動作では、前記ユーザ・メモリ１２とエミュレーシ
ョン・メモリ１４両メモリのデータ不一致を検出する比
較回路２３を設けるとともに、その不一致のアドレスと
データを記憶するラッチ回路２５，１７を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エミュレーション・シ
ステム等におけるユーザ・メモリとエミュレーション・
メモリのデータ・バスの比較を行うメモリ・アクセス・
バス・コンパレータに関するものである。

【０００２】

【従来の技術】従来より、インサーキット・エミュレー
タは、マイクロプロセッサの代わりにターゲット・シス
テムに接続することで、プログラムの任意の実行／停
止、メモリ等の資源の読み／書き、実行のトレース機能
等を有するマイクロプロセッサ開発支援装置として知ら
れている。

【０００３】このようなインサーキット・エミュレータ
において、未完成のユーザターゲットをデバッグ中、と
きどき原因不明のプログラム暴走が起こることがあっ
た。このような場合、メモリ自体の故障、データ線にの
るノイズにより正しいデータリードまたはコードフェッ
チができない場合、あるいはメモリのライト信号線にの
るノイズによる誤データの書き込みの場合等のいわゆる
メモリエラーを疑ってみるが、大抵他の原因から調べて
いくのが一般的である。これは頻度の低いメモリエラー
の場合、その現象を捕まえ難いため、簡単に調べられる
ところから潰して行くためである。そして、暴走原因で
あろうと思われるその他の原因が違っていた場合に、こ
のメモリエラーについて調べ始める。

【０００４】しかし、実際には現象を捕まえることが容
易でないため、現象を捕まえることをあきらめ、経験的
な知識に基づき、バッファやダンピング抵抗器を入れた
り外したりし、現象を抑えてしまうことがあった。

【０００５】

【発明が解決しようとする課題】すなわち、従来のイン
サーキット・エミュレータでは、ユーザ・メモリで動作
するターゲット・システムにおいて動作不良が発生した
場合、それがメモリのデータ化けやリードミスによるも
のか、あるいはプログラム・ミスによるのか簡単に判断
することができず、的確な対処ができないことがあっ
た。

【０００６】そこで本発明は、ユーザ・メモリで動作す
るターゲット・システムで動作不良が起こった場合で
も、簡単に現象を捕まえることができ、その現象にあっ
た適切な対処を短時間で行うことができるメモリ・アク
セス・バス・コンパレータを提供することを目的とす
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリ・アクセス・バス・コンパレータ
は、ユーザ・メモリの領域から比較対象を抽出し、エミ
ュレーション・メモリの領域へ割り付けるメモリ割り付
け回路を有し、該ユーザ・メモリのプログラムをエミュ
レーションＣＰＵで実行するエミュレーション・システ
ムにおいて、前記ユーザ・メモリとエミュレーション・
メモリに同じプログラムをロードし、前記エミュレーシ
ョンＣＰＵによるライト動作では、前記ユーザ・メモリ
とエミュレーション・メモリの両メモリにライトし、前
記エミュレーションＣＰＵによるリード動作では、前記
ユーザ・メモリとエミュレーション・メモリ両メモリの
データ不一致を検出する比較回路を設けるとともに、そ
の不一致のアドレスとデータを記憶するラッチ回路を設
けたものである。

【０００８】

【作用】本発明では、エミュレーションＣＰＵによるラ
イト動作でユーザ・メモリとエミュレーション・メモリ
の両メモリにライトして両メモリのデータの一致を保
ち、また、ユーザ・メモリとエミュレーション・メモリ
の両メモリのデータ不一致を検出する比較回路を設け、
不一致を検出したときに、その不一致のアドレスとデー
タをラッチ回路に記憶することで、メモリのデータ化け
やリード・ミスによるものか、あるいはプログロム・ミ
スによるものか簡単に判断することができるため、ユー
ザ・メモリで動作するターゲット・システムで動作不良
が起こった場合でも、簡単に現象を捕まえることがで
き、その現象にあった適切な対処を短時間で行うことが
できる。

【０００９】

【実施例】以下、本発明を図示の一実施例により具体的
に説明する。図１は本発明実施例のメモリ・アクセス・
バス・コンパレータを説明する全体ブロック図である。

【００１０】同図において、本実施例のメモリ・アクセ
ス・バス・コンパレータの主要部分を構成するエミュレ
ータ部１０は、ホスト・コンピュータ１１から外部設定
されるデータに基づきターゲット・システムのユーザ・
メモリ１２をアクセスしデータ・バスの比較を行う回路
であり、エミュレーションＣＰＵ１３、エミュレーショ
ン・メモリ１４、メモリ割り付け回路１５、比較制御部
１６、及びエラーアドレス・ラッチ回路１７等を備えて
いる。なお、バスラインの途中には、ゲートが設けられ
ている。

【００１１】上記メモリ割り付け回路１５は、ユーザ・
メモリ１２のメモリ領域から比較対照を任意に抽出し、
エミュレーション・メモリ１４へ割り付けるための回路
である。このためメモリ割り付け回路１５は、例えば、
エミュレーションＣＰＵ１３が停止時に、ホスト・アド
レス・バス及びホスト・データ・バスに切り替え、割り
付けデータをホスト側より図示しない割り付け用メモリ
等に書き込んでおき、エミュレーションＣＰＵ１３が動
作時に、エミュレーション・アドレスの上位側入力に切
り替え、エミュレーション・アドレスに対応する割り付
け用メモリに書き込まれたデータを、エミュレーション
・メモリ１４及びユーザ・メモリ１２をアクセスする信
号とするとともに、ページ・アドレスとしてエミュレー
ション・メモリ・アドレスの上位側に出力する回路であ
る。

【００１２】上記比較制御部１６は、エミュレーション
・メモリ１４とユーザ・メモリ１２の内容を比較を行
い、一致していないときにはエラー信号を出力し、その
エラーを起こしたエミュレーション・データとユーザ・
データとを一時保持する回路である。また、エラーアド
レス・ラッチ回路１７は、比較制御部１６からエラー信
号が出力されたときに、エラーデータのアドレスを一時
保持するための回路である。

【００１３】図２は本発明実施例の比較制御部の内部構
成を説明するブロック図である。

【００１４】同図において、比較制御部１６は、エミュ
レーション・メモリ１４を読み出しエミュレーション・
メモリ・データ・バスを介して入力するデータを一時保
持するデータ・ラッチ回路２１と、同時にユーザ・メモ
リ１２を読み出しユーザ・メモリ・データ・バスを介し
て入力するデータを一時保持するデータ・ラッチ回路２
２と、これら両データ・ラッチ回路２１，２２で保持さ
れた両ラッチ・データを比較しエラー発生時にその時点
を示すエラー信号（タイミング信号）ＥＲＲ−を出力す
る比較回路２３と、ホスト・コンピュータ１１からのア
ドレスとステータス信号をデコードしてエラーデータに
関するリード要求やエラークリア要求を出力するデコー
ダ２４と、エラー発生時に両データ・ラッチ回路２１，
２２で保持された両ラッチ・データを一時保持しデコー
ダ２４からのデコード信号でエラーラッチ・データをホ
スト・データ・バスに出力するエラーデータ・ラッチ回
路２５と、比較回路２３からのエラー信号（ＥＲＲ
−）、デコーダ２４からのデコーダ信号、及びアドレス
信号（Ａ０，Ａ１）、エミュレーションＣＰＵステータ
ス信号（ＤＳＡＫ０−，１−）、エミュレーションＣＰ
Ｕバス幅信号（ＣＢＴＹＰ０，１）、エミュレーション
・メモリ・バス幅信号（ＥＭＢＴＹＰ０，１）、タイミ
ング信号（ＰＴＩＭＥ−）、リード／ライト信号（Ｒ／
Ｗ−）を入力し、上記の各回路への制御信号を出力する
制御回路２６とから構成されている。

【００１５】図３は本発明実施例の比較回路の内部構成
を説明するブロック図である。

【００１６】本実施例の比較回路２３のビット比較部分
は、エミュレーション・メモリ幅がユーザ・メモリ幅よ
り拡ければ、データ・バス比較ができるよう、データ・
バスの対応をとるようにした回路である。これは、エミ
ュレーション・メモリ１４がＣＰＵのバス幅によって、
そのメモリ幅を替えなくてもよいような汎用的な構造に
なっいるためである。そのため、データ・バスの対応は
次のようになっている。すなわち、エミュレーション・
メモリのデータ幅が８ビットの場合、対応するユーザ・
メモリのデータ幅は８ビットだけとなる。エミュレーシ
ョン・メモリのデータ幅が１６ビットの場合、対応する
ユーザ・メモリのデータ幅は８ビットと１６ビットのど
ちらかとなる。また、ユーザ・メモリ側での８ビット・
バスサイジングに対応する。エミュレーション・メモリ
のデータ幅が３２ビットの場合、対応するユーザ・メモ
リのデータ幅は８ビット、１６ビット、３２ビットのい
ずれかとなる。また、ユーザ・メモリ側での８ビット、
１６ビット・バスサイジングに対応する。

【００１７】また、比較データの入力から結果出力まで
を高速で行うため、８ブロックからなる８ビット比較回
路４１〜４８を備えている。この比較回路２３に入力す
る両データ・バス幅は、例えば、最大３２ビットであ
り、その両データ・バス幅を下位側から８ビットずつに
分け、それぞれ順にＬＬ，ＬＨ，ＨＬ，ＨＨとする。ま
た、比較回路の使い分けをするために、８ビット比較回
路４１〜４８には、それぞれイネーブル信号ＥＮ１〜Ｅ
Ｎ８が入力する。これらイネーブル信号ＥＮ１〜ＥＮ８
は、制御回路２６から出力される信号であり、エミュレ
ーションＣＰＵアドレス、ステータス情報等から生成さ
れる。

【００１８】図３において、まずエミュレーション・デ
ータＬＬは、第１の８ビット比較回路４１に、エミュレ
ーション・データＬＨは、第２及び第３の８ビット比較
回路４２，４３に、エミュレーション・データＨＬは、
第４及び第５の８ビット比較回路４４，４５に、エミュ
レーション・データＨＨは、第６、第７及び第８の８ビ
ット比較回路４６，４７，４８にそれぞれ入力される。
一方、ユーザ・データＬＬは、第１、第３、第５及び第
７の８ビット比較回路４１，４３，４５，４７に、ユー
ザ・データＬＨは、第２及び第８の８ビット比較回路４
２，４８に、ユーザ・データＨＬは、第４の８ビット比
較回路４４に、ユーザ・データＨＨは、第６の８ビット
比較回路４６にそれぞれ入力される。そして、第１〜第
８の８ビット比較回路４１〜４８には、それぞれ対応す
るイネーブル信号ＥＮ１〜ＥＮ８が入力され、各一致信
号ＥＱ１〜ＥＱ８が出力されるようになっている。

【００１９】図４は本発明実施例のエラー出力回路を説
明するブロック図である。

【００２０】同図において、エラー検出回路５１は、比
較回路２３の一部を構成し、第１〜第８の８ビット比較
回路４１〜４８から出力される一致信号ＥＱ１〜ＥＱ８
を入力して、そのいずれか１つの不一致があれば、エラ
ー信号ＥＲＲ−を出力する回路である。

【００２１】次に、上記構成のメモリ・アクセス・バス
・コンパレータの動作について説明する。

【００２２】まず、ホスト・コンピュータ１１よりメモ
リ割り付け回路１５に割り付けデータを設定する。すな
わち、エミュレーションＣＰＵ１３が停止時に、ホスト
・アドレス・バス及びホスト・データ・バスに切り替
え、割り付けデータをホスト側よりメモリ割り付け回路
１５の割り付け用メモリ等に書き込んでおく。従って、
これはユーザ・メモリがエミュレーション・メモリ１４
より大きい場合、エミュレーション・メモリ１４がカバ
ーできる大きさに切り出し比較対照にすることができ、
また、エミュレーションＣＰＵ１３以外からユーザ・メ
モリ１２の書き替えを行うような場合（例えば、ＤＭＡ
転送等）、比較対象外にすることもできる。図５は本発
明実施例のユーザ・メモリ空間をエミュレーション・メ
モリ空間に割り付けた図であり、例えば、ユーザ・メモ
リ１２のＡ空間をエミュレーション・メモリ１４のＣ空
間に、ユーザ・メモリ１２のＢ空間をエミュレーション
・メモリ１４のＤ空間に割り付けている。

【００２３】次に、ホスト・コンピュータ１１からユー
ザ・メモリ１２に所定のプログラムをロードする。この
とき、メモリ割り付け回路１５に設定した割り付けにし
たがって、対応するエミュレーション・メモリ１４空間
にも同時にロードする。すなわち、図５の例のように、
ユーザ・メモリ１２のＡ空間及びＢ空間にプログラムを
ロードすると同時に、それぞれに対応するエミュレーシ
ョン・メモリ１４のＣ空間及びＤ空間に同一のプログラ
ムをロードする。

【００２４】次に、エミュレーションＣＰＵ１３は、ユ
ーザ・メモリ１２のプログラム実行を開始する。例え
ば、エミュレーションＣＰＵ１３がユーザ・メモリ１２
（図５に示したＡ空間）からユーザ・データ・バスを介
して、コードフェッチを行った場合、このコードフェッ
チのデータは、比較制御部１６の一方に入力される。ま
た、同時にエミュレーションＣＰＵ１３アドレスは、メ
モリ割り付け回路１５で（図５に示すＣ空間アクセスの
ため）エミュレーション・アドレスに変換され、エミュ
レーション・メモリ１４は、入力されたエミュレーショ
ン・アドレスのコードを比較制御部１６の他方に入力す
る。この比較制御部１６は、当然等しいはずの双方のコ
ードの比較を行い、一致していなければエラー信号を出
力し、コードフェッチ時にエラーが発生したことを示
す。上記の動作は、コードフェッチ時を例に説明した
が、データリード時も同様である。このエラー信号が出
力された場合、比較制御部１６は、後に詳細に説明する
ように、エラーを起こしたユーザ・データとエミュレー
ション・データを一時保持する。また、エラーデータの
アドレスは、エラーアドレス・ラッチ回路１７に一時保
持される。そして、エラー信号は、ホスト・コンピュー
タ１１にエラーを通知する他に、他のモジュールのトリ
ガ信号として外部へ出力される。

【００２５】プログラム実行中、エミュレーションＣＰ
Ｕ１３が比較空間対象にライトアクセスを発生した場合
には、データの一致を保つために、ユーザ・メモリ１２
とエミュレーション・メモリ１４にライトする。このと
きライトされるエミュレーション・メモリ・アドレス
は、コードフェッチやデータリードと同様にメモリ割り
付け回路１５によってアドレス変換される。ライトデー
タは、比較制御部１６に入力されるが、比較は行われな
い。

【００２６】次に、図２に示す比較制御部１６の動作を
説明する。まず、両データ・ラッチ回路２１，２２は、
制御回路２６から出力されるリードタイミング信号で、
エミュレーション・メモリ・データとユーザ・メモリ・
データを一時保持する。比較回路２３は、両ラッチデー
タを入力し比較する。この比較回路２３でエラーが検出
されると、制御回路２６にエラー信号ＥＲＲ−を出力す
る。この制御回路２６は、比較回路２３からのエラー信
号の入力で、エラーデータ・ラッチ回路２５にラッチ信
号を出力する。また、比較制御部１６外にエラー信号の
発生した時点を示す（タイミング）ＥＲＲ−信号と、エ
ラーの発生を示す通知（エラー信号をラッチした）ＥＲ
ＲＬ−信号を出力する。デコーダ２４は、ホスト・コン
ピュータ１１から与えられるアドレスとステータス情報
をデコードして、リード要求やエラークリア要求を各回
路に出力する。エラーデータ・ラッチ回路２５は、制御
回路２６からのエラー入力でラッチデータを一時保持
し、これをエラーラッチデータとする。また、デコーダ
２４からのデコード信号でエラーラッチデータがホスト
・データ・バスに出力される。

【００２７】次に、図３に示す比較回路１６の動作を説
明する。比較回路１６は、８ブロックの８ビット比較回
路４１〜４８を備え、入力されるバス幅は、最大３２ビ
ットであり、これを８ビットずつに分け、下位側からＬ
Ｌ，ＬＨ，ＨＬ，ＨＨとしている。エミュレーション・
データとユーザ・データのバス幅が同じ場合には、対応
するデータ同士が比較される。例えば、両データ幅が３
２ビットの場合には、それぞれ対応するＬＬ，ＬＨ，Ｈ
Ｌ，ＨＨのデータ同士が比較される。従って、同図に示
す回路においては、第１、第２、第４、第６の８ビット
比較回路４１，４２，４４，４６で比較が行われる。お
互いのデータバス幅が異なる場合、例えば、エミュレー
ション・データ・バス幅が３２ビット、ユーザ・データ
・バス幅が１６ビットのときには、比較動作が２回に分
けられる。すなわち、ユーザ・データＬＬ、ＬＨとエミ
ュレーション・データＬＬ、ＬＨの比較が、第１、第２
の８ビット比較回路４１，４２で比較が行われ、ついで
ユーザ・データＬＬ、ＬＨとエミュレーション・データ
ＨＬ、ＨＨの比較が、第５、第８の８ビット比較回路４
５，４８で比較が行われる。このような比較回路２３の
第１〜第８の８ビット比較回路４１〜４８の使い分け
は、エミュレーションＣＰＵ１３アドレス／ステータス
情報から生成され制御回路２６から出力されるイネーブ
ル信号ＥＮ１〜ＥＮ８で行われる。すなわち、イネーブ
ル信号ＥＮ１〜ＥＮ８がハイレベルのときに、それぞれ
に対応する８ビット比較回路４１〜４８が動作する。そ
して、各８ビット比較回路４１〜４８は、対応するイネ
ーブル信号ＥＮ１〜ＥＮ８がローレベルのとき、一致信
号ＥＱ１〜ＥＱ８をハイレベルとする。そして、イネー
ブル信号ＥＮ１〜ＥＮ８がハイレベルのとき、対応する
比較回路する８ビット比較回路４１〜４８がデータの比
較動作を行い、不一致時に一致信号をローレベルとす
る。

【００２８】次の、エラー出力回路５１では、上記の一
致信号ＥＱ１〜ＥＱ８の内、１つでも不一致があれば、
ＥＲＲ信号をハイレベルにする。

【００２９】図６は本発明実施例の比較制御部の比較動
作を示すタイムチャートである。

【００３０】まず、入力されたエミュレーション・メモ
リ・データＥとユーザ・メモリ・データＦとは、エミュ
レーションＣＰＵ１３のリード／ライトタイミング信号
であるＰＴＩＭＥ−信号の立ち上がりで一旦ラッチされ
る（図６のａ）。次に、比較回路２３は、エミュレーシ
ョン・メモリ・ラッチデータＥ’とユーザ・メモリ・ラ
ッチ・データＦ’とを比較し、不一致ならばＥＲＲ−信
号をローレベルとする（図６のｂ）。このＥＲＲ−信号
は、比較データが不一致の間ローレベルとなる（図６の
ｃ）。ＥＲＲＬ−信号は、ＥＲＲ−信号をＰＴＩＭＥ−
信号の立ち上がりでラッチした信号である（図６の
ｄ）。このＰＴＩＭＥ−信号は、ホスト・コンピュータ
１１からのエラークリア要求があるまで保持される。

【００３１】上記構成のメモリ・アクセス・バス・コン
パレータによれば、ユーザ・メモリ１２とエミュレーシ
ョン・メモリ１４に同じプログラムをダウン・ロード
し、ユーザ・メモリ１２のプログラムを実行し、エミュ
レーションＣＰＵ１３によるライト動作ではユーザ・モ
メリ１２とエミュレーション・メモリ１４の両メモリに
ライトして両データの一致を保つ。そして、エミュレー
ションＣＰＵ１３のリード動作時に、比較制御部１６の
比較回路２３においてユーザ・メモリ１２とエミュレー
ション・メモリ１４のデータ・バス比較を行い、不一致
の場合に不一致信号を出力し、その不一致のアドレスと
データをエラーアドレス・ラッチ回路１７やエラーデー
タ・ラッチ回路２５に記憶しておくため、メモリのデー
タ化けやリードミス、あるいはプログラム・ミスを発見
することが容易になる。また、不一致のアドレスとデー
タを記憶しているため、リード・ミスを起こしたアドレ
スやデータの特定ができる。従って、ユーザ・メモリで
動作するターゲット・システムで動作不良が起こった場
合でも、簡単に現象を捕まえることができ、その現象に
あった適切な対処を短時間で行うことができる。

【００３２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、エミュレーションＣＰＵによるライト動作でユー
ザ・メモリとエミュレーション・メモリの両メモリにラ
イトして両メモリのデータの一致を保ち、また、ユーザ
・メモリとエミュレーション・メモリ両メモリのデータ
不一致を検出する比較回路を設け、不一致を検出したと
きに、その不一致のアドレスとデータをラッチ回路に記
憶することで、ユーザ・メモリで動作するターゲット・
システムで動作不良が起こった場合でも、メモリのデー
タ化けやリード・ミスによるものか、あるいはプログロ
ム・ミスによるものか簡単に現象を捕まえることがで
き、その現象にあった適切な対処を短時間で行うことが
できる効果がある。

【図面の簡単な説明】

【図１】本発明実施例のメモリ・アクセス・バス・コン
パレータを説明する全体ブロック図である。

【図２】本発明実施例の比較制御部の内部構成を説明す
るブロック図である。

【図３】本発明実施例の比較回路の内部構成を説明する
ブロック図である。

【図４】本発明実施例のエラー出力回路を説明するブロ
ック図である。

【図５】本発明実施例のユーザ・メモリ空間をエミュレ
ーション・メモリ空間に割り付けた図である。

【図６】本発明実施例の比較制御部の比較動作を示すタ
イムチャートである。

【符号の説明】

１０ エミュレータ部 １１ ホスト・コンピュータ １２ ユーザ・メモリ １３ エミュレーションＣＰＵ １４ エミュレーション・メモリ １５ メモリ割り付け回路 １６ 比較制御部 １７ エラーアドレス・ラッチ回路 ２１，２２ データ・ラッチ回路 ２３ 比較回路 ２４ デコーダ ２５ エラーデータ・ラッチ回路 ２６ 制御回路 ４１〜４８ ８ビット比較回路 ５１ エラー出力回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ユーザ・メモリの領域から比較対象を抽
   出し、エミュレーション・メモリの領域へ割り付けるメ
   モリ割り付け回路を有し、該ユーザ・メモリのプログラ
   ムをエミュレーションＣＰＵで実行するエミュレーショ
   ン・システムにおいて、 前記ユーザ・メモリとエミュレーション・メモリに同じ
   プログラムをロードし、前記エミュレーションＣＰＵに
   よるライト動作では、前記ユーザ・メモリとエミュレー
   ション・メモリの両メモリにライトし、前記エミュレー
   ションＣＰＵによるリード動作では、前記ユーザ・メモ
   リとエミュレーション・メモリ両メモリのデータ不一致
   を検出する比較回路を設けるとともに、その不一致のア
   ドレスとデータを記憶するラッチ回路を設けたことを特
   徴とするメモリ・アクセス・バス・コンパレータ。