JPH07253908A

JPH07253908A - メモリアクセス装置

Info

Publication number: JPH07253908A
Application number: JP6042982A
Authority: JP
Inventors: Fumihiko Anzai; 文彦安西
Original assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Current assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Priority date: 1994-03-15
Filing date: 1994-03-15
Publication date: 1995-10-03

Abstract

(57)【要約】【目的】メモリ内容の変化をより正確に把握し、メモリ
の内容を任意の時点の状態に復元してメモリに記憶され
た内容を通して各部の動作状態の推移に対する確認を容
易にすることにより、プログラム開発等の作業を容易に
し、また、各トレースメモリに論理回路等を用いてメモ
リアクセス情報を自動的に書き込むことにより、プログ
ラムの変更、開発といった手間を省くとともに、他の装
置に対して容易に適用させることを目的とする。【構成】メモリアクセス実行手段２がメモリ１にデータ
を書き込むとき、該データが書き込まれるアドレスから
自動的にデータを読み出し、メモリアクセス情報をアク
セス情報記憶手段３に書き込む自動読出手段４と、アク
セス情報記憶手段３に記憶されたメモリアクセス情報
を、メモリ１のアドレス毎に対応せて比較する比較手段
５と、比較手段５の比較結果に基づいて、アクセス情報
記憶手段３に記憶されたデータをメモリ１に書き込む復
元手段６とを具備している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリからのデータの
読み出し、メモリへのデータの書き込みのメモリアクセ
スにおける各種情報を記憶し、該記憶した各種情報に基
づいて、メモリに記憶された内容の変化を把握するメモ
リアクセス装置に関する。

【０００２】

【従来の技術】メモリに対してデータの書き込み、読み
出しを行うメモリアクセス装置は、現代において殆どの
機器が備えている。図９は、一般的なメモリアクセス装
置（第１の従来例）の構成を示すブロック図であり、同
図を参照して、その動作を説明する。

【０００３】ＣＰＵ（CENTRAL PROCESSOR UNIT）８１が
メモリ８２のデータを読み出す場合、データを読み出す
アドレスをアドレスバス８３に出力し、ＲＥ（リードイ
ネーブル）信号をアクティブ（＝１）にする。ＤＥＣ
（デコーダ）８４は、ＣＰＵ８１がアドレスバス８３に
出力した上位アドレスの値をデコードしてＣＳ信号を生
成し、メモリ８２に出力する。

【０００４】ＣＳ信号を入力したメモリ８２は、アドレ
スバス８３からＣＰＵ８１が出力したアドレスの下位の
ビットを入力することにより、データを読み出すアドレ
スを確定し、ＲＥ信号を入力して確定したアドレスのデ
ータをデータバス８５に出力する。データバス８５にデ
ータが出力されると、ＷＡＩＴ回路８６は、ＲＥＡＤＹ
信号をＣＰＵ８１に出力する。ＣＰＵ８１は、ＲＥＡＤ
Ｙ信号を入力すると、データバス８５に出力されたデー
タを取り込み、次の処理に移行する。

【０００５】一方、ＣＰＵ８１がメモリ８２にデータを
書き込む場合、データを書き込むアドレスをアドレスバ
ス８３、書き込むデータをデータバス８５に各々出力
し、ＷＥ（ライトイネーブル）信号をアクティブ（＝
１）にする。ＤＥＣ８４は、ＣＰＵ８１がアドレスバス
８３に出力した上位アドレスの値をデコードしてＣＳ信
号を生成し、メモリ８２に出力する。

【０００６】ＣＳ信号を入力したメモリ８２は、アドレ
スバス８３からＣＰＵ８１が出力したアドレスの下位の
ビットを入力することにより、データを書き込むアドレ
スを確定し、ＷＥ信号を入力してデータバス８５上のデ
ータを取り込み、取り込んだデータを確定したアドレス
に上書きすることにより、メモリ８２のデータを書き換
える。データの書き込みが終了すると、ＷＡＩＴ回路８
６は、ＲＥＡＤＹ信号をＣＰＵ８１に出力する。ＣＰＵ
８１は、ＲＥＡＤＹ信号を入力すると、データバス８５
に対するデータの出力を終了し、次の処理に移行する。

【０００７】このようなメモリアクセス装置は、メモリ
へのデータの書き込み、データの読み出しといったメモ
リアクセスを実行するだけであり、メモリアクセスが実
際に実行されたか否かを確認することができないという
不都合があった。このため、メモリアクセスの実行状態
を確認するトレース機能を備えたメモリアクセス装置が
提供されている。図１０は、トレース機能を備えたメモ
リアクセス装置（第２の従来例）の構成を示すブロック
図であり、同図を参照して、第２の従来例について説明
する。図１０において、図９に示した構成と同じもの
は、同一の符号を用いている。

【０００８】図１０に示す如く、第２の従来例では、図
９に示した第１の従来例の構成に加え、メモリ８２に対
するアクセス情報を記憶するアドレストレースメモリ９
１、データトレースメモリ９２、及びＷＥ信号トレース
メモリ９３の各トレースメモリと、各トレースメモリを
駆動するためのトレース回路９４とを具備している。ト
レース回路９４は、ＯＲゲート９４ａと、各トレースメ
モリのアドレスを指定するカウンタ９４ｂとから構成さ
れ、カウンタ９４ｂがカウントした値は、バス９５を介
して各トレースメモリに入力される。

【０００９】以上の構成において、先ず、ＣＰＵ８１が
メモリ８２からデータを読み出す場合の動作について説
明する。ＣＰＵ８１は、データを読み出すアドレスをア
ドレスバス８３に出力し、ＲＥ信号をアクティブにす
る。ＤＥＣ８４は、ＣＰＵ８１がアドレスバス８３に出
力したアドレスの値をデコードしてＣＳ信号を生成し、
メモリ８２、及び各トレースメモリに出力する。

【００１０】ＣＳ信号を入力したメモリ８２は、アドレ
スバス８３からＣＰＵ８１が出力したアドレスの下位の
ビットを入力することにより、データを読み出すアドレ
スを確定し、ＲＥ信号を入力して確定したアドレスのデ
ータをデータバス８５に出力する。

【００１１】トレース回路９４のＯＲゲート９４ａは、
ＣＰＵ８１から出力されたＲＥ信号とＷＥ信号の論理和
をとり、各トレースメモリにＷＥ信号として出力する。
各トレースメモリは、ＣＳ信号、ＷＥ信号を入力する
と、カウンタ９４ｂのカウント値をアドレスとして、ア
ドレストレースメモリ９１はアドレスバス８３上のデー
タ、データトレースメモリ９２はデータバス８５上のデ
ータ、ＷＥ信号トレースメモリ９３はＣＰＵ８１が出力
しているＷＥ信号（このとき、ノンアクティブ＝０）を
各々書き込む。

【００１２】各トレースメモリへのデータの書き込みが
終了すると、カウンタ９４ｂはカウント値をインクリメ
ントし（この値が各トレースメモリに書き込む次のアド
レスになる）、ＷＡＩＴ回路８６は、ＲＥＡＤＹ信号を
ＣＰＵ８１に出力する。ＣＰＵ８１は、ＲＥＡＤＹ信号
を入力すると、データバス８５に出力されたデータを取
り込み、次の処理に移行する。

【００１３】次に、ＣＰＵ８１がメモリ８２にデータを
書き込む場合について説明する。ＣＰＵ８１は、データ
を書き込むアドレスをアドレスバス８３、書き込むデー
タをデータバス８５に各々出力し、ＷＥ信号をアクティ
ブにする。ＤＥＣ８４は、ＣＰＵ８１がアドレスバス８
３に出力したアドレスの値をデコードしてＣＳ信号を生
成し、メモリ８２、及び各トレースメモリに出力する。

【００１４】ＣＳ信号を入力したメモリ８２は、アドレ
スバス８３からＣＰＵ８１が出力したアドレスの下位の
ビットを入力することにより、書き込むデータのアドレ
スを確定し、ＷＥ信号を入力してデータバス８５上のデ
ータを取り込み、取り込んだデータを確定したアドレス
に上書きすることにより、メモリ８２のデータを書き換
える。

【００１５】ＣＰＵ８１から出力されたＷＥ信号がアク
ティブになると、ＯＲゲート９４ａの出力（ＷＥ信号）
もアクティブに切り換わる。各トレースメモリは、ＣＳ
信号、ＷＥ信号を入力すると、カウンタ９４ｂのカウン
ト値をアドレスとして、アドレストレースメモリ９１は
アドレスバス８３上のデータ、データトレースメモリ９
２はデータバス８５上のデータ、ＷＥ信号トレースメモ
リ９３はＣＰＵ８１が出力しているＷＥ信号（このと
き、アクティブ＝１）を各々書き込む。

【００１６】各トレースメモリへの書き込みが終了する
と、カウンタ９４ｂはカウント値をインクリメントし、
ＷＡＩＴ回路８６は、ＲＥＡＤＹ信号をＣＰＵ８１に出
力する。ＣＰＵ８１は、ＲＥＡＤＹ信号を入力すると、
データバス８５へのデータの出力を終了し、次の処理に
移行する。

【００１７】このように、メモリアクセスを実行する毎
に各トレースメモリにアドレス、データ、ＷＥ信号をメ
モリアクセス情報として書き込むので、ＣＰＵ８１は、
メモリ８２のアドレス毎に対応させ、これらの書き込ま
れたデータを読み出して確認することにより、メモリア
クセスが実際に実行されたか否か判断することができ
る。

【００１８】

【発明が解決しようとする課題】しかしながら、前述し
た第２の従来例のようなメモリアクセス装置によれば、
特定した対象によるメモリアクセスが実際に実行された
か否か判断することができるが、特定した対象以外によ
ってもメモリアクセスは実行できるため、特定した対象
によるメモリアクセス情報だけではメモリに書き込まれ
ている内容の変化を正確に把握できないという問題点が
あった。

【００１９】前述した問題点について、図１０に示した
第２の従来例を例にとって具体的に説明する。第２の従
来例において、特定された（トレースされる）対象はＣ
ＰＵ８１であり、ＣＰＵ８１によるメモリアクセスは、
例えば、図１１に示すように各トレースメモリに格納さ
れる。図１１において、時間経過は上から下に向かって
おり、シーケンス番号は発生した事象の順序を示す。従
って、図１１に示す内容は、メモリ８２の１０００番地
のアドレスからデータとして３０を読み出した後、２０
００番地のアドレスにデータの４０を書き込み、以下、
同様に、３０００番地から５０を読み出し、４０００番
地に６０を書き込み、２０００番地から４０を読み出
し、４０００番地から６０を読み出し、２０００番地に
１００を書き込むことが、シーケンス番号順に行われた
ことを表している。

【００２０】メモリ８２からデータを読み出す場合、読
み出したデータ、データが読み出されたアドレス等のメ
モリアクセス情報は、各トレースメモリに記憶されてい
るので、各トレースメモリに記憶されているメモリアク
セス情報を読み出し、メモリ８２のアドレス毎に対応さ
せて読み出したデータを比較することにより、メモリの
内容の変化を把握することができる。しかし、データを
書き込む場合、データを書き込むアドレスに記憶されて
いたデータを把握することができない。

【００２１】最近では、ＤＭＡＣ（DIRECT MEMORY ACCE
SS CONTROLLER ）の他に、多重処理、各処理を専用に実
行させる、システムの信頼性を向上させる等の目的で複
数のＣＰＵ（マルチＣＰＵ）を備えた機器も増えてきて
いる。これらは、各自メモリアクセスを実行することが
できるので、一つのＣＰＵだけをトレースしてもメモリ
の内容の変化を正確に把握することができないことを意
味している。例えば、図１１に示した例において、シー
ケンス番号９で２０００番地に１００を書き込んでいる
が、２０００番地に書き込まれていたデータを把握する
ことはできない。

【００２２】このように、メモリの内容の変化を正確に
把握するには、第２の従来例のように各トレースメモリ
にメモリアクセス情報を記憶させるだけでは足りないこ
とがわかる。メモリの内容の変化を正確に把握するに
は、備えられたＣＰＵ及びＤＭＡＣ等の全てのメモリア
クセス実行手段をトレースしなければならないが、この
方法では、メモリアクセスに要する時間がこれらを備え
る程長くかかり、処理速度が低下するので実用的ではな
い。特にＤＭＡＣは、多量のデータを短い時間で転送す
るためのものであり、この方法ではＤＭＡＣを搭載する
必要がないことにもなる。

【００２３】しかし、指定したアドレスにデータを書き
込む前に、このアドレスに記憶されたデータを読み出
し、読み出したデータ、データを読み出したアドレス等
をメモリアクセス情報として各トレースメモリに記憶さ
せれば、処理速度をあまり低下させることなく、メモリ
の内容の変化をより正確に把握することができる。

【００２４】また、第２の従来例では、メモリアクセス
情報の各トレースメモリへの書き込みをトレース回路９
４により行っているが、第２の従来例の構成において、
メモリ８２へデータを書き込むときに、データを書き込
むメモリ８２のアドレスからデータを読み出す機能を付
加させる場合、プログラムの修正等の新たなプログラム
開発を伴うことになるため、煩雑な作業が必要となり、
面倒であるという問題点がある。これは、第２の従来例
のような構成のメモリアクセス装置に対して、容易にこ
の機能を付加することができないことを意味する。

【００２５】また、メモリへの誤った書き込みは、一般
に、ソフト上、ハード上の誤動作等により発生する。こ
のため、メモリへの誤った書き込みが行われた場合、こ
の誤った書き込みが行われた原因を分析しなければなら
ないが、メモリへ誤って書き込まれたデータ、誤った書
き込みが行われた時期等が特定できない場合、原因の分
析が容易ではなく、プログラムのデバック等が難しいと
いう問題点がある。

【００２６】本発明は、上記問題点に鑑みてなされたも
ので、メモリ内容の変化をより正確に把握することを目
的とする。また、メモリの内容を任意の時点の状態に復
元し、メモリに記憶された内容を通して各部の動作状態
の推移に対する確認を容易にすることにより、プログラ
ム開発等の作業を容易にすることを目的とする。

【００２７】また、各トレースメモリに論理回路等を用
いてメモリアクセス情報を自動的に書き込むことによ
り、プログラムの変更、開発といった手間を省くととも
に、他の装置に対して容易に本発明を適用させることを
目的とする。

【００２８】

【課題を解決するための手段】図１を参照して、本発明
のメモリアクセス装置について説明する。本発明のメモ
リアクセス装置は、メモリ１からのデータの読み出し、
メモリ１へのデータの書き込みのメモリアクセスを実行
するメモリアクセス実行手段２と、メモリ１から読み出
したデータ、該データが読み出されたアドレス等のメモ
リアクセス情報を記憶するアクセス情報記憶手段３と、
メモリアクセス実行手段２がメモリ１にデータを書き込
むとき、該データが書き込まれるアドレスから自動的に
データを読み出してアクセス情報記憶手段３に書き込む
自動読出手段４と、アクセス情報記憶手段３に記憶され
たメモリアクセス情報を、メモリ１のアドレス毎に対応
させて比較する比較手段５とを具備している。

【００２９】また、本発明のメモリアクセス装置は、前
述した構成に加えて、比較手段５の比較結果に基づい
て、アクセス情報記憶手段３からデータを読み出してメ
モリ１に書き込む復元手段６を備えている。

【００３０】なお、前述した構成において、自動読出手
段４は、論理回路と、論理回路の出力により、メモリア
クセス実行手段２へ出力されるデータ、メモリアクセス
実行手段２からメモリ１へ出力されるデータを管理する
管理手段とからなることが望ましい。

【００３１】

【作用】本発明のメモリアクセス装置は、メモリアクセ
ス実行手段２がメモリ１にデータを書き込む場合、デー
タを書き込む前に、自動読出手段４がデータを書き込む
アドレスに記憶されているデータを自動的に読み出し、
読み出したデータ、アドレス等のメモリアクセス情報を
アクセス情報記憶手段３に記憶させる。アクセス情報記
憶手段３に記憶されたデータは、メモリ１のアドレス毎
に対応させて比較手段が読み出して比較することによ
り、メモリ１に記憶された内容の変化を検出する。復元
手段６は、比較手段５の比較結果に従い、メモリ１に記
憶された内容の変化に応じてアクセス情報記憶手段３に
記憶されたデータをメモリ１に書き込むことにより、メ
モリ１に記憶された内容を任意の時点の状態に復元す
る。また、自動読出手段４は、論理回路等により構成さ
れ、これにより、メモリ１からのデータの読み出し、ア
クセス情報記憶手段３へのメモリアクセス情報の書き込
みを自動的に実行する。

【００３２】

【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。図２は、本実施例によるメモリア
クセス装置の構成を示すブロック図である。

【００３３】図２に示す如く、メモリアクセス装置は、
各種信号、データを出力し、メモリアクセスを実行する
ＣＰＵ（CENTRAL PROCESSOR UNIT）１１と、データの書
き込み、及び読み出しが行われるメモリ１２と、ＣＰＵ
１１により指定されたメモリ１２のアドレスを駆動する
ためのＤＥＣ（デコーダ）１３と、所定のタイミングで
ＲＥＡＤＹ信号を出力するＷＡＩＴ回路１４と、ＯＲゲ
ート１５ａ、及びカウンタ（リングカウンタ）１５ｂと
からなるトレース回路１５と、メモリアクセスにおける
各種データを格納するアドレストレースメモリ１６、デ
ータトレースメモリ１７、及びＷＥ信号トレースメモリ
１８の各トレースメモリと、メモリ１２のデータが書き
込まれるアドレスからデータを自動的に読み出す自動読
出回路１９と、データの転送に使用されるデータバス２
０、アドレスバス２１、及びバス２２とから構成され
る。

【００３４】図３は、図２に示した自動読出回路１９を
示すブロック図であり、ＪＫフリップフロップ３１と、
ＡＮＤゲート３２、３３、３４、及び３５と、ＯＲゲー
ト３６及び３７と、バッファ３８とが、図示の如く接続
されている。このＪＫフリップフロップ３１は、ＣＰ入
力端子から入力するクロック（ＣＬＫ）によって動作す
るエッジトリガ型のものである。

【００３５】以上の構成において、ＣＰＵ１１がメモリ
１２からデータを読み出す場合、ＣＰＵ１１がメモリ１
２にデータを書き込む場合の順序で、その動作を説明す
る。ＣＰＵ１１がメモリ１２からデータを読み出す場
合、ＣＰＵ１１は、先ず、データを読み出すアドレスを
アドレスバス２１に出力し、ＲＥ（リードイネーブル）
信号をアクティブ（＝１）にする。ＤＥＣ１３は、ＣＰ
Ｕ１１がアドレスバス２１に出力したアドレスの値をデ
コードしてＣＳ信号を生成し、メモリ１２、及び各トレ
ースメモリに出力する。

【００３６】ＣＳ信号を入力したメモリ１２は、アドレ
スバス２１からＣＰＵ１１が出力したアドレスの下位の
ビットを入力することにより、データを読み出すアドレ
スを確定し、ＲＥ信号を入力して確定したアドレスに記
憶されているデータをデータバス２０に出力する。

【００３７】トレース回路１５のＯＲゲート１５ａは、
自動読出回路１９から出力されたＲＥ信号とＷＥ信号の
論理和をとり、各トレースメモリにＷＥ信号として出力
する。ＣＰＵ１１から出力されたＲＥ信号は、図３に示
す如く、ＯＲゲート３６にそのまま入力されており、従
って、自動読出回路１９は、ＣＰＵ１１から入力したＲ
Ｅ信号をそのまま出力することになる。

【００３８】各トレースメモリは、ＣＳ信号、ＷＥ信号
を入力すると、カウンタ１５ｂのカウント値をアドレス
として、アドレストレースメモリ１６はアドレスバス２
１上のデータ、データトレースメモリ１７はデータバス
２０上のデータ、ＷＥ信号トレースメモリ１８は自動読
出回路１９が出力しているＷＥ信号を各々書き込む。

【００３９】ＣＰＵ１１から出力されたＷＥ信号（ノン
アクティブ＝０）はＡＮＤゲート３２に入力され、この
ＡＮＤゲート３２の出力が自動読出回路１９から出力さ
れるＷＥ信号となる。従って、このとき、ＷＥ信号トレ
ースメモリ１８には“０”が書き込まれる。

【００４０】また、自動読出回路１９は、ＣＰＵ１１と
データバス２０間のデータの流れをバッファ３８により
管理する。バッファ３８は、ＲＥ信号がアクティブにな
ると、データバス２０からＣＰＵ１１へデータを通し、
ＡＮＤゲート３２の出力であるＷＥ信号がアクティブに
なるとＣＰＵ１１からデータバス２０へデータを通す。
このバッファ３８により、データの流れを管理し、デー
タバス２０上におけるデータの衝突を回避している。

【００４１】各トレースメモリへのデータの書き込みが
終了すると、カウンタ１５ｂはカウント値をインクリメ
ントし（この値が各トレースメモリの次のアドレスにな
る）、ＷＡＩＴ回路１４は、ＲＥＡＤＹ信号を自動読出
回路１９、即ち、ＡＮＤゲート３４及び３５、ＪＫフリ
ップフロップ３１のＪ入力端子に出力する。ＡＮＤゲー
ト３４には、他にＣＰＵ１１からＲＥ信号が入力され、
ＡＮＤゲート３４の出力はＯＲゲート３７に入力され
る。このとき、ＣＰＵ１１から出力されているＲＥ信号
はアクティブであり、従って、ＷＡＩＴ回路１４が出力
したアクティブのＲＥＡＤＹ信号は、そのままＣＰＵ１
１に入力されることになる。なお、ＪＫフリップフロッ
プ３１は、ＣＰＵ１１から出力されたＷＥ信号（このと
きはノンアクティブ＝０である）の否定をＲ入力端子か
ら入力しているので、そのＱ出力端子の出力は“０”の
ままである。

【００４２】ＣＰＵ１１は、自動読出回路１９からＲＥ
ＡＤＹ信号を入力すると、データバス２０に出力された
データをバッファ３８を介して取り込み、次の処理に移
行する。

【００４３】次に、ＣＰＵ１１がメモリ１２にデータを
書き込む場合の動作について説明する。データを書き込
む場合、ＣＰＵ１１は、先ず、データを書き込むアドレ
スをアドレスバス２１、書き込むデータを自動読出回路
１９に各々出力し、ＷＥ信号をアクティブにする。

【００４４】ＣＰＵ１１が自動読出回路１９にデータを
出力したとき、ＡＮＤゲート３２の出力は“０”であ
り、このため、ＣＰＵ１１が出力したデータはバッファ
３８の所で止められる。一方、ＣＰＵ１１から出力され
たＷＥ信号は、ＡＮＤゲート３２、３３、及び３５に入
力され、ＪＫフリップフロップ３１のＲ入力端子に否定
されて入力される。これによりＪＫフリップフロップ３
１は、Ｊ入力端子から入力した信号により動作（Ｋ入力
端子は接地されている）する状態に移行する。

【００４５】ＣＰＵ１１がアクティブのＷＥ信号を出力
した時点におけるＪＫフリップフロップ３１のＱ出力端
子の出力は“０”である。Ｑ出力端子の出力は、ＡＮＤ
ゲート３２に入力され、その否定がＡＮＤゲート３３に
入力される。このため、ＡＮＤゲート３２の出力、即
ち、自動読出回路１９から出力されたＷＥ信号は“０”
であり、ＡＮＤゲート３３の出力は“１”である。ＡＮ
Ｄゲート３３の出力はＯＲゲート３６に入力されている
ので、自動読出回路１９から出力されるＲＥ信号は
“１”となる。

【００４６】一方、ＤＥＣ１３は、ＣＰＵ１１がアドレ
スバス２１に出力したアドレスの値をデコードしてＣＳ
信号を生成し、メモリ１２、及び各トレースメモリに出
力する。ＣＳ信号を入力したメモリ１２は、アドレスバ
ス２１からＣＰＵ１１が出力したアドレスの下位のビッ
トを入力することにより、メモリ１２のアドレスを確定
する。

【００４７】自動読出回路１９からはアクティブのＲＥ
信号が出力されているので、メモリ１２から確定したア
ドレスのデータがデータバス２０に出力され、各トレー
スメモリに対してアクティブのＷＥ信号が入力される。
これにより、各トレースメモリは、バス２２に出力され
ているカウンタ１５ｂのカウント値をアドレスとして、
アドレスバス２１上のデータ、データバス２０上のデー
タ、及び自動読出回路１９から出力されているＷＥ信号
を各々格納する。

【００４８】各トレースメモリがデータの格納を終了す
ると、カウンタ１５ｂはカウント値をインクリメント
し、ＷＡＩＴ回路１４は、ＲＥＡＤＹ信号を自動読出回
路１９に出力する。

【００４９】自動読出回路１９に出力されたＲＥＡＤＹ
信号により、ＪＫフリップフロップ３１はターンオンす
るが、このターンオンはＣＰ入力端子から入力するクロ
ックの立ち上がりに同期するので、ＷＡＩＴ回路１４が
出力したＲＥＡＤＹ信号よりも遅れてターンオンする
（図４参照）。このため、ＣＰＵ１１は、このときＷＡ
ＩＴ回路１４から出力されたＲＥＡＤＹ信号により次の
処理に移行することなく、メモリ１２へのデータの書き
込み処理を実行している状態を維持する。

【００５０】ＪＫフリップフロップ３１がターンオンす
ると、ＡＮＤゲート３２は“１”、ＡＮＤゲート３３は
“０”に各々出力が切り換わり、また、ＯＲゲート３６
の出力は“０”に切り換わる。これにより、自動読出回
路１９からは、アクティブのＷＥ信号、ノンアクティブ
のＲＥ信号が出力され、ＣＰＵ１１からは、バッファ３
８を介してデータがデータバス２０に出力される。

【００５１】このように、ＣＰＵ１１とデータバス２０
間は、バッファ３８を用いてデータが流れる方向を切り
換えるため、ＣＰＵ１１から出力されたデータと、メモ
リ１２から出力されたデータとがデータバス２０上で衝
突するのを防止できる。

【００５２】メモリ１２は、自動読出回路１９から出力
されたＷＥ信号を入力すると、データバス２０上のデー
タを取り込み、データを読み出したアドレスに取り込ん
だデータを上書きする。トレース回路１５から出力され
るＷＥ信号はアクティブであるので、各トレースメモリ
は、インクリメントされたカウンタ１５ｂのカウント値
をアドレスとして、アドレスバス２１上のデータ、デー
タバス２０上のデータ、自動読出回路１９が出力してい
るＷＥ信号を各々書き込む。

【００５３】各トレースメモリの書き込みが終了する
と、カウンタ１５ｂはカウント値を再度インクリメント
し、ＷＡＩＴ回路１４は、ＲＥＡＤＹ信号を再び自動読
出回路１９に出力する。このとき、ＡＮＤゲート３５に
は、ＣＰＵ１１及びＡＮＤゲート３２から“１”が入力
されているので、ＡＮＤゲート３５の出力は“１”とな
る。このため、ＯＲゲート３７の出力が“１”に切り換
わり、ＣＰＵ１１に“１”のＲＥＡＤＹ信号が出力され
る。ＣＰＵ１１は、ＲＥＡＤＹ信号を入力すると、自動
読出回路１９へのデータの出力を終了し、次の処理に移
行する。

【００５４】図４は、前述した一連の各部における動作
状態例を示すタイミングチャートである。同図におい
て、ＣＬＫはクロック、ＷＥ入力及びＲＥ入力は自動読
出回路１９がＣＰＵ１１から入力した信号、ＲＥＡＤＹ
入力は自動読出回路１９がＷＡＩＴ回路１４から入力し
たＲＥＡＤＹ信号、ＷＥ出力はＡＮＤゲート３２の出
力、ＲＥ出力はＯＲゲート３６の出力、ＲＥＡＤＹ出力
はＯＲゲート３７の出力、ＪＫＱ出力はＪＫフリップフ
ロップ３１のＱ出力端子の出力を各々示している。ま
た、バッファ３８は、ＣＰＵ１１からみたデータが出力
される方向、即ち、入はデータバス２０からＣＰＵ１１
にデータが出力され、出はＣＰＵ１１からデータバス２
０にデータが出力され、Ｚは何方の方向に対してもデー
タが出力されないことを各々示している。

【００５５】図４に示すように、ＣＰＵ１１がメモリ１
２にデータを書き込む場合、メモリ１２から自動読出回
路１９がデータを読み出した後にＷＡＩＴ回路１４から
１回目のＲＥＡＤＹ信号が出力されると、ＪＫフリップ
フロップ３１はクロックの立ち上がりで動作（このとき
はターンオン）するので、ＷＡＩＴ回路１４から入力し
たＲＥＡＤＹ信号の立ち上がりよりも遅れてターンオン
していることがわかる。本実施例のＣＰＵ１１は、クロ
ック（ＣＬＫ）の立ち上がりで動作するものである。こ
のため、このターンオンのタイミングにより、ＣＰＵ１
１はＷＡＩＴ回路１４から出力された１回目のＲＥＡＤ
Ｙ信号で次の処理に移行せず、メモリ１２へのデータの
書き込み処理を実行している状態を維持することにな
る。

【００５６】図５は、本実施例において各トレースメモ
リに書き込まれた内容例を示す説明図であり、図中に示
したシーケンス番号は、各トレースメモリに書き込まれ
た順序を表す。

【００５７】図５に示す如く、シーケンス番号が３、
６、及び１０ではＷＥ信号として“１”が書き込まれて
おり、シーケンス番号３において、２０００番地のアド
レスに４０が書き込まれ、同様に、４０００番地に６
０、２０００番地に１００が書き込まれたことを示して
いる。これらのシーケンス番号の一つ前の番号は、本実
施例により新たに追加されて書き込まれたものであり、
各々同一のアドレス、且つ、ＷＥ信号は“０”である。
これにより、指定のアドレスにデータを書き込む前に、
この指定されたアドレスからデータが読み出され、各ト
レースメモリにメモリアクセス情報として書き込まれて
いることがわかる。

【００５８】図６は、特定のアドレス（２０００番地）
において各トレースメモリに書き込まれた（記憶）内容
例を示す説明図であり、これは、図５に示した内容例か
ら抜粋したものである。図６に示す如く、２０００番地
には最初に１０が書き込まれており、１０から４０、４
０から１００に内容を書き換えたことがわかる。また、
シーケンス番号３で１０から４０に書き換えた内容は、
１００に書き換えるまで（シーケンス番号１０）変化し
なかった、即ち、他のメモリアクセス実行手段であるＤ
ＭＡＣ等による書き込みが行われなかったことがわか
る。

【００５９】第２の従来例（図１０参照）では、メモリ
８２にデータを書き込む場合、このデータを書き込むア
ドレスに記憶されていた内容を把握することができな
い。一方、このように、指定したアドレスの内容を書き
換える前に、この指定したアドレスの内容を読み出し、
各トレースメモリにメモリアクセス情報として書き込む
ことにより、第２の従来例と比較すると、メモリの内容
の変化をより正確に把握することができる。

【００６０】また、図２に示したように、自動読出回路
１９は、ＣＰＵ１１とトレース回路１５、データバス２
０、及びＷＡＩＴ回路１４間に介在し、各種信号を新た
に生成したり、データの流れを管理している。このた
め、ＣＰＵ１１がメモリ１２にデータを書き込むときに
おいて、メモリ１２、各トレースメモリ等の他の構成要
素から見た場合、ＣＰＵ１１がメモリ１２の読み出しを
行った後、書き込みを行っていることになり、反対に、
ＣＰＵ１１からみた場合、動作が遅いメモリに書き込み
を行っている状態となる。この自動読出回路１９によ
り、メモリ１２のデータが書き込まれるアドレスから自
動的にデータが読み出され、各種情報が各トレースメモ
リに記憶されるため、各トレースメモリに記憶される内
容の追加に対応させてプログラムを開発するといった作
業を回避できる。

【００６１】また、図３に示したように、自動読出回路
１９は、論理回路等を組み合わせた簡易な構成であるた
め、コストがあまりかからず、装置のコスト高を抑える
ことができる。これは、各トレースメモリに記憶される
内容の追加に対応させてプログラムを開発する必要がな
いことと合わせ、本発明が既に機器に搭載されているト
レース機能を備えたメモリアクセス装置に対して、容易
に適用できることを意味している。

【００６２】次に、メモリ１２に誤った書き込みが行わ
れたことを検出する誤書込検出処理について説明する。
誤書込検出処理は、何らかの異常が発生したことにより
ＣＰＵ１１が停止、或いはトレースが停止した場合等に
おいて、ユーザ（作業員）の指定によりＣＰＵ１１が実
行する処理であり、特に発生した異常の原因解析等に用
いることを想定したものである。図７は、誤書込検出処
理を示すフローチャートであり、同図を参照して、その
動作を説明する。

【００６３】先ず、各トレースメモリにおいてカウンタ
１５ｂのカウント値が示すアドレスからデータを各々読
み出す（Ｓ１〜Ｓ３）。本実施例では、ＣＰＵ１１の図
示しないワークレジスタに、カウンタ１５ｂのカウント
値が示すアドレスから読み出された各トレースメモリの
データを対応させて、即ち、メモリ１２に記憶された、
或いは書き込んだデータをメモリ１２のアドレス毎に対
応させて記憶している。各トレースメモリからデータを
読み出すと、アドレストレースメモリ１６から読み出し
たアドレスが記憶データとしてこのワークレジスタにあ
るか否か判断する（Ｓ４）。

【００６４】記憶データがあると判断すると、次に読み
出したＷＥ信号データの値が０、且つ記憶データにおけ
るＷＥ信号データの値が１であるか否か判断する（Ｓ
５）。本実施例による誤書込検出処理は、現在から過去
にさかのぼって各トレースメモリに記憶された内容を見
ている。本実施例では、メモリ１２にデータを書き込む
場合、データを書き込む前に、データが書き込まれるメ
モリ１２のアドレスのデータを読み出している。このた
め、記憶されたＷＥ信号データの値と読み出したＷＥ信
号データの値がそれぞれ“１”、“０”であったとする
と、データトレースメモリ１７から読み出したデータと
記憶されているデータとは通常異なることになる。

【００６５】ステップＳ５において、読み出したＷＥ信
号データの値が０ではない、或いは記憶データにおける
ＷＥ信号データの値が１ではないと判断すると、今回デ
ータトレースメモリ１７から読み出したデータを記憶さ
れているデータと比較し（Ｓ６）、一致するか否か判断
する（Ｓ７）。

【００６６】一致すると判断すると、カウンタ１５ｂの
カウント値をデクリメントすることにより更新し（Ｓ
８）、更新したカウント値がこの誤書込検出処理を開始
した時点でのカウント値であるか否か、即ちカウントが
終了したか否か判断する（Ｓ９）。ここで、カウンタ１
５ｂはリングカウンタなので、誤書込検出処理において
各トレースメモリのアドレスを指定するカウンタ１５ｂ
のカウント値が、この誤書込検出処理を開始したときの
カウント値に戻ることは、各トレースメモリの内容を全
て確認したことである。また、このときステップＳ８で
は、読み出したＷＥ信号データを記憶データとする処理
も同時に行われる。

【００６７】ステップＳ９において、カウントを終了し
たと判断すると、ここで一連の処理を終了し、反対にカ
ウントを終了していないと判断すると、ステップＳ１に
戻り、以降の処理を実行する。

【００６８】ステップＳ４において、記憶データがない
と判断すると、このときアドレストレースメモリ１６か
ら読み出したアドレス、データトレースメモリ１７から
読み出したデータ等を対応させて新たにワークレジスタ
に記憶データとして記憶し（Ｓ１０）、ステップＳ８の
処理に移行する。

【００６９】ステップＳ５において、今回ＷＥ信号トレ
ースメモリ１８から読み出したデータの値が０、且つ記
憶データのＷＥ信号トレースメモリ１８に該当するデー
タの値が１であると判断すると、読み出したデータを記
憶データとして新たに記憶し（Ｓ１１）、後述するメモ
リ復元処理を実行して（Ｓ１２）、ステップＳ８の処理
に移行する。

【００７０】ステップＳ７において、読出データと記憶
データが一致しないと判断すると、ステップＳ１１の処
理に移行し、以降の処理を実行する。ここで、読出デー
タと記憶データが一致しないことは、メモリ１２のこの
アドレス（アドレストレースメモリ１６から読み出した
アドレス）に対して誤った書き込みが行われたことであ
る。

【００７１】このように、各トレースメモリに記憶され
ているデータを用いて誤書込検出処理を実行することに
より、メモリ１２に対しての誤った書き込みを検出する
ことができる。これにより、メモリ１２に記憶された内
容の変化（各部の動作状態の履歴である）を通して発生
した異常等の原因解析を行うことができる。また、メモ
リ１２へデータを書き込むときに、データが書き込まれ
るアドレスからデータを読み出すので、第２の従来例と
比較して、誤った書き込みをより正確に把握することが
できる。

【００７２】次に、メモリ復元処理について説明する。
メモリ復元処理は、誤書込検出処理において、誤った書
き込みを検出したとき、或いはメモリの内容が変化する
ときに実行され、現在から過去にさかのぼってメモリ１
２の内容を復元するものである。図８は、メモリ復元処
理を示すフローチャートであり、同図を参照してその処
理動作を説明する。

【００７３】先ず、アドレストレースメモリ１６から読
み出したアドレスをメモリ１２にデータを書き込むアド
レスとして設定し（Ｓ２１）、カウンタ１５ｂのカウン
ト値を設定する（Ｓ２２）。ここで、カウンタ１５ｂの
カウント値を設定するのは、メモリ１２にアクセスする
場合、各トレースメモリにメモリアクセス情報が自動的
に記憶されるためであり、設定するカウント値は、既に
内容を確認したトレースメモリのアドレス等である。

【００７４】カウント値を設定すると、設定したメモリ
１２のアドレスに、データトレースメモリ１７から読み
出したデータを書き込み（Ｓ２３）、メモリ復元処理を
終了する。なお、誤書込検出処理では、このメモリ復元
処理を実行した後のステップＳ８の処理において、各ト
レースメモリから読み出したときのカウンタ１５ｂのカ
ウント値をデクリメントした値にカウンタ１５ｂの更新
を行う。

【００７５】このように、各トレースメモリにメモリア
クセス情報が記憶されているので、メモリ復元処理を実
行することにより、メモリ１２の内容を現在から過去に
さかのぼって順次復元することができる。これにより、
メモリに記憶された内容を通して各部の動作状態の推移
に対する確認を容易に行うことができ、プログラムのデ
バック等が容易になり、プログラム開発等の作業を容易
にできる。

【００７６】また、本実施例では、詳述していないが、
誤書込検出処理（メモリ復元処理を含む）の進行をユー
ザが指定できるようになっている。このため、メモリ１
２の内容を任意の時点の状態に順次復元することができ
る。また、本実施例では、誤書込検出処理の実行結果
（メモリ１２に記憶された内容等）を表示画面（図示せ
ず）に表示している。このため、ユーザは、カウンタ１
５ｂのカウント値を１つずつデクリメントしながらメモ
リ１２に記憶されている内容を順次確認することがで
き、メモリ１２に記憶された内容の変化における異常
（誤った書き込み等）を目で見つけることができる。

【００７７】なお、本実施例では、誤書込検出処理を実
行することにより順次メモリ１２の内容を復元してその
内容を表示しているが、誤った書き込みが行われたメモ
リ１２のアドレス、そのアドレスに記憶されていたデー
タ、誤った書き込みが行われた時期等の情報を選択して
表示するようにしても良い。また、本実施例のように、
１ステップずつ各トレースメモリに記憶された内容を読
み出してメモリ１２に記憶された内容を確認するのでは
なく、例えば、メモリ１２に記憶された内容を、特定の
アドレスに対して特別なデータを書き込んだ時点、ＣＰ
Ｕ１１が命令フェッチで命令を図示しないメモリから読
み出した時点等の特定の時点毎にスキップさせて復元す
るようにしても良い。

【００７８】また、本実施例では、ＣＰＵ１１とデータ
バス２０間のデータの流れをバッファ３８により管理し
ているが、バッファ３８の他に、例えば、リレー、トラ
ンジスタ等を用いてもデータの流れを制御できる。

【００７９】

【発明の効果】以上、説明したように本発明のメモリア
クセス装置は、メモリにデータを書き込む場合、データ
を書き込む前に、データを書き込むアドレスに記憶され
ているデータを読み出し、読み出したデータ、アドレス
等のメモリアクセス情報を各トレースメモリに記憶させ
るため、メモリから読み出したデータを各トレースメモ
リに記憶されたデータと対応させて比較することによ
り、メモリの内容の変化をより正確に把握することがで
きると共に、誤った書き込みをより正確に検出すること
ができる。

【００８０】また、本発明は、各トレースメモリに記憶
されたデータを読み出し、この読み出したデータを用い
てメモリ内容を任意の時点の状態に正確に復元するた
め、メモリに記憶された内容を通して各部の動作状態の
推移の確認が容易になる。これにより、発生した異常等
における原因解析を容易に行うことができるので、プロ
グラムのデバック等が容易になり、プログラム開発等の
作業を容易にすることができる。

【００８１】また、各トレースメモリへのメモリアクセ
ス情報の書き込みを論理回路等により自動的に実行する
ため、メモリアクセス情報を各トレースメモリに書き込
むために伴うプログラムの変更、開発といった手間を省
くことができ、他の装置に対して本発明を容易に適用さ
せることができる。

【図面の簡単な説明】

【図１】本発明の構成を示す原理説明図である。

【図２】本実施例によるメモリアクセス装置の構成を示
すブロック図である。

【図３】自動読出回路の構成を示すブロック図である。

【図４】本実施例における各部の動作状態例を示すタイ
ミングチャートである。

【図５】各トレースメモリに記憶された内容例を示す説
明図である。

【図６】特定のアドレスにおいて各トレースメモリに記
憶された内容例を示す説明図である。

【図７】本実施例による誤書込検出処理を示すフローチ
ャートである。

【図８】本実施例によるメモリ復元処理を示すフローチ
ャートである。

【図９】第１の従来例のメモリアクセス装置の構成を示
すブロック図である。

【図１０】第２の従来例のメモリアクセス装置の構成を
示すブロック図である。

【図１１】第２の従来例において各トレースメモリに記
憶された内容例を示す説明図である。

【符号の説明】

１メモリ２メモリアクセス実行手段３アクセス情報記憶手段４自動読出手段５比較手段６復元手段１１ＣＰＵ１２メモリ１３ＤＥＣ１４ＷＡＩＴ回路１５トレース回路１５ａ、３６、３７ＯＲゲート１５ｂカウンタ１６アドレストレースメモリ１７データトレースメモリ１８ＷＥ信号トレースメモリ１９自動読出回路２０データバス２１アドレスバス２２バス３１ＪＫフリップフロップ３２〜３５ＡＮＤゲート３８バッファ

Claims

【特許請求の範囲】

【請求項１】メモリ（１）からのデータの読み出し、前
記メモリ（１）へのデータの書き込みのメモリアクセス
を実行するメモリアクセス実行手段（２）と、前記メモリ（１）から読み出したデータ、該データが読
み出されたアドレス等のメモリアクセス情報を記憶する
アクセス情報記憶手段（３）と、前記メモリアクセス実行手段（２）が前記メモリ（１）
にデータを書き込むとき、該データが書き込まれるアド
レスから自動的にデータを読み出して前記アクセス情報
記憶手段（３）に書き込む自動読出手段（４）と、前記アクセス情報記憶手段（３）に記憶されたメモリア
クセス情報を、前記メモリ（１）のアドレス毎に対応さ
せて比較する比較手段（５）とを具備したことを特徴と
するメモリアクセス装置。
【請求項２】前記請求項１に記載した構成において、前
記比較手段（５）の比較結果に基づいて、前記アクセス
情報記憶手段（３）からデータを読み出して前記メモリ
（１）に書き込む復元手段（６）を備えたことを特徴と
するメモリアクセス装置。
【請求項３】前記自動読出手段（４）は、論理回路と、
前記論理回路の出力により、前記メモリアクセス実行手
段（２）へ出力されるデータ、前記メモリアクセス実行
手段（２）から前記メモリ（１）へ出力されるデータを
管理する管理手段とからなることを特徴とするメモリア
クセス装置。