JP2729126B2 - デバッグ・システムのアドレス・トレース回路 - Google Patents
デバッグ・システムのアドレス・トレース回路Info
- Publication number
- JP2729126B2 JP2729126B2 JP4065609A JP6560992A JP2729126B2 JP 2729126 B2 JP2729126 B2 JP 2729126B2 JP 4065609 A JP4065609 A JP 4065609A JP 6560992 A JP6560992 A JP 6560992A JP 2729126 B2 JP2729126 B2 JP 2729126B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- trace
- counter
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Debugging And Monitoring (AREA)
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に接続され
るデバッグ・システムのアドレス・トレース回路に係
り、特に情報処理装置に接続するためのコネクタピン数
を削減することを意図したものである。
るデバッグ・システムのアドレス・トレース回路に係
り、特に情報処理装置に接続するためのコネクタピン数
を削減することを意図したものである。
【０００２】
【従来の技術】情報処理装置を出荷する前にそれが正確
に動作するのか否かをテストするために実際にプログラ
ムにもとづき動作させ、そのプログラムをアドレス・ト
レースすることによりその動作状態が正確か否かをチェ
ックしている。
に動作するのか否かをテストするために実際にプログラ
ムにもとづき動作させ、そのプログラムをアドレス・ト
レースすることによりその動作状態が正確か否かをチェ
ックしている。
【０００３】このために、図４に示す如く、トレースデ
ータ受信部４１とトレースメモリ４２を有するデバッグ
・システム４０を情報処理装置１に接続し、情報処理装
置１の前記動作状態をチェックするために、そのデバッ
グ時の走行プログラムのアドレスを情報処理装置１から
デバッグ・システム４０に送出し、これをトレースデー
タ受信部４１で受信して、トレースメモリ４２に格納し
ている。
ータ受信部４１とトレースメモリ４２を有するデバッグ
・システム４０を情報処理装置１に接続し、情報処理装
置１の前記動作状態をチェックするために、そのデバッ
グ時の走行プログラムのアドレスを情報処理装置１から
デバッグ・システム４０に送出し、これをトレースデー
タ受信部４１で受信して、トレースメモリ４２に格納し
ている。
【０００４】そしてデバッグ終了後にトレースメモリ４
２から走行アドレスを読み出して、これを解読してプロ
グラムの走行チェックを行うことにより情報処理装置１
が正確に動作しているか否かを判別している。
２から走行アドレスを読み出して、これを解読してプロ
グラムの走行チェックを行うことにより情報処理装置１
が正確に動作しているか否かを判別している。
【０００５】
【発明が解決しようとする課題】このとき、情報処理装
置１からデバッグ・システム４０に対して、トレース対
象デバッグについて全てのアドレスを１アドレス毎に一
度に送出していた。例えばアドレスが８ビットで構成さ
れているとき、一度に８ビットのアドレスが送出されて
いた。
置１からデバッグ・システム４０に対して、トレース対
象デバッグについて全てのアドレスを１アドレス毎に一
度に送出していた。例えばアドレスが８ビットで構成さ
れているとき、一度に８ビットのアドレスが送出されて
いた。
【０００６】従って、情報処理装置１と、プリント板で
構成されるデバッグ・システム４０とを接続するコネク
タはこのビット数だけのものを必要としていたので、情
報処理装置１はこのコネタク用にこのコネクタ分だけの
ピン数を必要としていた。
構成されるデバッグ・システム４０とを接続するコネク
タはこのビット数だけのものを必要としていたので、情
報処理装置１はこのコネタク用にこのコネクタ分だけの
ピン数を必要としていた。
【０００７】しかしながら情報処理装置１は、このデバ
ッグ・システム４０以外にも多くの装置と接続されるの
で、情報処理装置１に接続される装置数が増加する程接
続用のピン数が増加することになる。ところで、デバッ
グ・システム４０は、通常製品の製造時にのみ使用さ
れ、製品として出荷されたあとは使用されないものであ
るため、このデバッグ・システムに対するコネクタピン
数を削減することが要求されている。
ッグ・システム４０以外にも多くの装置と接続されるの
で、情報処理装置１に接続される装置数が増加する程接
続用のピン数が増加することになる。ところで、デバッ
グ・システム４０は、通常製品の製造時にのみ使用さ
れ、製品として出荷されたあとは使用されないものであ
るため、このデバッグ・システムに対するコネクタピン
数を削減することが要求されている。
【０００８】したがって本発明は、情報処理装置とデバ
ッグ・システムを接続するコネクタのピンを大幅に削減
することを目的とするものである。
ッグ・システムを接続するコネクタのピンを大幅に削減
することを目的とするものである。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、図１に示す如く、情報処理装置１側
に、第１バッファ２、第２バッファ３、選択部４を設
け、デバッグ・システム４０にはトレースデータ受信部
５、命令アドレス・カウンタ６、トレースメモリ７を設
ける。
に、本発明では、図１に示す如く、情報処理装置１側
に、第１バッファ２、第２バッファ３、選択部４を設
け、デバッグ・システム４０にはトレースデータ受信部
５、命令アドレス・カウンタ６、トレースメモリ７を設
ける。
【００１０】情報処理装置１は、ブランチ命令を実行す
るとき、あるいはリスタートのとき、そのアドレスデー
タを第１バッファ２に出力するとともに、ブランチ指示
信号、例えば「１」を出力する。そしてこれらのバッフ
ァとは異なる通常命令実行時には選択部４に対し通常命
令の実行を指示す通常命令コードを出力する。
るとき、あるいはリスタートのとき、そのアドレスデー
タを第１バッファ２に出力するとともに、ブランチ指示
信号、例えば「１」を出力する。そしてこれらのバッフ
ァとは異なる通常命令実行時には選択部４に対し通常命
令の実行を指示す通常命令コードを出力する。
【００１１】また選択部４には、第１バッファ２はこれ
にセットされたＮビットのアドレスのうちその上位アド
レス（Ｎ／２ビット）が伝達され、第２バッファ３から
はこれにセットされたアドレスのうち下位アドレス（Ｎ
／２ビット）が伝達される。そして選択部４は、制御信
号「０，０」が印加されるとき通常命令コードを出力
し、制御信号「１，０」が印加されたとき第１バッファ
２の上位アドレス（Ｎ／２ビット）と同時に印加される
ブランチコードとを出力し、制御信号「０，１」が印
加されたとき第２バッファ３の下位アドレス（Ｎ／２ビ
ット）と同時に印加されるブランチコードを出力す
る。
にセットされたＮビットのアドレスのうちその上位アド
レス（Ｎ／２ビット）が伝達され、第２バッファ３から
はこれにセットされたアドレスのうち下位アドレス（Ｎ
／２ビット）が伝達される。そして選択部４は、制御信
号「０，０」が印加されるとき通常命令コードを出力
し、制御信号「１，０」が印加されたとき第１バッファ
２の上位アドレス（Ｎ／２ビット）と同時に印加される
ブランチコードとを出力し、制御信号「０，１」が印
加されたとき第２バッファ３の下位アドレス（Ｎ／２ビ
ット）と同時に印加されるブランチコードを出力す
る。
【００１２】
【作用】デバッグ・システム１０では、トレースデータ
受信部５が前記Ｎ／２ビットの上位アドレスとブランチ
コードを受信したとき、ブランチコードにより受信
データがアドレスの上位Ｎ／２ビットであることを認識
して命令アドレスカウンタ６の上位Ｎ／２ビットにこれ
をセットする。
受信部５が前記Ｎ／２ビットの上位アドレスとブランチ
コードを受信したとき、ブランチコードにより受信
データがアドレスの上位Ｎ／２ビットであることを認識
して命令アドレスカウンタ６の上位Ｎ／２ビットにこれ
をセットする。
【００１３】そして前記Ｎ／２ビットの下位アドレスと
ブランチコードを受信したときブランチコードによ
り受信データがアドレスの下位Ｎ／２ビットであること
を認識して命令アドレスカウンタ６の下位Ｎ／２ビット
にこれをセットする。このようにして命令アドレスカウ
ンタ６にＮビットのアドレスがセットされたとき、トレ
ースメモリ７はこのＮビットのアドレスを記入する。
ブランチコードを受信したときブランチコードによ
り受信データがアドレスの下位Ｎ／２ビットであること
を認識して命令アドレスカウンタ６の下位Ｎ／２ビット
にこれをセットする。このようにして命令アドレスカウ
ンタ６にＮビットのアドレスがセットされたとき、トレ
ースメモリ７はこのＮビットのアドレスを記入する。
【００１４】またトレースデータ受信部５が通常命令コ
ードを受信したとき、命令アドレス・カウンタ６を＋１
カウントアップしてこれをトレースメモリ７に記入す
る。従って、情報処理装置１が、電源投入等により、リ
スタートするとき、情報処理装置１は第１バッファ２に
対しＮビットの信号と、ブランチ指示信号「１」をセッ
トする。このとき第２バッファはオールゼロであるの
で、選択部４への制御信号は「１、０」となり、第１バ
ッファ２にセットされたアドレス信号のうち上位Ｎ／２
ビットがそのブランチコードにより、アドレスの上位
Ｎ／２であることを認識して命令アドレス・カウンタ６
の上位Ｎ／２ビットにこれをセットする。
ードを受信したとき、命令アドレス・カウンタ６を＋１
カウントアップしてこれをトレースメモリ７に記入す
る。従って、情報処理装置１が、電源投入等により、リ
スタートするとき、情報処理装置１は第１バッファ２に
対しＮビットの信号と、ブランチ指示信号「１」をセッ
トする。このとき第２バッファはオールゼロであるの
で、選択部４への制御信号は「１、０」となり、第１バ
ッファ２にセットされたアドレス信号のうち上位Ｎ／２
ビットがそのブランチコードにより、アドレスの上位
Ｎ／２であることを認識して命令アドレス・カウンタ６
の上位Ｎ／２ビットにこれをセットする。
【００１５】情報処理装置１では次のサイクルに第１バ
ッファ２のデータが第２バッファ３にセットされるの
で、第２バッファ３にはＮビットのアドレスとブランチ
指示信号「１」がセットされる。このとき、情報処理装
置１から第１バッファ２に出力されるブランチ指示信号
は「０」である。
ッファ２のデータが第２バッファ３にセットされるの
で、第２バッファ３にはＮビットのアドレスとブランチ
指示信号「１」がセットされる。このとき、情報処理装
置１から第１バッファ２に出力されるブランチ指示信号
は「０」である。
【００１６】従って今度は選択部４に制御信号「０，
１」が印加されるので、選択部４は第２バッファ３の下
位Ｎ／２ビットがブランチコードとともにトレースデ
ータ受信部５に伝達される。
１」が印加されるので、選択部４は第２バッファ３の下
位Ｎ／２ビットがブランチコードとともにトレースデ
ータ受信部５に伝達される。
【００１７】これによりトレースデータ受信部５ではブ
ランチコードによりアドレスの下位Ｎ／ビットである
ことを認識して命令アドレスカウンタ６の下位Ｎ／２ビ
ットにこれをセットする。このようにして命令アドレス
カウンタ６にＮビットのアドレスがセットされたとき、
トレースメモリ７にこのＮビットのアドレスが記入され
る。
ランチコードによりアドレスの下位Ｎ／ビットである
ことを認識して命令アドレスカウンタ６の下位Ｎ／２ビ
ットにこれをセットする。このようにして命令アドレス
カウンタ６にＮビットのアドレスがセットされたとき、
トレースメモリ７にこのＮビットのアドレスが記入され
る。
【００１８】続いて情報処理装置１が通常命令を実行す
れば、そのブランチ指示信号は「０」となるので、今度
は選択部４に印加される制御信号は「０，０」となり、
選択部４より通常命令コード（Ｎ／２ビット以下の大き
さ）が出力される。トレースデータ受信部５ではこの通
常命令コードを受信したとき、命令アドレスカウンタ６
を＋１するので、これがトレースメモリ７にセットされ
ることになる。そして通常命令の実行中に、ブランチ命
令が実行されるとき、前記リスタートの時と同様な制御
が行われ、命令アドレスカウンタ６にブランチ先のアド
レスがセットされ、トレースメモリ７にこれが記入され
る。
れば、そのブランチ指示信号は「０」となるので、今度
は選択部４に印加される制御信号は「０，０」となり、
選択部４より通常命令コード（Ｎ／２ビット以下の大き
さ）が出力される。トレースデータ受信部５ではこの通
常命令コードを受信したとき、命令アドレスカウンタ６
を＋１するので、これがトレースメモリ７にセットされ
ることになる。そして通常命令の実行中に、ブランチ命
令が実行されるとき、前記リスタートの時と同様な制御
が行われ、命令アドレスカウンタ６にブランチ先のアド
レスがセットされ、トレースメモリ７にこれが記入され
る。
【００１９】このようにしてリスタート時、あるいはブ
ランチ時にはアドレスを１／２のビット長サイズで送出
し、通常命令実行時には通常命令コードをＮ／２ビット
以下で送出して、デバッグ・システム１０側で命令アド
レスカウンタを＋１制御するので、デバッグ・システム
を接続するトレースバスの本数つまり接続カウンタのピ
ン数を大幅に削減できる。
ランチ時にはアドレスを１／２のビット長サイズで送出
し、通常命令実行時には通常命令コードをＮ／２ビット
以下で送出して、デバッグ・システム１０側で命令アド
レスカウンタを＋１制御するので、デバッグ・システム
を接続するトレースバスの本数つまり接続カウンタのピ
ン数を大幅に削減できる。
【００２０】
【実施例】次に本発明の一実施例を図２及び図３にもと
づき説明する。図２は本発明の一実施例構成図、図３は
本発明の動作説明図である。図２において、他図と同一
符号は同一部分を示す。情報処理装置側において、アン
ド回路４−１，４−２，４−３、４−４及びオア回路４
−５は図１における選択部４を構成するものである。デ
バッグ・システム１０において、カウンタ６−１、カウ
ンタ６−２は図１の命令アドレスカウンタ６を構成する
ものであり、カウンタ６−１がＮ／２ビットの上位アド
レスを示し、カウンタ６−２がＮ／２ビットの下位アド
レスを示す。そしてこれらカウンタ６−１，６−２のカ
ウント値がトレースメモリ７に記入される。また、８は
オア回路、９はフリップ・フロップ、１１はトレース・
ポインタ、１２はアドレス回路である。
づき説明する。図２は本発明の一実施例構成図、図３は
本発明の動作説明図である。図２において、他図と同一
符号は同一部分を示す。情報処理装置側において、アン
ド回路４−１，４−２，４−３、４−４及びオア回路４
−５は図１における選択部４を構成するものである。デ
バッグ・システム１０において、カウンタ６−１、カウ
ンタ６−２は図１の命令アドレスカウンタ６を構成する
ものであり、カウンタ６−１がＮ／２ビットの上位アド
レスを示し、カウンタ６−２がＮ／２ビットの下位アド
レスを示す。そしてこれらカウンタ６−１，６−２のカ
ウント値がトレースメモリ７に記入される。また、８は
オア回路、９はフリップ・フロップ、１１はトレース・
ポインタ、１２はアドレス回路である。
【００２１】ここでトレース・ポインタ１１は、トレー
スメモリ７に記入されているアドレスのデータ数を示
し、アンド回路１２はトレースメモリ７に対するライト
・イネーブル信号ＷＥを出力するものである。
スメモリ７に記入されているアドレスのデータ数を示
し、アンド回路１２はトレースメモリ７に対するライト
・イネーブル信号ＷＥを出力するものである。
【００２２】次に図２の動作について図３を参照しつつ
説明する。図３は時刻Ｔ0 でリスタートして、アドレス
０，１，２─６と通常命令が出力され、時刻Ｔ7 でアド
レス１０へのブランチ命令が出力される場合を示してい
る。
説明する。図３は時刻Ｔ0 でリスタートして、アドレス
０，１，２─６と通常命令が出力され、時刻Ｔ7 でアド
レス１０へのブランチ命令が出力される場合を示してい
る。
【００２３】情報処理装置１が時刻Ｔ0 においてリス
タ−トしてアドレス０の命令を実行するとき、情報処理
装置１はアドレスＮビットのアドレスデータと、ブラン
チ指示信号Ｂ（Ｂ＝「１」）を出力する。これにより第
１バッファ２にはこのアドレス０と、ブランチ情報信号
Ｂがセットされる。
タ−トしてアドレス０の命令を実行するとき、情報処理
装置１はアドレスＮビットのアドレスデータと、ブラン
チ指示信号Ｂ（Ｂ＝「１」）を出力する。これにより第
１バッファ２にはこのアドレス０と、ブランチ情報信号
Ｂがセットされる。
【００２４】このブランチ指示信号Ｂが時刻Ｔ1 におい
て第１バッファ２にセットされたことにより、アンド回
路４−４がオンになり、第１バッファ２にセットされた
アドレス０を示す上位Ｎ／２ビットのアドレスデータ
と、ブランチコードをオア回路を経由して、デバッグ
・システム１０のトレースデータ受信部５に伝達され
る。
て第１バッファ２にセットされたことにより、アンド回
路４−４がオンになり、第１バッファ２にセットされた
アドレス０を示す上位Ｎ／２ビットのアドレスデータ
と、ブランチコードをオア回路を経由して、デバッグ
・システム１０のトレースデータ受信部５に伝達され
る。
【００２５】トレースデータ受信部５は、そのブラン
チコードをみてカウンタ６−１に対し、そのロード端
子ＬＯＡＤにブランチによるロード信号を印加し、Ｄ
端子にＮ／２ビットのアドレスデバッグを印加する。こ
れによりカウンタ６−１にアドレス０を示すアドレスデ
ータの上位Ｎ／２ビットがセットされる。
チコードをみてカウンタ６−１に対し、そのロード端
子ＬＯＡＤにブランチによるロード信号を印加し、Ｄ
端子にＮ／２ビットのアドレスデバッグを印加する。こ
れによりカウンタ６−１にアドレス０を示すアドレスデ
ータの上位Ｎ／２ビットがセットされる。
【００２６】ところで時刻Ｔ2 において第１バッファ
２の出力が第２バッファ３にセットされる。これにより
第２バッファ３ではアドレス０を示すＮビットのアドレ
ス信号とブランチ指示信号Ｂがセットされる。しかしこ
のとき、情報処理装置１は通常命令を実行しているの
で、第１バッファ２はアドレス１を示すＮビットのアド
レス信号が出力されるもののブランチ指示信号は「０」
となる。
２の出力が第２バッファ３にセットされる。これにより
第２バッファ３ではアドレス０を示すＮビットのアドレ
ス信号とブランチ指示信号Ｂがセットされる。しかしこ
のとき、情報処理装置１は通常命令を実行しているの
で、第１バッファ２はアドレス１を示すＮビットのアド
レス信号が出力されるもののブランチ指示信号は「０」
となる。
【００２７】従って時刻Ｔ2 では、今度はアンド回路４
−３がオンになり、第２バッファ３にセットされたアド
レス０を示す下位Ｎ／２ビットのアドレスデータと、ブ
ランチコードとがオア回路４−５を経由して、デバッ
グ・システム１０のトレースデータ受信部５に伝達され
る。
−３がオンになり、第２バッファ３にセットされたアド
レス０を示す下位Ｎ／２ビットのアドレスデータと、ブ
ランチコードとがオア回路４−５を経由して、デバッ
グ・システム１０のトレースデータ受信部５に伝達され
る。
【００２８】これによりトレースデータ受信部５は、
ブランチコードをみてカウンタ６−２に対し、ロード
端子ＬＯＡＤにこのブランチコードによるロード信号
を印加し、Ｄ端子にＮ／２ビットのアドレスデータを印
加する。これにより今度はカウンタ６−２にアドレス０
の下位Ｎ／２ビットがセットされる。
ブランチコードをみてカウンタ６−２に対し、ロード
端子ＬＯＡＤにこのブランチコードによるロード信号
を印加し、Ｄ端子にＮ／２ビットのアドレスデータを印
加する。これにより今度はカウンタ６−２にアドレス０
の下位Ｎ／２ビットがセットされる。
【００２９】このカウンタ６−２に前記Ｎ／２ビットが
セットされるとき、オア回路８は前記ロード信号により
「１」を出力し、フリップフロップ９も「１」を出力し
てこれがアンド回路１２を経由してトレースメモリ７の
ライトイネーブル端子ＷＥに印加され、トレースメモリ
７に、カウンタ６−１，６−２からそれぞれ出力される
Ｎ／２ビットの上位データ、下位データが連結して記入
される。このとき、前記フリップフロップ９の出力
「１」によりトレースポインタ１１がカウントアップし
て数値１を示す。
セットされるとき、オア回路８は前記ロード信号により
「１」を出力し、フリップフロップ９も「１」を出力し
てこれがアンド回路１２を経由してトレースメモリ７の
ライトイネーブル端子ＷＥに印加され、トレースメモリ
７に、カウンタ６−１，６−２からそれぞれ出力される
Ｎ／２ビットの上位データ、下位データが連結して記入
される。このとき、前記フリップフロップ９の出力
「１」によりトレースポインタ１１がカウントアップし
て数値１を示す。
【００３０】情報処理装置１はリスタート以降通常命
令を実行しているので時刻Ｔ3 では、第１バッファ２に
はアドレス２を示すＮビットのアドレス信号がセットさ
れブランチ指示信号は「０」であり、第２バッファ３に
はアドレス１を示すＮビットのアドレス信号がセットさ
れこれまたブランチ指示信号は「０」である。
令を実行しているので時刻Ｔ3 では、第１バッファ２に
はアドレス２を示すＮビットのアドレス信号がセットさ
れブランチ指示信号は「０」であり、第２バッファ３に
はアドレス１を示すＮビットのアドレス信号がセットさ
れこれまたブランチ指示信号は「０」である。
【００３１】従って、今度はアンド回路４−１が「１」
を出力してアンド回路４−２がオンとなるので、アンド
回路４−２から通常命令コードが出力され、オア回路４
−５を経由してトレースデータ受信部５に伝達される。
を出力してアンド回路４−２がオンとなるので、アンド
回路４−２から通常命令コードが出力され、オア回路４
−５を経由してトレースデータ受信部５に伝達される。
【００３２】これによりトレースデータ受信部５は、カ
ウンタ６−２を＋１する。このようにして通常命令コー
ドのバッファには、順次＋１されたカウンタ６−２とカ
ウンタ６−１の値がトレースメモリ７に記入される。
ウンタ６−２を＋１する。このようにして通常命令コー
ドのバッファには、順次＋１されたカウンタ６−２とカ
ウンタ６−１の値がトレースメモリ７に記入される。
【００３３】ところで、時刻Ｔ7 において、情報処理
装置１は、アドレス６から分岐したアドレス１０の分岐
命令を実行する。これにより情報処理装置１は、Ｎビッ
トのアドレス１０のデータと、ブランチ情報信号Ｂ（Ｂ
＝「１」）を出力し、時刻Ｔ 8 においては、情報処理装
置１はアドレス１１のデータと、ブランチ指示信号
「０」を出力する。これらにより、前記リスタートのと
きと同様な制御が行われる。
装置１は、アドレス６から分岐したアドレス１０の分岐
命令を実行する。これにより情報処理装置１は、Ｎビッ
トのアドレス１０のデータと、ブランチ情報信号Ｂ（Ｂ
＝「１」）を出力し、時刻Ｔ 8 においては、情報処理装
置１はアドレス１１のデータと、ブランチ指示信号
「０」を出力する。これらにより、前記リスタートのと
きと同様な制御が行われる。
【００３４】即ち、先ず第１バッファ２にセットされた
アドレス１０の上位Ｎ／２ビットとブランチコードが
トレースデータ受信部５に伝達されてカウンタ６−１に
セットされ、次に第２バッファ３にセットされたアドレ
ス１０の下位Ｎ／２ビットとブランチコードがトレー
スデータ受信部５に伝達されてカウンタ６−２にセット
されこれらのカウンタ６−１，６−２の値がトレースメ
モリ７にセットされることになる。しかし、このとき、
トレースポインタ１１は７を計数している。
アドレス１０の上位Ｎ／２ビットとブランチコードが
トレースデータ受信部５に伝達されてカウンタ６−１に
セットされ、次に第２バッファ３にセットされたアドレ
ス１０の下位Ｎ／２ビットとブランチコードがトレー
スデータ受信部５に伝達されてカウンタ６−２にセット
されこれらのカウンタ６−１，６−２の値がトレースメ
モリ７にセットされることになる。しかし、このとき、
トレースポインタ１１は７を計数している。
【００３５】本発明では、情報処理装置１より出力され
るアドレスデータのビット長Ｎは８ビットでも１６ビッ
トでも３２ビットでも、その他適宜の値の例に使用する
ことができる。
るアドレスデータのビット長Ｎは８ビットでも１６ビッ
トでも３２ビットでも、その他適宜の値の例に使用する
ことができる。
【００３６】
【発明の効果】本発明によれば、ブランチ時やリスター
ト時に、アドレスを２回に分けて送出し、通常命令時は
通常命令であることを示すコードを送出することによ
り、少ないビット長で情報処理装置からデバッグ・シス
テムに対しトレースアドレス情報を正確に伝達すること
ができるので、これらを接続するコネクタのピン数を大
幅に削減することができる。
ト時に、アドレスを２回に分けて送出し、通常命令時は
通常命令であることを示すコードを送出することによ
り、少ないビット長で情報処理装置からデバッグ・シス
テムに対しトレースアドレス情報を正確に伝達すること
ができるので、これらを接続するコネクタのピン数を大
幅に削減することができる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例構成図である。
【図３】本発明の動作説明図である。
【図４】従来例説明図である。
１ 情報処理装置 ２ 第１バッファ ３ 第１バッファ ４ 選択部 ５ トレースデータ受信部 ６ 命令アドレスカウンタ ７ トレースメモリ １０ デバッグ・システム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−214846（ＪＰ，Ａ) 特開 昭62−149099（ＪＰ，Ａ)
Claims (1)
- 【請求項１】デバック時に情報処理装置（１）から出力
されるアドレスをトレースメモリに記入するデバッグ・
システムのアドレス・トレース回路において、 第１アドレス保持手段（２）と、 第２アドレス保持手段（３）と、 第１アドレス保持手段（２）又は第２アドレス保持手段
（３）のアドレス情報を選択出力する選択出力手段
（４）と、 トレースデータ受信手段（５）と、上位アドレスをセットするカウンタＨと下位アドレスを
セットするカウンタＬにより構成されている命令アドレ
ス・カウンタ （６）を具備し、 リスタート時あるいはブランチ命令時は前記第１アドレ
ス保持手段（２）及び第２アドレス保持手段（３）から
２分割したアドレスに加えて上位アドレスか下位アドレ
スかを識別するブランチコードを付加して送出してこれ
らを前記命令アドレス・カウンタ（６）にセットして、
通常命令時には情報処理装置（１）から通常命令である
ことを通知する信号を前記トレースデータ受信手段
（５）に送出し、このトレースデータ受信手段（５）は
この信号を受けたとき命令アドレス・カウンタ（６）の
出力を＋１して命令アドレス・カウンタ（６）の出力に
基づくアドレスデータをトレースメモリ（７）に格納す
ることを特徴とするデバッグ・システムのアドレス・ト
レース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065609A JP2729126B2 (ja) | 1992-03-24 | 1992-03-24 | デバッグ・システムのアドレス・トレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065609A JP2729126B2 (ja) | 1992-03-24 | 1992-03-24 | デバッグ・システムのアドレス・トレース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265803A JPH05265803A (ja) | 1993-10-15 |
| JP2729126B2 true JP2729126B2 (ja) | 1998-03-18 |
Family
ID=13291929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065609A Expired - Lifetime JP2729126B2 (ja) | 1992-03-24 | 1992-03-24 | デバッグ・システムのアドレス・トレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729126B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62149099A (ja) * | 1985-12-23 | 1987-07-03 | Toshiba Corp | メモリアクセス制御回路 |
| JPS63214846A (ja) * | 1987-03-03 | 1988-09-07 | Fujitsu Ltd | プログラムトレ−ス制御方式 |
-
1992
- 1992-03-24 JP JP4065609A patent/JP2729126B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05265803A (ja) | 1993-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5751942A (en) | Trace event detection during trace enable transitions | |
| US5053949A (en) | No-chip debug peripheral which uses externally provided instructions to control a core processing unit | |
| US5850512A (en) | Bus analyzer and method for testing internal data paths thereof | |
| US6959367B2 (en) | System having read-modify-write unit | |
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| US7428661B2 (en) | Test and debug processor and method | |
| KR970012153A (ko) | 데이타 프로세서 및 중단점 작동 실행 방법 | |
| JP2729126B2 (ja) | デバッグ・システムのアドレス・トレース回路 | |
| US5761482A (en) | Emulation apparatus | |
| US20030014695A1 (en) | Program-controlled unit | |
| JPH0581087A (ja) | プロセサのモニタ方式 | |
| US7716533B2 (en) | System and method for trapping bus cycles | |
| JPH02281341A (ja) | デバッグ時のライトデータ確認方法 | |
| JPS63174141A (ja) | 情報処理装置の試験診断方式 | |
| JPH0644098A (ja) | メモリ・アクセス・バス・コンパレータ | |
| JPH01142948A (ja) | マイクロコンピュータのシンボリックデバッガ | |
| JPH03263131A (ja) | 故障検出方法 | |
| JPS5936853A (ja) | 演算処理装置 | |
| JPS59163653A (ja) | デバツグ装置 | |
| JPS60549A (ja) | メモリ試験方式 | |
| JPH03265037A (ja) | 大容量メモリ初期診断制御方式 | |
| JPH05108550A (ja) | 中央処理装置 | |
| JPS6246019B2 (ja) | ||
| JPS59211123A (ja) | 半導体集積回路 | |
| JPS6237748A (ja) | フア−ムウエアによるトリガ信号発生方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971202 |