JPS63174141A - 情報処理装置の試験診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同一論理構成をとる回路を複数個、有する情
報処理装置の試験診断方式に関する。

〔従来の技術〕

第１図は本発明の一実施例を示すブロック図であるが、
同時に従来技術を説明するのにも用い得る図であるので
、以下、第１図を参照して従来技術を説明する。

第１図において、１は論理回路、２は１と同一論理構成
の回路、３はサービスプロセッサ等のマイクロプロセッ
サ、４はスキャンデータの比較回路、１１は論理回路１
のスキャンデータレジスタ、１２は論理回路１のスキャ
ン制御回路、１３は論理回路１に含まれる入力フリップ
フロップ群、１４は論理回路１のクロック制御回路、１
５は論理回路１に含まれる出力フリップフロップ群、１
６は論理回路１のスキャンバス、２１は論理回路２のス
キャンデータレジスタ、２２は論理回路２のスキャン制
御回路、２３は論理回路２の入力フリップフロップ群、
２４は論理回路２のクロック制御回路、２５は論理回路
２の出力フリップフロップ群、２６は論理回路２のスキ
ャンバスである。

従来の方法では、論理回路１および２を試験する場合、
マイクロプロセッサ３の制御により、先ず論理回路１の
試験として、スキャンデータレジスタ１１に試験入力を
設定し、スキャン制御回路１２を動作させ、入力フリッ
プフロップ群１３に試験入力を書き込み、クロック制御
回路１４により必要クロックを進ませた後、スキャン制
御回路１２を動作させ、出力フリップフロップ群１５の
動作結果をスキャンデータレジスタ１１に読み出し、こ
の読み出し情報をマイクロプロセッサ３で予め用意しで
ある正解値と比較し、一致すれば論理回路１は正常とし
、不一致ならば異常とする。

次に同様の方法で論理回路２の試験を行うため、試験の
実行時間が１つの論理回路の試験時間の２倍必要であっ
た。また、正解値を予め用意しておく必要があった。

〔発明が解決しようとする問題点〕 一般的に従来技術においては、すでに説明したように、
装置を試験診断するには、試験入力を書き込んだ後、必
要なりロックを進め、読み出した動作結果が期待した値
と一致するか否かにより行っている。このように従来は
、試験入力の書き込み、クロックの歩進、結果の読み出
し、比較を、装置を構成する複数回路の各々について行
っていたので、同じ論理構成の回路が多数存在する場合
、回路数倍の試験診断実行時間が必要となり、所要時間
が長くなるという欠点があった。また、期待値として予
め正解値を用意しておく必要があり、結果的に試験診断
機能のコストアンプにつながっていた。

本発明の目的は、かかる従来技術の欠点を除去し、同じ
論理構成の回路が多数存在する場合でも、試験診断実行
時間が長くならず、また期待値としての正解値を予め用
意する必要のない情報処理装置の試験診断方式を提供す
ることにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明では、同一論理構成を
とる回路を複数個、有する情報処理装置において、同一
論理構成をとる前記各回路を構成するフリップフロップ
またはメモリなどを同時に読み出す読み出し手段と、該
読み出し手段により読み出された複数の情報を相互に比
較する比較手段と、その比較の結果を読み取る読み取り
手段と、を具備した。

〔作用〕

同一論理構成をとる複数の回路を同時に読み出し、読み
出した各値を比較手段により相互に比較し、比較結果を
読み取ることにより、つまり複数回路についてはソ゛同
時に試験動作を行うことにより、試験診断実行時間を短
縮するとともに、期待値として互いに他の同一論理構成
の回路の読み出し値を使用することにより、正確値を予
め用意する必要をな（した。

〔実施例〕

次に、再び第１図を参照して本発明の一実施例を説明す
る。

本発明は、従来必要であった機能に加えて、複数個のス
キャン制御回路に同じデータを与えて同時に書き込み、
読み出しを行うために、入力フリップフロップ群１３．
２３、出力フリップフロップ群１５，２５にそれぞれ同
一のスキャンアドレスを付与すること、スキャンデータ
レジスタ１１゜２１、スキャン制御回路１２．２２）ク
ロック制御回路１４．２４にマイクロプロセッサ３から
のアクセスアドレスを通常の個々に選択されるアドレス
以外にそれぞれの対が同時に選択されるアドレスを付与
すること、スキャンデータレジスタ１１．２１の出力を
比較する比較回路４および比較回路４の出力をマイクロ
プロセッサ３から読み取り可能とすることで実現できる
。

マイクロプロセッサ３から同時に選択されるアドレスを
用いてスキャンデータレジスタ１１．２１に試験入力を
同時に設定し、スキャン制御回路１２．２２を同時に動
作させ、入力フリップフロップ群１３．２３に試験入力
を同時に書き込み、クロック制御回路１４．２４により
必要クロックを同時に進ませた後、スキャン制御回路１
２，２２を同時に動作させ、出カフリップフロップ群１
５．２５の動作結果をスキャンデータレジスタ１１．２
１に同時に読み出し、スキャンデータレジスタ１１．２
１の出力を比較した結果を比較回路４から読み取り、比
較結果が一致であれば両方の回路は正常、不一致であれ
ばどちらかの回路に故障があることがわかる。

これにより、−回路分収下の試験時間で複数の回路の試
験が行える。正解値を予め用意する必要がないため、試
験入力は予め作成してマイクロプロセッサ３に保持して
いるものでも、マイクロプロセッサ３でランダムに発生
させたパターンでもよい。

ここでは、入力フリップフロップ群１３．２３への試験
入力の書き込みおよびクロック制御を同時に行うように
説明したが、それぞれ従来どおり論理回路毎に行うこと
も可能である。

また、同時動作の実現方法としてマイクロプロセッサ３
からのスキャンデータレジスタ等が同時に選択されるア
ドレス付与で説明したが、どちらか一方の論理回路用の
スキャンデータレジスタ等で両方の論理回路を制御する
ようにスイッチを設けて切り替える方法でも可能である
。但し、出力レジスタ群１５．２５の読み出し時のスキ
ャンデータレジスタ１１．２１はそれぞれの論理回路の
情報を保持する必要があるため、論理回路毎に必要であ
る。

また、論理回路のフリップフロップの読み出し。

書き込みをビットシリアルのスキャンバスで説明してい
るが、ビットパラレルのバスの構成でも同様に実現可能
である。また、論理回路のフリップフロップをマイクロ
プロセッサのバスに直接接続する構成でも、スキャンデ
ータレジスタ１１，２１、スキャン制御回路１２．２２
の位置に、入力レジスタ群１３，２３、出力レジスタ群
１５．２５を接続し、同時に選択されるアドレスを使用
してマイクロプロセッサ３からレジスタ群１３，２３．
１５．２５に直接読み書きすることにより、同様に実現
可能である。

また、同一論理構成回路が３以上ある場合、比較回路の
入力数を増加させることで同様に実現できる。また、他
の同一論理回路の組もマイクロプロセッサ３に接続され
ている場合、スキャンパス１６．２６に他の構成が異な
るフリップフロップも接続されている場合も同一の論理
回路部分のみに対して同時動作が行われるので同様に動
作可能である。

第２図は、第１図における比較回路４の回路例を示す回
路図である。第２図において１０１〜１０６は排他的論
理和ゲート、１１１〜１１６はスキャンデータレジスタ
１１の出力信号線、１２１〜１２６はスキャンデータレ
ジスタ２１の出力信号線、１３０はスキャンデータレジ
スタの出力確定信号線、１３１は論理和ゲート、１３２
はＪＫフリップフロップ、１３３はバスドライバ、１３
４はバスドライバ１３３制御用およびＪＫフリップフロ
ップ１３２のリセット用のアドレスデコーダ、１３５は
マイクロプロセッサ３のデータバス、１３６はマイクロ
プロセッサ３のアドレスバスである。

試験に先だって、アドレス　“Ｆ３″にＷｒｉｔｅする
ことによりＪＫフリフブフロソプ１３２をリセットして
おく。試験動作を行わせた後、動作結果をスキャンデー
タレジスタ１１．２１に読み出した時、不一敗なビット
が存在すればＪＫフリップフロップ１３２はセットされ
る。

出力フリップフロップの数がスキャンデータレジスタの
ビット数より大の場合は複数回連続してスキャンデータ
レジスタに読み出せば全てのビットに対しての不一致な
ビットの有無をＪＫフリップフロップ１３２にセットで
きる。試験の最後に、アドレス　“Ｆ３°をＲｅａｄす
ることにより、ＪＫフリップフロップ１３２を読み出し
、０であれば正常、１であれば故障が存在する。

ここでは、複数回のスキャンデータ読み出しに対して、
比較結果の読み出しを最後の１回としたが、スキャンデ
ータ読み出し毎に比較結果の読み出しを行っても良い。

この場合、ＪＫフリップフロップ１３２を省略すること
ができる。

また、ここではスキャンデータレジスタ１１゜２１の出
力を比較することとしたが、スキャンバス１６．２６上
に同一論理回路１，２以外のフリップフロップが接続さ
れていなければ、スキャンバスの信号を直接比較するこ
とが可能であり、この場合には、排他的論理和ゲート１
０２〜１ｏ６゜論理和ゲート１３１が不要である。

第３図は本発明の別の実施例を示すブロック図である。

同図において３．４は第１図の場合と同じく、３はマイ
クロプロセッサ、４は比較回路である。２１０はメモリ
、２２０は２１０と同一構成のメモリ、２１１はメモリ
２１０のデータレジスタ、２１２はメモリ２１０のアド
レスレジスタ、２１３はメモリ２１０の書き込み／読み
出しクロック制御回路、２２１はメモリ２２０のデータ
レジスタ、２２２はメモリ２２０のアドレスレジスタ、
２２３はメモリ２２０の書き込み／読み出しクロック制
御回路である。

第１図の場合と同様にデータレジスタ２１１゜２２１、
アドレスレジタ２１２．２２２）書き込み／読み出しク
ロック制御回路２１３，２２３がそれぞれ同時に選択さ
れるアドレスを付与して、メモリ２１０，２２０の同時
書き込み、読み出しを行う。データレジスタ２１１，２
２１の出力を比較回路４で比較し、比較結果をマイクロ
プロセッサ３で読み取り試験を行う。

第４図は本発明の更に別の実施例を示すブロック図であ
る。同図において、３は第１図の場合と同じくマイクロ
プロセッサ、３１０は論理回路、３２０．３３０は３１
０と同一論理構成の回路、３１１は論理回路３１０のス
キャンデータレジスタ、３１２は論理回路３１０のスキ
ャン制御回路、３１３は論理回路３１０の入力フリップ
フロップ群、３１４は論理回路３１０のクロック制御回
路、３１５は論理回路３１０の出力フリップフロップ群
、３１６は論理回路３１０のスキャンバス、３２１は論
理回路３２０のスキャンデータレジスタ、３２２は論理
回路３２０のスキャン制御回路、３２３は論理回路３２
０の入力フリンプフロツブ群、３２４は論理回路３２０
のクロック制御回路、３２５は論理回路３２０の出力フ
リップフロップ群、３２６は論理回路３２０のスキャン
バス、３３１は論理回路３３０のスキャンデータレジス
タ、３３２は論理回路３３０のスキャン制御回路、３３
３は論理回路３３０の入力フリップフロンプ群、３３４
は論理回路３３０のクロック制御回路、３３５は論理回
路３３０の出力フリップフロップ群、３３６は論理回路
３３０のスキャンバス、３０４はスキャンデータの比較
手段、３０５，３０６は比較手段３０４を構成する比較
回路である。

比較回路３０５，３０６はそれぞれ第２図の回路である
。但し、アドレスデコーダ１３４は３０５．３０６に共
通に１つあればよく、ＪＫフリップフロップ１３２の出
力はデータバス１３５の異なるビット線に接続する。

第１図の場合と同様にスキャンデータレジスタ３１１．
３２１，３３１、スキャン制御回路３１２．３２２，３
３２）クロック制御回路３１４゜３２４．３３４がそれ
ぞれ同時に選択されるアドレスを付与して、入力フリッ
プフロップ３１３゜３２３．３３３の同時書き込み、ク
ロックの同時歩進、出力フリップフロップ３１５，３２
５．３３５の同時読み出しを行う。スキャンデータレジ
スタ３１１，３２１，３３１の出力を比較手段３０４で
比較し、比較結果をマイクロプロセッサ３で読み取りを
行う。

比較手段３０４はスキャンデータレジスタ３１１の出力
と３２１の出力を比較する回路３０５とスキャンデータ
レジスタ３２１の出力と３３１の出力を比較する回路３
０６から構成されており、比較回路３０５と３０６の比
較結果をマイクロプロセッサ３からそれぞれ読み出し、
この比較結果の組合せにより論理回路３１０，３２０，
３３０がすべて正常か、どの論理回路に故障があるかを
第４Ａ図の説明図に従って診断する。比較手段３０４の
構成は複数の信号が一致しているか否かを判定しかつ判
定結果の組合せが、異なる論理回路の出力の誤りで同じ
にならないようなものであればよい。

〔発明の効果〕

以上説明したように、本発明によれば、同一論理構成を
とる複数の回路を同時に読み出し、多数の読み出した値
を比較回路により同時に比較し、比較結果のみをマイク
ロプロセッサで読み取るので、試験診断実行時間が短縮
できる利点がある。

また、動作結果の正解値を予め用意する必要が無いので
、試験診断機能を安価に実現できる利点もある。

本発明による試験診断方式は特に複数のプロセッサモジ
ュールにより構成された情報処理装置のマイクロプログ
ラム格納用メモリの試験等に適している。このような情
報処理装置では電源投入時にサービスプロセッサ等のマ
イクロプロセッサから各プロセッサモジュール用のマイ
クロプログラムをメモリに格納し、読み出して書き込み
データと比較することによりメモリの試験とマイクロプ
ログラムのローディングを行う。本発明によれば複数プ
ロセッサモジュールに対して同時に書き込み、読み出し
、比較を行うため、短時間にメモリの試験とマイクロプ
ログラムのローディングが行える。

また、試験入力としてランダムに発生させたパターンを
使用すれば、複数の同一プロセッサモジュールにより構
成された情報処理装置のメモリ以外の論理回路部分の試
験診断にも適している。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図における比較回路部分の具体例を示す回路図、第
３図、第４図はそれぞれ本発明の他の実施例を示すブロ
ック図、第４Ａ図は比較結果と診断結果の対応関係を示
す説明図である。 符号の説明 １・・・論理回路、２・・・１と同一論理構成の回路、
３・・・マイクロプロセッサ、４・・・スキャンデータ
の比較回路、１１・・・論理回路１のスキャンデータレ
ジスタ、１２・・・論理回路１のスキャン制御回路、１
３・・・論理回路１の入力フリップフロップ群、１４・
・・論理回路１のクロック制御回路、１５・・・論理回
路１の出力フリップフロップ群、１６・・・論理回路１
のスキャンバス、２１・・・論理回路２のスキャンデー
タレジスタ、２２・・・論理回路２のスキャン制御回路
、２３・・・論理回路２の入力フリップフロップ群、２
４・・・論理回路２のクロック制御回路、２５・・・論
理回路２の出力フリップフロップ群、２６・・・論理回
路２のスキャンパス、１０１〜１０６・・・排他的論理
和ゲート、１１１〜１１６・・・スキャンデータレジス
タ１１の出力信号線、１２１〜１２６・・・スキャンデ
ータレジスタ２１の出力信号線、１３０・・・スキャン
データレジスタの出力確定信号線、１３１・・・論理和
ゲート、１３２・・・ＪＫフリップフロップ、１３３・
・・バスドライバ、１３４・・・バスドライバ１３３制
御用およびＪＫフリップフロップ１３２のリセット用の
アドレスデコーダ、１３５・・・マイクロプロセッサ３
のデータバス、１３６・・・マイクロプロセッサ３のア
ドレスバス、２１０・・・メモリ、２２０・・・２１０
と同一構成のメモリ、２１１・・・メモリ２１０のデー
タレジスタ、２１２・・・メモリ２１０のアドレスレジ
スタ、２１３・・・メモリ２１０の書き込み／読み出し
制御レジスタ、２２１・・・メモリ２２０のデータレジ
スタ、２２２・・・メモリ２２０のアドレスレジスタ、
２２３・・・メモリ２２０の書き込み／読み出し制御レ
ジスタ、３１０・・・論理回路、３２０，３３０・・・
３１０と同一論理構成の回路、３１１・・・論理回路３
１０のスキャンデータレジスタ、３１２・・・論理回路
３１０のスキャン制御回路、３１３・・・論理回路３１
０の入力フリップフロップ群、３１４・・・論理回路３
１０のクロック制御回路、３１５・・・論理回路３１０
の出力フリップフロップ群、３１６・・・論理回路３１
０のスキャンパス、３２１・・・論理回路３２０のスキ
ャンデータレジスタ、３２２・・・論理回路３２０のス
キャン制御回路、３２３・・・論理回路３２０の入力フ
リップフロップ群、３２４・・・論理回路３２０のクロ
ック制御回路、３２５・・・論理回路３２０の出力フリ
ップフロップ群、３２６・・・論理回路３２０のスキャ
ンパス、３３１・・・論理回路３３０のスキャンデータ
レジスタ、３３２・・・論理回路３３０のスキャン制御
回路、３３３・・・論理回路３３００Åカフリップフロ
ップ群、３３４・・・論理回路３３０のクロック制御回
路、３３５・・・論理回路３３０の出力フリップフロッ
プ群、３３６・・・論理回路３３０のスキャンパス、３
０４・・・スキャンデ−夕の比較回路、３０５，３０６
・・・比較回路３０４を構成する比較回路。 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　崎　　　清 Ｍ　３　図 第４人２

Claims (1)

1. 【特許請求の範囲】 １）同一論理構成をとる回路を複数個、有する情報処理
   装置において、同一論理構成をとる前記各回路を構成す
   るフリップフロップまたはメモリなどを同時に読み出す
   読み出し手段と、該読み出し手段により読み出された複
   数の情報を相互に比較する比較手段と、その比較の結果
   を読み取る読み取り手段と、を有し、読み取った比較の
   結果から前記情報処理装置の診断を行うことを特徴とす
   る情報処理装置の試験診断方式。 ２）特許請求の範囲第１項記載の情報処理装置の試験診
   断方式において、同一論理構成をとる前記回路が３個以
   上有り、該３個以上の回路のうちどれが誤っているかを
   前記比較の結果に対応付けて表示する表示手段を備えた
   ことを特徴とする情報処理装置の試験診断方式。