JPH0727469B2 - マイクロプロセッサの二重化エラー発生装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、二重化構成可能な機能を備えているマイクロ
プロセッサの二重化エラー発生装置に関する。

〔従来の技術〕

マイクロプロセッサの二重化を基幹技術としてフォール
ト・トレラントなシステムを開発する傾向は年々高まっ
ている。マイクロプロセッサ自体の信頼性は充分に高い
ため、それを二重化した際に、両マイクロプロセッサの
出力端子の値が不一致になる等の二重化エラーが発生す
ることは極めて希であるが、全く発生しないという保障
はない。従って、少なくともフォールト・トレラントな
システムを目指す以上は、二重化エラーが発生した後に
エラー関係のOS（オペレーティング・システム）や外部
周辺回路によって適切なエラーリカバリ処理、たとえば
エラー解析，リトライ可能かどうかの検証，他のマイク
ロプロセッサへの処理の引継ぎ等が確実に実行されなけ
ればならない。つまり、エラー処理関係のOSや外部周辺
回路が正常に動作することを保障する必要がある。

このため、マイクロプロセッサを二重化してシステムを
開発する場合、併せてOSや外部周辺回路が二重化エラー
に対し所望の処理を実行し得るか否かを試験することが
行われ、その際に、二重化された両マイクロプロセッサ
の内部を擬似的に異なった状態に設定して故意に二重化
エラーを発生させることが必要となる。このような擬似
的二重化エラーは、従来次のようにして発生させてい
た。

（１）マイクロプロセッサ内のスキャン設計されたフリ
ップフロップのスキャンイン／スキャンアウト機能を利
用し、両者のマイクロプロセッサの内部状態を故意に異
なった状態に設定して二重化エラーを発生する方式。

（２）マイクロプロセッサの入力端子にマニュアル・ス
イッチなどを設けて、それぞれのマイクロプロセッサの
入力信号のレベルをそれぞれ異なったレベルにして二重
化エラーを発生させる方式。

〔発明が解決しようとする課題〕

しかし、上述した従来の各方式には次のような問題点が
ある。

従来方式（１）のスキャンイン／スキャンアウト方式
は、ソフトウェアが実行状態のときは、ソフトウェアの
実行を一旦中断してマイクロプロセッサををスキャンモ
ードに設定し、ソフトクロックを加えて両マイクロプロ
セッサの内部状態を異なるようにする作業をしなければ
ならず、作業が面倒である上、ソフトウェアの走行中に
二重化エラーを発生させることができないので、実環境
と同一環境下でOSや外部周辺回路を試験することができ
ない。このため、エラー処理に関するOS等の開発やデバ
ッグを速やかに，効率良く行うことができず、OS等の機
能の充実，品質の向上が難しくなる。

また従来方式（２）の外部にマニュアル・スイッチなど
を設ける方式は、ソフトウェアの実行状態で二重化エラ
ーを発生させることができるが、人手で操作しなければ
ならない為、（１）の方式と同様に開発効率が悪いばか
りでなく、二重化エラーを発生させるための専用の外部
ハードウェアが必要になり、装置の小型化を妨げる。

本発明はこのような事情に鑑みて為されたものであり、
その目的は、外部ハードウェアの追加なしに、ソフトウ
ェアにより実環境と同じ環境下で二重化エラーを発生さ
せることができる二重化エラー発生装置を内蔵するマイ
クロプロセッサを提供することにある。

〔課題を解決するための手段〕

二重化構成可能な機能を備えているマイクロプロセッサ
の中には、マイクロプロセッサの動作モードを実行モー
ドと監視モードとに切り替える為の入力端子を持ってい
るものがある。本発明はこのような実行／監視モード切
替信号入力端子を持つマイクロプロセッサ内に、ソフト
ウェアによって書き替え可能な擬似的二重化エラー発生
制御ビットと、この擬似的二重化エラー発生制御ビット
が二重化エラー発生側の値に設定された状態で特定のソ
フトウェア命令がデコードされたとき、前記実行／監視
モード切替信号入力端子の入力レベルに基づき、前記特
定のソフトウェア命令に対するマイクロ命令エントリア
ドレスとしてそれぞれ異なるマイクロ命令群が格納され
ているエントリアドレスを生成する論理回路とを内蔵さ
せたものである。

〔作用〕

本発明のマイクロプロセッサの二重化エラー発生装置に
おいては、擬似的二重化エラー発生を制御する擬似的二
重化エラー発生制御ビットがソフトウェアから書き換え
可能であり、論理回路は、この擬似的二重化エラー発生
制御ビットが二重化エラー発生側の値に設定された状態
で特定のソフトウェア命令がデコードされると、実行／
監視モード切替信号入力端子の入力レベルに基づき、前
記特定のソフトウェア命令に対するマイクロ命令エント
リアドレスとしてそれぞれ異なるマイクロ命令群が格納
されているエントリアドレスを生成する。従って、二つ
のマイクロプロセッサの擬似的二重化エラー発生制御ビ
ットをソフトウェアにより共に二重化エラー発生側の値
に書き替え、且つそれぞれのマイクロプロセッサの実行
／監視モード切替信号入力端子に異なるレベルを設定し
て両マイクロプロセッサを二重化運転させ、特定のソフ
トウェア命令をそれぞれのマイクロプロセッサで実行さ
せると、互いにモードが相違することから、その特定の
ソフトウェア命令に対するマイクロ命令エントリアドレ
スとして両論理回路は異なったマイクロ命令群が格納さ
れているエントリアドレスを生成することになり、擬似
的二重化エラーが発生する。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例のブロック図であり、100は
マイクロプロセッサで、実行／監視モード切替信号入力
端子９を持ち、二重化構成可能な機能を有する。また、
１はデータバス10を介して図示しないメモリから読み出
した命令を一旦格納する命令キュー、２は命令キュー１
に格納された命令のオペレーションコード（以下OPコー
ドと称す）を信号線12を介して入力し、このOPコードを
デコードする命令デコーダである。本実施例では、命令
デコーダ２は12ビットで表現されたマイクロ命令エント
リアドレスを生成するものとし、特に不正命令のときは
100♯番地のエントリアドレスを生成すると共に、信号
線４上の不正命令判別信号を“1"とするものである。ま
た、PSWは１ビットの擬似的二重化エラー発生ON/OFFビ
ット５を持つプログラムステータスワード、６は、信号
線４を介して命令デコーダ２から入力した不正命令判別
信号と実行／監視モード切替信号入力端子９から信号線
15を介して入力した実行／監視モード切替信号とプログ
ラムステータスワードPSWから信号線22を介して入力し
た擬似的二重化エラー発生ON/OFFビット５の状態とに基
づき、命令デコーダ２から信号線13を介して入力される
マイクロ命令エントリアドレスの変換処理を行うエント
リアドレス変換回路、７はエントリアドレス変換回路６
から信号線14を介して入力されるマイクロ命令エントリ
アドレスを保持するマイクロ命令エントリアドレスレジ
スタ、８は内部にマイクロ命令を蓄積する制御記憶を有
し、マイクロ命令エントリアドレスレジスタ７に保持さ
れたマイクロ命令エントリアドレスに対応するマイクロ
命令を実行するマイクロプログラム実行部である。この
マイクロプログラム実行部８における制御記憶には、各
種のマイクロ命令が格納されているが、本実施例では10
0♯番地からスタートするマイクロ命令群には不正命令
デコード時の例外処理を行うマイクロ命令群が格納さ
れ、且つ、010♯番地をスタート番地とするマイクロ命
令群（以下第１のマイクロ命令群と称す）と020♯番地
をスタート番地とするマイクロ命令群（以下第２のマイ
クロ命令群と称す）とは互いに内容が相違し、それらが
実行されたとき出力端子11に異なるレベルが現れるよう
になっている。

第２図はエントリアドレス変換回路６の構成例を示すブ
ロック図である。同図において、60−０〜60−11は二つ
のアンド回路と一つのオア回路で構成された２−１マル
チプレクサであり、各２−１マルチプレクサ60−０〜60
−11のｂ側入力には、第１図の命令デコーダ２で生成さ
れたマイクロ命令エントリアドレスの対応するビット
（LSB…ビット2⁰,MSB…ビット2¹¹を示す）が信号線13を
介して入力され、ａ側入力には、２−１マルチプレクサ
60−４については信号線15上の実行／監視モード切替信
号が、２−１マルチプレクサ60−５についてはその実行
／監視モード切替信号をインバータ63により反転した信
号が、それ以外の２−１マルチプレクサ60−０〜60−3,
60−６〜60−11については固定値“0"が入力されてい
る。各２−１マルチプレクサ60−０〜60−11の出力は信
号線14の対応するビット線に接続される。アンド回路61
は、信号線４上の不正命令判別信号が不正命令を判別し
たことを示す“1"であり且つ信号線22上の擬似的二重化
エラー発生ON/OFFビット５の状態が発生側を示す“1"
（ON）であるとき、その出力を“1"として各２−１マル
チプレクサ60−０〜60−11にａ側入力を選択出力させ、
それ以外のとき即ち信号線４上の不正命令判別信号が不
正命令を判別したことを示さない“0"か、或いは信号線
22上の擬似的二重化エラー発生ON/OFFビット５の状態が
不発生側を示す“0"（OFF）のとき、その出力を“0"と
してインバータ62の出力値“1"によって各２−１マルチ
プレクサ60−０〜60−11にａ側入力を選択出力させる。

次に、このように構成された本実施例の動作を第１図お
よび第２図を参照して説明する。

第１図を参照すると、メモリから転送された命令は、デ
ータバス10を介してマイクロプロセッサ100内の命令キ
ュー２に格納される。この格納された命令のOPコードは
信号線12を通って命令デコーダ２に入力され、デコード
される。デコードの結果、命令デコーダ２で生成された
マイクロ命令のエントリアドレスは信号線13を通ってエ
ントリアドレス変換回路６に入力され、またデコードの
結果不正命令であったときは、信号線４上の不正命令判
別信号が“1"にされる。

エントリアドレス変換回路６は、命令デコーダ２からの
マイクロ命令アドレスに対し変換処理を施し、マイクロ
命令エントリアドレスレジスタ７に格納するエントリア
ドレスを生成し、マイクロプログラム実行部８はマイク
ロ命令エントリアドレスレジスタ７に格納されたエント
リアドレスに対応したマイクロ命令を実行するが、この
ときの動作は、擬似的二重化エラー発生ON/OFFビット5,
実行／監視モード切替信号および不正命令判別信号の各
状態に応じて相違するので、以下、各場合に分けて説明
する。

（１）擬似的二重化エラー発生ON/OFFビット５が“0"
（OFF）に設定されているとき このときは、第２図のアンド回路61の出力が“0"になる
ため、各２−１マルチプレクサ60−０〜60−11はｂ側入
力を選択出力する。従って、エントリアドレス変換回路
６は命令デコーダ２で生成されたマイクロ命令エントリ
アドレスをそのまま即ち無変換でマイクロ命令エントリ
アドレスレジスタ７に格納する。この為、第１図のマイ
クロプログラム実行部８では、命令デコーダ２で生成さ
れたマイクロ命令エントリアドレスに対応するマイクロ
命令の実行が行われる。従って、不正命令がデコードさ
れたとき、命令デコーダ２で生成された不正命令対応の
マイクロ命令エントリアドレス100♯番地がマイクロ命
令エントリアドレス７に格納され、マイクロプログラム
実行部８ではそれをスタート番地とするマイクロ命令群
を実行することになる。

（２）擬似的二重化エラー発生ON/OFFビット５が“1"
（ON）に設定されているとき 命令デコーダ２で不正命令以外の命令がデコードさ
れたとき このときは、第２図のアンド回路61の出力が“0"となる
ため、各２−１マルチプレクサ60−０〜60−11はｂ側入
力を選択出力する。従って、エントリアドレス変換回路
６は命令デコーダ２で生成されたマイクロ命令エントリ
アドレスをそのままマイクロ命令エントリアドレスレジ
スタ７に格納し、マイクロプログラム実行部８では、命
令デコーダ２で生成されたマイクロ命令エントリアドレ
スに対応するマイクロ命令の実行を行う。

命令デコーダ２で不正命令がデコードされたとき このときは、第２図のアンド回路61の出力が“1"となる
ため、各２−１マルチプレクサ60−０〜60−11はａ側入
力を選択出力する。従って、実行／監視モード切替信号
に応じて次のようなアドレス変換が行われる。

（ａ）実行／監視モード切替信号が実行モード側を示す
“1"のとき 第２図の２−１マルチプレクサ60−４のａ側入力が
“1"、２−１マルチプレクサ60−５のａ側入力が“0"に
なるため、命令デコーダ２で生成されたマイクロ命令エ
ントリアドレス100♯番地が、010♯番地に変換されてマ
イクロ命令エントリアドレスレジスタ７に格納され、マ
イクロプログラム実行部８はエントリアドレス010♯番
地をスタート番地とする第１のマイクロ命令群を実行す
る。

（ｂ）実行／監視モード切替信号が監視モード側を示す
“0"のとき 第２図の２−１マルチプレクサ60−４のａ側入力が
“0"、２−１マルチプレクサ60−５のａ側入力が“1"に
なるため、命令デコーダ２で生成されたマイクロ命令エ
ントリアドレス100♯番地が、020♯番地に変換されてマ
イクロ命令エントリアドレスレジスタ７に格納され、マ
イクロプログラム実行部８はエントリアドレス020♯番
地をスタート番地とする第２のマイクロ命令群を実行す
る。

このように、本実施例によれば、擬似的二重化エラー発
生ON/OFFビット５を“1"（ON）に設定しておけば、不正
命令のデコード時、実行／監視モード切替信号が実行モ
ード側であると第１のマイクロ命令群が実行され、監視
モード側であると第２のマイクロ命令群が実行される。
従って、第１図のマイクロプロセッサ100を使用して二
重化システムを構築し、二重化エラーをサポートするOS
や外部周辺回路の試験を行う場合、一方のマイクロプロ
セッサを実行モードに、他方のマイクロプロセッサを監
視モードに設定しておくとともに、両マイクロプロセッ
サ内のプログラムステータスワードPSWの擬似的二重化
エラー発生ON/OFFビット５をソフトウェアにより“1"
（ON）に設定して不正命令を実行させることによって、
両マイクロプロセッサの動作状態を相違させることがで
き、容易に二重化エラーを擬似的に発生させることが可
能となる。

第３図は本発明の別の実施例のブロック図であり、第１
図と同一符号は同一部分を示し、101はマイクロプロセ
ッサ、30はPLAで構成された命令デコーダである。この
実施例のマイクロプロセッサ101は、第１図の命令デコ
ーダ２とエントリアドレス変換回路６の機能をPLAで構
成される一つの命令デコーダ30で実現したものである。
即ち、命令デコーダ30は、信号線12上の命令キュー１か
らの命令のOPコードと、信号線22上の擬似的二重化エラ
ー発生ON/OFFビット５の値と、信号線15上の実行／監視
モード切替信号とを入力とし、擬似的二重化エラー発生
ON/OFFビット５が“0"のときは、通常のデコード処理を
行い、擬似的二重化エラー発生ON/OFFビット５が“1"の
ときは、不正命令のデコード時、実行／監視モード切替
信号の状態に応じてそれぞれ異なるマイクロ命令群に対
応するエントリアドレスを生成するものである。

一般にマイクロプロセッサにおける命令デコーダは殆ど
PLAで構成され、PLAはその中の接点パターンを自由に変
更でき設計の自由度が非常に高い。従って、複数の不正
命令に対応するエントリアドレスの生成，各不正命令デ
コード時における実行モード時のエントリアドレスおよ
び監視モード時のエントリアドレスの生成が可能であ
り、各エントリアドレスをスタート番地とする制御記憶
にそれぞれ異なるマイクロ命令群を格納しておくことに
より、不正命令の個数だけ各々異なったタイミングで二
重化エラーを生じさせることができ、より汎用性に富ん
だものとなる。

以上本発明の実施例について説明したが、本発明は以上
の実施例にのみ限定されず、その他各種の付加変更が可
能である。例えば、擬似的二重化エラー発生を制御する
ビットをプログラムステータスワードPSW中に設けた
が、他のソフトウェアビジブルなレジスタに設けるよう
にしても良い。また、二重化エラーを発生させる契機と
なる特別なソフトウェア命令も不正命令に限られるもの
ではない。

〔発明の効果〕

以上説明したように、本発明によれば、マニュール・ス
イッチ等の外部ハードウェアの増設を行わずに、二重化
エラーをソフトウェアの命令により任意に発生させるこ
とができるため、二重化エラー関連のOSや外部周辺回路
の開発，デバッグを速やかに効率良く行うことができ
る。また、ソフトウェアの実行状態、すなわち実環境と
同一の環境下において二重化エラーを発生させることが
できるので、OSや外部周辺回路の機能の充実，品質の向
上を達成し易いという効果がある。更に、マイクロプロ
セッサが本来有している実行／監視モード切替信号入力
端子を使用したので、擬似的エラー発生の為の専用の入
力端子をマイクロプロセッサに設ける必要もない。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、 第２図はエントリアドレス変換回路６の構成例を示すブ
ロック図および、 第３図は本発明の別の実施例のブロック図である。 図において、 １…命令キュー 2,30…命令デコーダ ５…擬似的二重化エラー発生ON/OFFビット ６…エントリアドレス変換回路 ７…マイクロ命令エントリアドレスレジスタ ８…マイクロプログラム実行部 ９…実行／監視モード切替信号入力端子 10…データバス 11…出力端子 100,101…マイクロプロセッサ PSW…プログラムステータスワード

Claims (1)

【特許請求の範囲】
1. 【請求項１】実行／監視モード切替信号入力端子を持ち
   二重化構成可能な機能を備えているマイクロプロセッサ
   において、 ソフトウェアによって書き替え可能な擬似的二重化エラ
   ー発生制御ビットと、 該擬似的二重化エラー発生制御ビットが二重化エラー発
   生側の値に設定された状態で特定のソフトウェア命令が
   デコードされたとき、前記実行／監視モード切替信号入
   力端子の入力レベルに基づき、前記特定のソフトウェア
   命令に対するマイクロ命令エントリアドレスとしてそれ
   ぞれ異なるマイクロ命令群が格納されているエントリア
   ドレスを生成する論理回路とを含むことを特徴とするマ
   イクロプロセッサの二重化エラー発生装置。