JPH0498429A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0498429A JPH0498429A JP2213206A JP21320690A JPH0498429A JP H0498429 A JPH0498429 A JP H0498429A JP 2213206 A JP2213206 A JP 2213206A JP 21320690 A JP21320690 A JP 21320690A JP H0498429 A JPH0498429 A JP H0498429A
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- JP
- Japan
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- address
- rom
- circuit
- test
- microinstruction
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- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 14
- 238000012545 processing Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
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- 238000001514 detection method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
従来のマイクロ命令により制御されるマイクロコンピュ
ータは第４図のような構成をしている。 第４図において４０１はデータバス、４０２は命令レジ
スタ、４０３はアドレスジェネレータ、４０４はアドレ
スデコーダ、４０５はマイクロ命令を記憶する記憶回路
（以下ＲＯＭと呼ぶ）、４０６はバイブラインレジスタ
、４０７はマイクロ命令、４０８はＲＯＭの動作タイミ
ングを定めるクロック信号である。クロック信号にした
がって、マイクロ命令コードはデータバスから命令レジ
スタに格納されて、さらにアドレスジェネレータに送ら
れる。アドレスジェネレータは命令コードに応じてＲＯ
Ｍのアドレスを生成しアドレスデコーダに出力する。Ｒ
ＯＭから出力されたマイクロ命令はバイブラインレジス
タに保持される。マイク口命令の一部はアドレスジェネ
レータに戻されて、次に実行されるマイクロ命令のアド
レスを指定する。残りのマイクロ命令はマイクロコンピ
ュータの各構成要素である、ＡＬＵや各レジスタ、レジ
スタ間のパスの制御を行ないデータ転送やデータの処理
を行なう。
ータは第４図のような構成をしている。 第４図において４０１はデータバス、４０２は命令レジ
スタ、４０３はアドレスジェネレータ、４０４はアドレ
スデコーダ、４０５はマイクロ命令を記憶する記憶回路
（以下ＲＯＭと呼ぶ）、４０６はバイブラインレジスタ
、４０７はマイクロ命令、４０８はＲＯＭの動作タイミ
ングを定めるクロック信号である。クロック信号にした
がって、マイクロ命令コードはデータバスから命令レジ
スタに格納されて、さらにアドレスジェネレータに送ら
れる。アドレスジェネレータは命令コードに応じてＲＯ
Ｍのアドレスを生成しアドレスデコーダに出力する。Ｒ
ＯＭから出力されたマイクロ命令はバイブラインレジス
タに保持される。マイク口命令の一部はアドレスジェネ
レータに戻されて、次に実行されるマイクロ命令のアド
レスを指定する。残りのマイクロ命令はマイクロコンピ
ュータの各構成要素である、ＡＬＵや各レジスタ、レジ
スタ間のパスの制御を行ないデータ転送やデータの処理
を行なう。
従来のマイクロ命令制御により動作するマイクロコンピ
ュータは、上記の構成をとるために、マイクロ命令を格
納するＲＯＭの良否を判定する検査の工程に於て、ＲＯ
Ｍのデータを単純に読み出すようなテストを行なえなか
った。従ってＲＯＭの試験は実際にインストラクション
命令を実行して、その出力を比較することでしか判断す
ることができず、製品の不良混入率を高める結果となっ
ていた。そこで本発明はマイクロ命令を格納するＲＯＭ
に格納されているデータを簡単に外部に読み出すことが
できるようにすることにより、簡単にテスト可能とする
ことを目的とする。
ュータは、上記の構成をとるために、マイクロ命令を格
納するＲＯＭの良否を判定する検査の工程に於て、ＲＯ
Ｍのデータを単純に読み出すようなテストを行なえなか
った。従ってＲＯＭの試験は実際にインストラクション
命令を実行して、その出力を比較することでしか判断す
ることができず、製品の不良混入率を高める結果となっ
ていた。そこで本発明はマイクロ命令を格納するＲＯＭ
に格納されているデータを簡単に外部に読み出すことが
できるようにすることにより、簡単にテスト可能とする
ことを目的とする。
本発明のマイクロコンピュータはマイクロ命令の制御に
より動作するマイクロプログラム方式のマイクロコンピ
ュータにおいて、前記マイクロ命令を記憶する記憶回路
と前記記憶回路のアドレスを指定するアドレス指定回路
と、前記アドレス指定回路により指定された前記マイク
ロ命令記憶回路からの出力を保持する保持回路と、前記
保持回路に読みだされたマイクロ命令を外部に出力する
出力回路とを備えたことを特徴とする。
より動作するマイクロプログラム方式のマイクロコンピ
ュータにおいて、前記マイクロ命令を記憶する記憶回路
と前記記憶回路のアドレスを指定するアドレス指定回路
と、前記アドレス指定回路により指定された前記マイク
ロ命令記憶回路からの出力を保持する保持回路と、前記
保持回路に読みだされたマイクロ命令を外部に出力する
出力回路とを備えたことを特徴とする。
以上のように構成されたマイクロコンピュータは、マイ
クロ命令を格納するＲＯＭのアドレスを外部から任意に
設定することが可能となり、設定されたアドレスのＲＯ
Ｍからのマイクロ命令セットの出力を、外部に取り出し
比較することによりＲＯＭブロックだけで良否を判定す
るテストが行なえる。これにより、ＲＯＭが原因による
不良混入を防ぐことができる。
クロ命令を格納するＲＯＭのアドレスを外部から任意に
設定することが可能となり、設定されたアドレスのＲＯ
Ｍからのマイクロ命令セットの出力を、外部に取り出し
比較することによりＲＯＭブロックだけで良否を判定す
るテストが行なえる。これにより、ＲＯＭが原因による
不良混入を防ぐことができる。
本発明によるマイクロコンピュータの１実施例を第１図
に示す。１０１はデータバス、１０２は命令レジスタ、
１０３はアドレスジェネレータ、１０４はアドレスデコ
ーダ、１０５はマイクロ命令を託憶する記憶回路である
ＲＯＭ、１０６は前記記憶回路の出力を保持するバイブ
ラインレジスタ、１０Ｂは前記保持回路に外部へデータ
を出力できるようにしたデータシフト回路、１０９はデ
ータの読み出し時に用いるシフトクロック、１１０はデ
ータ読み出し用の出力端子、１１１はＲＯＭの動作タイ
ミングを定めるクロック信号、１１２はＲＯＭのアドレ
スを外部から設定するアドレス設定回路、１１３は外部
からのアドレス入力信号である。 さらに、第２図は第１図におけるアドレス設定回路を抜
きだして示したより詳細な回路図である。 第２図に於て、２０１はアドレスジェネレータ、２０２
はアドレスジェネレータから出力されたアドレスデータ
、２０３はアドレスジェネレータまたは外部からの入力
のうちどちらかの入力を選択するアドレス選択回路、２
０４は外部からのアドレス入力、２０５は２０２または
２０４のアドレスを選択するためのアドレス選択信号で
ある。２０５のアドレス選択信号がハイレベルの状態の
時アドレスジェネレータからの信号が選択され、ＲＯＭ
のアドレスが決定される。また、２０４の外部からのア
ドレス入力信号は、入力端子にデータバスを介して接続
されており、入力端子からパラレルにデータを入力する
ことができるようになっている。 同様に第３図は第１図におけるバイブラインレジスタ１
０６とデータシフト回路１０Ｂについて、マイクロ命令
−つを抜きだして示したより詳細な回路である。３０１
はバイブラインレジスタの−部分、３０２はデータシフ
ト回路の一部分、３０３は左側のマイクロ命令からのシ
フトデータ、３０４は当該マイクロ命令のシフトデータ
、３０５から３０８はグロックドインパータ、３０９は
ダブルクロックドインバータ、３１０はＲＯＭの出力、
３１１はクロック信号、３１２はマイクロ命令データの
シフトクロック、３１３はマイクロ命令である。 通常動作時はシフトクロック３１２はハイレベルに固定
されており、制御信号の流れを妨げない構成になってい
る。 本実施例のマイクロコンピュータは通常動作時にはクロ
ック信号にしたがって、アドレスジェネレータからアド
レスがアドレスデコーダに出力され、そこでデコードさ
れＲＯＭにに入力される。ＲＯＭは入力されたアドレス
に対応する制御信号をパイプラインレジスタを通して出
力する。これらの制御信号は、ＡＬＵやＣＰＵ内の各レ
ジスタの制御を行なう。 良否判定のテスト時には、第２図２０５のアドレス選択
信号をローレベルにする事により、外部からアドレスを
入力することが可能になる。 外部から入力されたアドレスはアドレスデコーダを通り
、ＲＯＭに入力されＲＯＭからはアドレスに対応したマ
イクロ命令がパイプラインレジスタに出力される。パイ
プラインレジスタにマイクロ命令が読みだされた後、ク
ロック３１１をローレベルにし、シフトクロック３１２
を入力することによりマイクロ命令が外部に出力される
。外部に出力されたマイクロ命令を比較することにより
、ＲＯＭのテストが行なわれる。以上の処理を全てのア
ドレスに対して行なうことによりＲＯＭに格納されてい
るマイクロ命令のテストが終了する。
に示す。１０１はデータバス、１０２は命令レジスタ、
１０３はアドレスジェネレータ、１０４はアドレスデコ
ーダ、１０５はマイクロ命令を託憶する記憶回路である
ＲＯＭ、１０６は前記記憶回路の出力を保持するバイブ
ラインレジスタ、１０Ｂは前記保持回路に外部へデータ
を出力できるようにしたデータシフト回路、１０９はデ
ータの読み出し時に用いるシフトクロック、１１０はデ
ータ読み出し用の出力端子、１１１はＲＯＭの動作タイ
ミングを定めるクロック信号、１１２はＲＯＭのアドレ
スを外部から設定するアドレス設定回路、１１３は外部
からのアドレス入力信号である。 さらに、第２図は第１図におけるアドレス設定回路を抜
きだして示したより詳細な回路図である。 第２図に於て、２０１はアドレスジェネレータ、２０２
はアドレスジェネレータから出力されたアドレスデータ
、２０３はアドレスジェネレータまたは外部からの入力
のうちどちらかの入力を選択するアドレス選択回路、２
０４は外部からのアドレス入力、２０５は２０２または
２０４のアドレスを選択するためのアドレス選択信号で
ある。２０５のアドレス選択信号がハイレベルの状態の
時アドレスジェネレータからの信号が選択され、ＲＯＭ
のアドレスが決定される。また、２０４の外部からのア
ドレス入力信号は、入力端子にデータバスを介して接続
されており、入力端子からパラレルにデータを入力する
ことができるようになっている。 同様に第３図は第１図におけるバイブラインレジスタ１
０６とデータシフト回路１０Ｂについて、マイクロ命令
−つを抜きだして示したより詳細な回路である。３０１
はバイブラインレジスタの−部分、３０２はデータシフ
ト回路の一部分、３０３は左側のマイクロ命令からのシ
フトデータ、３０４は当該マイクロ命令のシフトデータ
、３０５から３０８はグロックドインパータ、３０９は
ダブルクロックドインバータ、３１０はＲＯＭの出力、
３１１はクロック信号、３１２はマイクロ命令データの
シフトクロック、３１３はマイクロ命令である。 通常動作時はシフトクロック３１２はハイレベルに固定
されており、制御信号の流れを妨げない構成になってい
る。 本実施例のマイクロコンピュータは通常動作時にはクロ
ック信号にしたがって、アドレスジェネレータからアド
レスがアドレスデコーダに出力され、そこでデコードさ
れＲＯＭにに入力される。ＲＯＭは入力されたアドレス
に対応する制御信号をパイプラインレジスタを通して出
力する。これらの制御信号は、ＡＬＵやＣＰＵ内の各レ
ジスタの制御を行なう。 良否判定のテスト時には、第２図２０５のアドレス選択
信号をローレベルにする事により、外部からアドレスを
入力することが可能になる。 外部から入力されたアドレスはアドレスデコーダを通り
、ＲＯＭに入力されＲＯＭからはアドレスに対応したマ
イクロ命令がパイプラインレジスタに出力される。パイ
プラインレジスタにマイクロ命令が読みだされた後、ク
ロック３１１をローレベルにし、シフトクロック３１２
を入力することによりマイクロ命令が外部に出力される
。外部に出力されたマイクロ命令を比較することにより
、ＲＯＭのテストが行なわれる。以上の処理を全てのア
ドレスに対して行なうことによりＲＯＭに格納されてい
るマイクロ命令のテストが終了する。
以上述べたように本発明によれば、外部から任意のＲＯ
Ｍのアドレスを設定することができそのアドレスに対応
したマイクロ命令セットをテストすることができる。こ
れにより、これまでのようなインストラクション命令を
実行することにより良否を判定するのに比べ、マイクロ
命令を格納するＲＯＭのテストがＲＯＭブロックのテス
トとして行なうことができるため高い故障検出率を得る
ことができる。また、ＲＯＭのアドレスを外部から任意
に設定することが可能なため、テストを簡単に行なうこ
とができる。
Ｍのアドレスを設定することができそのアドレスに対応
したマイクロ命令セットをテストすることができる。こ
れにより、これまでのようなインストラクション命令を
実行することにより良否を判定するのに比べ、マイクロ
命令を格納するＲＯＭのテストがＲＯＭブロックのテス
トとして行なうことができるため高い故障検出率を得る
ことができる。また、ＲＯＭのアドレスを外部から任意
に設定することが可能なため、テストを簡単に行なうこ
とができる。
第１図は本発明によるマイクロコンピュータの１実施例
を示す回路図である。 第２図は本発明によるアドレス選択回路を説明するため
のより詳細な回路図。 第３図はマイクロＲＯＭからの出力を保持しデータを外
部に出力するための回路を、マイクロ命令１つについて
抜きだし示したより詳細な回路図である 第４図は従来のマイクロコンピュータのマイクロＲＯＭ
部の回路図である。 １０１・・・データバス １０２・・・命令レジスタ １０３・・・アドレスジェネレータ １０４・・・アドレスデコーダ １０５・・・マイクロ命令を記憶するＲＯＭ１０６・・
・パイプラインレジスタ １０７・・・マイクロ命令 １０８・・・データシフト回路 １０９・・・マイクロ命令の外部への出力１１０・・・
マイクロ命令データの入力回路１１１・・・ＲＯＭの動
作のタイミングを定めるためのクロック信号 １１２・・・アドレス選択回路 １１３・・・外部アドレス入力 ２０１・・・アドレスジェネレータ ２０２・・・アドレスジェネレータからのアドレス出力 ２０３・・・アドレス選択回路の１ビット分の回路２０
４・・・外部からのアドレス入力 ２０５・・・アドレス選択信号 ３０１・・・バイブラインレジスタ ３０２・・・データシフト回路 ３０３・・・シフトデータ（出力） ３０４・・・シフトデータ（入力） ３０５〜３０８・・・クロックドインバーター３０９・
・・ダブルクロックドインバータ３１０・・・ＲＯＭか
らの出力 ３１１・・・ＲＯＭの動作のタイミングを定めるための
クロック信号 ３１２・・・シフトクロック ３１３・・・マイクロ命令 ４０１・・・データバス ４０２・・・命令レジスタ ４０３・・・アドレスジェネレータ ４０４・・・アドレスデコーダ ４０５・・・マイクロ命令を記憶するＲＯＭ４０６・・
・バイブラインレジスタ ４０７・・・マイクロ命令 ４０８・・・ＲＯＭの動作のタイミングを定めるための
クロック信号 以上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（他１名）
を示す回路図である。 第２図は本発明によるアドレス選択回路を説明するため
のより詳細な回路図。 第３図はマイクロＲＯＭからの出力を保持しデータを外
部に出力するための回路を、マイクロ命令１つについて
抜きだし示したより詳細な回路図である 第４図は従来のマイクロコンピュータのマイクロＲＯＭ
部の回路図である。 １０１・・・データバス １０２・・・命令レジスタ １０３・・・アドレスジェネレータ １０４・・・アドレスデコーダ １０５・・・マイクロ命令を記憶するＲＯＭ１０６・・
・パイプラインレジスタ １０７・・・マイクロ命令 １０８・・・データシフト回路 １０９・・・マイクロ命令の外部への出力１１０・・・
マイクロ命令データの入力回路１１１・・・ＲＯＭの動
作のタイミングを定めるためのクロック信号 １１２・・・アドレス選択回路 １１３・・・外部アドレス入力 ２０１・・・アドレスジェネレータ ２０２・・・アドレスジェネレータからのアドレス出力 ２０３・・・アドレス選択回路の１ビット分の回路２０
４・・・外部からのアドレス入力 ２０５・・・アドレス選択信号 ３０１・・・バイブラインレジスタ ３０２・・・データシフト回路 ３０３・・・シフトデータ（出力） ３０４・・・シフトデータ（入力） ３０５〜３０８・・・クロックドインバーター３０９・
・・ダブルクロックドインバータ３１０・・・ＲＯＭか
らの出力 ３１１・・・ＲＯＭの動作のタイミングを定めるための
クロック信号 ３１２・・・シフトクロック ３１３・・・マイクロ命令 ４０１・・・データバス ４０２・・・命令レジスタ ４０３・・・アドレスジェネレータ ４０４・・・アドレスデコーダ ４０５・・・マイクロ命令を記憶するＲＯＭ４０６・・
・バイブラインレジスタ ４０７・・・マイクロ命令 ４０８・・・ＲＯＭの動作のタイミングを定めるための
クロック信号 以上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（他１名）
Claims (1)
- マイクロ命令の制御により動作するマイクロプログラム
方式のマイクロコンピュータにおいて、前記マイクロ命
令を記憶する記憶回路と前記記憶回路のアドレスを指定
するアドレス指定回路と、前記アドレス指定回路により
指定された前記マイクロ命令記憶回路からの出力を保持
する保持回路と、前記保持回路に読みだされたマイクロ
命令を外部に出力する出力回路とを備えたことを特徴と
するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213206A JPH0498429A (ja) | 1990-08-10 | 1990-08-10 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213206A JPH0498429A (ja) | 1990-08-10 | 1990-08-10 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498429A true JPH0498429A (ja) | 1992-03-31 |
Family
ID=16635298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2213206A Pending JPH0498429A (ja) | 1990-08-10 | 1990-08-10 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498429A (ja) |
-
1990
- 1990-08-10 JP JP2213206A patent/JPH0498429A/ja active Pending
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