JPH047754A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH047754A JPH047754A JP2110846A JP11084690A JPH047754A JP H047754 A JPH047754 A JP H047754A JP 2110846 A JP2110846 A JP 2110846A JP 11084690 A JP11084690 A JP 11084690A JP H047754 A JPH047754 A JP H047754A
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- JP
- Japan
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- data
- microinstruction
- register
- clock
- shift
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- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 4
- 238000012360 testing method Methods 0.000 description 7
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、マイクロコンピュータに関し、特にマイクロ
命令の制御により動作するマイクロコンピュータのテス
トに関する。
命令の制御により動作するマイクロコンピュータのテス
トに関する。
従来のマイクロ命令により制御されるマイクロコンピュ
ータは第３図のような構成をしている。第３図において
１０１はデータバス、１０２は命令レジスタ、１０３は
アドレスジェネレータ、１０４はアドレスデコーダ、１
０５はＲＯＭ、１０６はパイプラインレジスタ、１０７
はマイクロ命令、１１１はＲＯＭの動作タイミングを定
めるクロック信号である。通常の動作時は、クロック信
号にしたがって、マイクロ命令コードはデータバスから
命令レジスタに格納されて、さらにアドレスジェネレー
タに送られる。アドレスジェネレータは命令コードに応
じてＲＯＭのアドレスを生成しアドレスデコーダに出力
する。ＲＯＭから出力されたマイクロ命令はバイブライ
ンレジスタに保持される。マイクロ命令の一部はアドレ
スジェネレータに戻されて、次に実行されるマイクロ命
令のアドレスを指定する。残りのマイクロ命令はマイク
ロコンビ二一タの各構成要素である、ＡＬＵやレジスタ
等を制御し、また各レジスタ間のバスの制御を行ない各
レジスタ間のデータ転送やデータの処理を行なう。 す、そのテストの実行時間も実用的でなくなる。 また、テスト時間を少なくしようとすると、ＣＰＵの故
障検出率は低下してしまうといった問題点があった。
ータは第３図のような構成をしている。第３図において
１０１はデータバス、１０２は命令レジスタ、１０３は
アドレスジェネレータ、１０４はアドレスデコーダ、１
０５はＲＯＭ、１０６はパイプラインレジスタ、１０７
はマイクロ命令、１１１はＲＯＭの動作タイミングを定
めるクロック信号である。通常の動作時は、クロック信
号にしたがって、マイクロ命令コードはデータバスから
命令レジスタに格納されて、さらにアドレスジェネレー
タに送られる。アドレスジェネレータは命令コードに応
じてＲＯＭのアドレスを生成しアドレスデコーダに出力
する。ＲＯＭから出力されたマイクロ命令はバイブライ
ンレジスタに保持される。マイクロ命令の一部はアドレ
スジェネレータに戻されて、次に実行されるマイクロ命
令のアドレスを指定する。残りのマイクロ命令はマイク
ロコンビ二一タの各構成要素である、ＡＬＵやレジスタ
等を制御し、また各レジスタ間のバスの制御を行ない各
レジスタ間のデータ転送やデータの処理を行なう。 す、そのテストの実行時間も実用的でなくなる。 また、テスト時間を少なくしようとすると、ＣＰＵの故
障検出率は低下してしまうといった問題点があった。
従来のマイクロ命令制御により動作するマイクロコンピ
ュータは、上記の構成をとるために、ＣＰＵのテストを
行なうには実際にインストラクション命令を実行し、処
理を行ない、その結果を外部に出力することによりデー
タの比較をし、ＣＰＵの良否の判定を行なっていた。こ
のようなテストの場合、ＣＰＵ内部のＡＬＵや各レジス
タの状態が可能な限り多くの状態をとることができるよ
うにすることが必要となる。そうすることにより故障の
検出率が向上する。 しかし、インストラクション命令でＣＰＵのすべての内
部状態を設定しようとすると、膨大なインストラクショ
ン命令の組合せが必要にな本発明のマイクロコンピュー
タはマイクロ命令の制御により動作するマイクロプログ
ラム方式のマイクロコンピュータにおいて、マイクロ命
令記憶回路から出力されたデータを保持する保持回路と
、前記保持回路のデータを書換え可能とする書き込み回
路を備えたことを特徴とする。
ュータは、上記の構成をとるために、ＣＰＵのテストを
行なうには実際にインストラクション命令を実行し、処
理を行ない、その結果を外部に出力することによりデー
タの比較をし、ＣＰＵの良否の判定を行なっていた。こ
のようなテストの場合、ＣＰＵ内部のＡＬＵや各レジス
タの状態が可能な限り多くの状態をとることができるよ
うにすることが必要となる。そうすることにより故障の
検出率が向上する。 しかし、インストラクション命令でＣＰＵのすべての内
部状態を設定しようとすると、膨大なインストラクショ
ン命令の組合せが必要にな本発明のマイクロコンピュー
タはマイクロ命令の制御により動作するマイクロプログ
ラム方式のマイクロコンピュータにおいて、マイクロ命
令記憶回路から出力されたデータを保持する保持回路と
、前記保持回路のデータを書換え可能とする書き込み回
路を備えたことを特徴とする。
以上のように構成されたマイクロコンピュータは任意の
マイクロ命令を外部から入力することが可能となり、外
部からマイクロ命令を入力することにより、ＣＰＵ内の
各レジスタ間のデータ転送・処理が任意に行なうことが
できるようになる。これにより、ＣＰＵ内の各レジスタ
のデータの設定が簡単に行なうことが可能となり、故障
検出率をあげることができる。 また、故障解析を行なう際に、インストラクション命令
を実行したときのように、結果だけを比較するのではな
く、細かなデータの転送・処理が行えるため、故障箇所
の特定を簡単に行うことができる。
マイクロ命令を外部から入力することが可能となり、外
部からマイクロ命令を入力することにより、ＣＰＵ内の
各レジスタ間のデータ転送・処理が任意に行なうことが
できるようになる。これにより、ＣＰＵ内の各レジスタ
のデータの設定が簡単に行なうことが可能となり、故障
検出率をあげることができる。 また、故障解析を行なう際に、インストラクション命令
を実行したときのように、結果だけを比較するのではな
く、細かなデータの転送・処理が行えるため、故障箇所
の特定を簡単に行うことができる。
本発明によるマイクロコンピュータの１実施例を第１図
に示す。１０１はデータバス、１゜２は命令レジスタ、
１０３はアドレスジェネレータ、１０４はアドレスデコ
ーダ、１０５はマイクロ命令を記憶する記憶回路である
ＲＯＭ、１０６は前記記憶回路の出力を保持するバイブ
ラインレジスタ、１０８は前記保持回路に外部からデー
タを書き込むことができるようにしたデータシフト回路
、１０９はデータの書き込み時に用いるシフトクロック
、１１０はデータ書き込み用の入力端子、 １１１はＲ
ＯＭの動作タイミングを定めるクロック信号、１１２は
汎用レジスタ、１１３はアキュムレータ、１１４はＡＬ
Ｕ、１１５．１１６はＡＬＵで処理されるデータのラッ
チ、１１７はフラグレジスタ、１１８はプログラムカウ
ンタ、１１９はスタックポインタである。 さらに、第２図は第１図におけるバイブラインレジスタ
１０６とデータシフト回路１０８について、マイクロ命
令１つを抜きだして示したより詳細な回路図である。 第２図に於て、２０１はバイブラインレジスタの一部分
、２０２はデータシフト回路の一部分、２０３は左側の
マイクロ命令からのシフトデータ、２０４は当該マイク
ロ命令のシフトデータ、２０５から２０８・はクロック
ドインバータ、２０９はダブルクロックドインバータ、
２１０はＲＯＭの出力、２１１はクロック信号、２１２
はマイクロ命令データのシフトクロック、２１３はマイ
クロ命令である。 通常動作時はシフトクロック２１２はハイレベルに固定
されており、制御信号の流れを妨げない構成になってい
る。 データシフト回路へのマイクロ命令の設定時はクロック
２１１をローレベルに固定して、第１図１１０よりデー
タを入力する。入力されたデータはシフトクロック２１
２によりシフトされ各バイブラインレジスタにデータが
設定される。
に示す。１０１はデータバス、１゜２は命令レジスタ、
１０３はアドレスジェネレータ、１０４はアドレスデコ
ーダ、１０５はマイクロ命令を記憶する記憶回路である
ＲＯＭ、１０６は前記記憶回路の出力を保持するバイブ
ラインレジスタ、１０８は前記保持回路に外部からデー
タを書き込むことができるようにしたデータシフト回路
、１０９はデータの書き込み時に用いるシフトクロック
、１１０はデータ書き込み用の入力端子、 １１１はＲ
ＯＭの動作タイミングを定めるクロック信号、１１２は
汎用レジスタ、１１３はアキュムレータ、１１４はＡＬ
Ｕ、１１５．１１６はＡＬＵで処理されるデータのラッ
チ、１１７はフラグレジスタ、１１８はプログラムカウ
ンタ、１１９はスタックポインタである。 さらに、第２図は第１図におけるバイブラインレジスタ
１０６とデータシフト回路１０８について、マイクロ命
令１つを抜きだして示したより詳細な回路図である。 第２図に於て、２０１はバイブラインレジスタの一部分
、２０２はデータシフト回路の一部分、２０３は左側の
マイクロ命令からのシフトデータ、２０４は当該マイク
ロ命令のシフトデータ、２０５から２０８・はクロック
ドインバータ、２０９はダブルクロックドインバータ、
２１０はＲＯＭの出力、２１１はクロック信号、２１２
はマイクロ命令データのシフトクロック、２１３はマイ
クロ命令である。 通常動作時はシフトクロック２１２はハイレベルに固定
されており、制御信号の流れを妨げない構成になってい
る。 データシフト回路へのマイクロ命令の設定時はクロック
２１１をローレベルに固定して、第１図１１０よりデー
タを入力する。入力されたデータはシフトクロック２１
２によりシフトされ各バイブラインレジスタにデータが
設定される。
故障解析の際にも、マイクロ命令を任意に設定すること
ができるため、データを各レジスタ間で任意の転送・処
理ができ、故障箇所を特定する事が簡単になる。
ができるため、データを各レジスタ間で任意の転送・処
理ができ、故障箇所を特定する事が簡単になる。
第１図は本発明によるマイクロコンピュータの１実施例
を示す回路図である。 第２図は本発明による出力回路を説明するためのより詳
細な回路図。 第３図は従来のマイクロコンピュータのマイクロＲＯＭ
部の回路図である。 以上述べたように本発明によれば、外部から任意のマイ
クロ命令を設定することが可能となり、各レジスタやＡ
ＬＵなどの制御を自由に行なうことができるようになる
。これにより各レジスタのテストおよび各レジスタ間の
データ転送のテストが簡単に行えるようになる。また、
１０１・・・データバス １０２・・・命令レジスタ １０３・・・アドレスジェネレータ １０４・・・アドレスデコーダ １０５・・・マイクロ命令を記憶するＲＯＭ１０６・・
・バイブラインレジスタ １０７・・・マイクロ命令 １０８・・・データシフト回路 １０９・・・マイクロ命令をバイブラインレジスタに設
定するためのシフト回路 １１０・・・マイクロ命令データの入力回路１１１・・
・ＲＯＭの動作のタイミングを定めるためのクロック信
号 ２０１・・・バイブラインレジスタ ２０２・・・データシフト回路 ２０３・・・シフトデータ（出力） ２０４・・・シフトデータ（入力） ２０５〜２０８・・・クロックドインバータ２０９・・
・ダブルクロックドインバータ２１０・・・ＲＯＭから
の出力 ２１１・・・ＲＯＭの動作のタイミングを定めるための
クロック信号 ２１２・・・シフトクロック ２１３・・・マイクロ命令 メ １ 口 以上 第２（２） ／／／ ヒ〜 躬 霞
を示す回路図である。 第２図は本発明による出力回路を説明するためのより詳
細な回路図。 第３図は従来のマイクロコンピュータのマイクロＲＯＭ
部の回路図である。 以上述べたように本発明によれば、外部から任意のマイ
クロ命令を設定することが可能となり、各レジスタやＡ
ＬＵなどの制御を自由に行なうことができるようになる
。これにより各レジスタのテストおよび各レジスタ間の
データ転送のテストが簡単に行えるようになる。また、
１０１・・・データバス １０２・・・命令レジスタ １０３・・・アドレスジェネレータ １０４・・・アドレスデコーダ １０５・・・マイクロ命令を記憶するＲＯＭ１０６・・
・バイブラインレジスタ １０７・・・マイクロ命令 １０８・・・データシフト回路 １０９・・・マイクロ命令をバイブラインレジスタに設
定するためのシフト回路 １１０・・・マイクロ命令データの入力回路１１１・・
・ＲＯＭの動作のタイミングを定めるためのクロック信
号 ２０１・・・バイブラインレジスタ ２０２・・・データシフト回路 ２０３・・・シフトデータ（出力） ２０４・・・シフトデータ（入力） ２０５〜２０８・・・クロックドインバータ２０９・・
・ダブルクロックドインバータ２１０・・・ＲＯＭから
の出力 ２１１・・・ＲＯＭの動作のタイミングを定めるための
クロック信号 ２１２・・・シフトクロック ２１３・・・マイクロ命令 メ １ 口 以上 第２（２） ／／／ ヒ〜 躬 霞
Claims (1)
- マイクロ命令の制御により動作するマイクロプログラム
方式のマイクロコンピュータにおいて、マイクロ命令記
憶回路から出力されたデータを保持する保持回路と、前
記保持回路のデータを書換え可能とする書き込み回路を
備えたことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110846A JPH047754A (ja) | 1990-04-26 | 1990-04-26 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110846A JPH047754A (ja) | 1990-04-26 | 1990-04-26 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047754A true JPH047754A (ja) | 1992-01-13 |
Family
ID=14546149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110846A Pending JPH047754A (ja) | 1990-04-26 | 1990-04-26 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047754A (ja) |
-
1990
- 1990-04-26 JP JP2110846A patent/JPH047754A/ja active Pending
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