JPS6086625A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、データ処理装置に関し、特に主記憶装置の命
令アドレスの生成に関する。

従来技術 主記憶装置に格納された命令プログラムを実行するとき
は、命令プログラムを構成するソフトウェア命令を、順
次読込んで実行し、次のソフトウェア命令の格納されて
いる主記憶アドレスは、ソフトウェア命令中の命令コー
ドの指定によって、当該ソフトウェア命令中のオペラン
ドの内容、オペランドの指示するソフトウェア命令にて
取扱いうる各種レジスタの内容、あるいは当該ソフトウ
ェア命令の主記憶アドレスをもとに加算または減算を実
施することによって生成している。また。

一部のソフトウェア命令が、他のソフトウェア命令の組
合せで記述された命令シーケンスの実行によって代行さ
れるときは、その命令シーケンスの主記憶−りでの先頭
アドレスを生成する必要がある。

このため、従来のデータ処理装置は、１−記＋Ｑ装置か
ら次の命令を読出すための、次アドレスの生成に時間を
要し、迅速なプログラム実行を阻讐するという欠点があ
る。

発明の目的 本発明の目的は、上述の従来の欠点を解決し、主記憶ア
ドレスまたは命令シーケンスの開始アドレスを高速に生
成することにより、迅速な命令実行を可能としたデータ
、処理装置を提供することにある。

発明の構成 本発明のデータ処理装置は、ソフトウェア命令群から構
成される命令、プロゲラ１１、および」１記ソフトウェ
ア命令群の一部のソフトウェア命令の命令コードに対応
して当該ソフトウェア命令の処理手順を他のソフトウェ
ア命令の組合せで記述した命令シーケンスをあらかじめ
定められたエリアに格納した主記憶装置と、該主記憶装
置を読出す手段と、該手段によって読出されたソフトウ
ェア命令を格納するための命令レジスタと、該命令レジ
スタに格納されたソフトウェア命令の命令コードを入力
し当該命令コードを当該命令コードに対応する前記命令
シーケンスの主記憶りの開始アドレスに変換出力する先
頭アドレス生成手段とを備えたことを特徴とする。

発明の実施例 次に、本発明について、図面を参照して詳細に説明する
。

第１図は、以下に述べる本発明の一実施例において記述
されるソフトウェア命令の代表的な構成を示、す、すな
わち、ソフトウェア命令は、処理内容を指示する命令コ
ードＡＩと、該命令を実施するために必要な各種データ
の格納位置あるいはデータ内容を示すオペランドＡ２か
ら構成される。なお、一般に、ソフトウェア命令は、デ
ータ処理装置を構成する種々の論理的、物理的要因によ
って各種の形態をとりうるが説明の簡易化のために必要
かつ最小限の一例について説明する。

第２図は、本発明の一実施例を示すブロック図である。

同図において、主記憶装置８には、命令プログラムと命
令シーケンスが格納されている。

命令プログラムは、ソフトウェア命令群から構成される
。」１記ソフトウェア命令群のうちの一部のソフトウェ
ア命令の実行は、当該ソフトウェア命令の命令コードに
対応して、あらかじめ定められた主記憶エリアに格納さ
れた他のソフトウェア命令の組合せで記述された命令シ
ーケンスの実行によって代行される。

主記憶アドレスレジスタ７は主記憶装置８をアクセスす
るための主記憶アドレスを格納するためのレジスタ、命
令カウンタｌは現在実行中のソフトウェア命令の主記憶
アドレスを丞すレジスタであり、命令カウンタｌの内容
により、指示された主記憶装置８のアドレスからソフト
ウェア命令が取出される。なお命令カウンタ１の内容は
、信号線１０１を介して次命令アドレス生成回路３にケ
ーえられる。命令カウンタ退避レジスタ２は、後述の命
令シーケンス実施の際に、命令カウンタｌの内容を退避
するためのレジスタである。　次命令アドレス生成回路
３は、命令カウンタｌまたは命令カウンタ退避レジスタ
２の内容およびソフトウェア命令の指示によって制御回
路６が生成したデータを基に、加算、減算等による演算
を施して次命令アドレスを生成する。該次命令アドレス
は、信号線３０１を介して命令カウンタｌに供給され、
その内容を更新する。本実施例においては、命令カウン
タｌ、命令カウンタ退避レジスタ２、次命令アドレス生
成回路３，１゛記ｔ０アドレスレジスタ７等で主記憶装
置を読出す手段を構成している。

命令レジスタ４は、実行中の命令を格納するためのレジ
スタで、命令レジスタ退避レジスタ５は後述の命令シー
ケンス実施の際に命令レジスタ４の内容を退弓させるた
めのレジスタであり、共に制御回路６に命令の処理内容
を指示する。

制御回路６は、ソフＩ・ウェア命令の実行を１１１制御
する回路であり、命令レジスタ４または命令レジスタ退
避レジスタ５に格納されたソフトウェア命令によって与
えられた動作指示を実行するとともに、次命令アドレス
生成回路３または変換回路９によって当該ソフトウェア
命令に続くソフトウエア命令のアドレス、または対応す
る命令シーケンスの先頭アドレスを生成させ、その結果
によって命令カウンタ１を更新する。なお、信号線６０
２を介して、ソフトウェア中のオペランドによって生成
された主記憶アドレスによって主記憶装置８をアクセス
するが、これは本発明には直接の関係はないので説明を
省略する。

変換回路９は、命令レジスタに格納されたソフトウェア
命令の命令コードを入力し当該命令コードを当該命令コ
ードに対応する命令シーケンスの主記憶上の開始アドレ
スに変検出カする先頭アドレス生成手段であり、第３図
に示すようなメモリによって構成されている。

すなわち、命令レジスタ４から入力される命令コードＡ
Ｉで示されるアドレスのワーＩ・には、当該命令コード
に対応する命令シーケンスの有無を表示する有効フラグ
９−１および上記命令シーケンスの主記憶装ＦＬ８−と
での開始アドレスを示す命令シーケンス開始アドレス９
−２が格納されている。すなわち、変換回路９は、命令
レジスタ４の命令コードＡ１をアドレス信号として入力
し、上記命令コードに対応する命令シーケンスの有無を
信号線９０２を介して前記制御回路６に通知し。

かつ、命令シーケンスが存在する場合には、その命令シ
ーケンスの主記憶装置８上での開始アドレスを信号線９
０”ｌを介して前記命令カウンタｌに供、給する。

次に、本実施例の動作について、第１図〜ｆＪＳ３図を
参照しながら説ＩＪＩする。

先ず、命令カウンタｌで示される主記憶アドレスが信号
線１０１１主記憶アドレスレジスタ７および信号線７０
１を経て主記憶装置８に与えられ、主記憶装置８の該当
アドレスがらソフトウェア命令が読出される。該命令は
、信り線８０１を経て、命令レジスタ４に格納される。

次に、命令レジスタ４に格納されたソフトウェア命令の
命令コードＡｌが信ＸｊｆＶ３Ａ４ｏ２を介して変換１
１３１路９に供給され、有効フラグ９−１によって当該
命令に対応する命令シーケンスの有無が判定される。

ここで、命令コートに対応する命令シーケンスが存在し
ない場合、すなわち、変換回路９内の当該命令コードに
対応する有効フラグ９−１が無効を示す°°Ｏ°°であ
る場合は、その旨を信号線９０２によって制御回路６に
通知する。制御回路６には、命令レジスタ４から信号４
９４０１によってＬ記ソフトウェア命令が供給されてお
り、制御回路６は上記通知を受けると、」１記ソフトウ
ェア命令の指示によって処理を実施する。そして、処理
の終了時に、次アドレスの生成に必要なデータを信号線
６０１を介して次命令アドレス生成回路３に供給する。

次命令アドレス生成回路３は、命令カウンタ１から入力
されている現在実行中のアドレス、および制御回路６か
ら供給されたデータに基づいて、上記ソフトウェア命令
に続くソフトウェア命令の主記憶上のアドレス（次命令
アドレス）を生成して信号線３０１を介して命令カウン
タｌに供給し、命令カウンタ１の内容を更新する。以下
同様にして、主記憶装ｗ８からソフトウェア命令が次々
と読出されて処理が続行される。

Ｉｉｕ記変換回路９による命令の解＋ｆ／ｅ　Ｉ”ｆ’
に、当該命令コードに対応する命令シーケンスが存在す
る場合、すなわち、変換回路９内の当該命令コートに対
応する有効フラグ９−１が有効を示す“１　”である場
合は、以下に述べるｆ順に従って、１−記列応する命令
シーケンスの主記憶装置８１．での先頭アドレスが読出
される。

すなわち、変換回路９は当該命令コーＩ・で示されるア
ドレスから有効フラグ９−１を読出して。

信号線９０２を介して制御回路６に通知する。制御回路
６は、有効フラグ９−１が”　１　”である場合は、命
令カウンタｌの内容を命令カウンタ！！避レジスタ２に
退避させ、命令レジスタ４の内容を命令レジスタ退避レ
ジスタ５に退社させて、命令カウンタｌと命令レジスタ
４を使用ｉｊ）能とする。

次に、変換回路９から当該命令コートに対ＩＬ、する命
令シーケノス開始アドレス９−２を読出して、信号線９
０１を介して命令カウンタ１に格納させる。

以−ヒの動作によって、当該命令コードに対応する命令
シーケンスの最初の命令が、主記憶装置８から読出され
て命令レジスタ４に格納され、一連の命令シーケンスが
実行される。先頭アドレスの生成は、変換回路９で、単
に命令コードで示されるアドレスに格納されたデータを
読出すことによって高速に実行される。すなわち、命令
シーケンスの開始アドレスの生成を迅速に行うことかで
きるという効果がある。

当該命令シーケンスの実行終了後、命令カウンタ退避レ
ジスタ２および命令レジスタ退避レジスタ５に退避され
た元のプログラムのソフトウェア命令が続行されること
は勿論である。

なお、上述は、説明を簡素化するために、ソフトウェア
命令の読出しに必要な部分のみについて説明し、他の動
作に要する回路については、説明を省略している。また
、−主記憶装置８をアクセスするデータ処理装置は、複
数台であってもよいことは勿論であり、複数台のデータ
処理装置の一部または全部を木実雄側と同様なデータ処
理装置で構成することも可能である。

発明の効果 以上のように、本発明においては、各ソフトウェア命令
の命令コードを、自該命令コードに対応してあらかじめ
定められた王妃ｔｅ　ｌ−のエリアに格納された他のソ
フトウェア命令群で構成される命令シーケンスの開始ア
ドレスに変換出力する手段を備えて、一部のソフトウェ
ア命令が１．記龍の命令シーケンスによって代行される
場合は、その開始アドレスを前記手段によって出力する
ように構成したから、」二足命令シーケ／スの開始ア］
・レスの生成を高速に実施できるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例において使用するソフトウェ
ア命令の基本的な構成例を示す図、ｉ２図は本発明の一
実施例を示すブロック図、第３図は上記実施例の変換回
路の詳細を示す図である。 図において、ｌ：命令カウンタ、２：命令カウンタ退避
レジスタ、３：次命令アドレス生成回路、４：命令レジ
スタ、５：命令レジスタ退避レジスタ、６：制御回路、
７：主記憶アドレスレジスタ、８：主記憶装置、９：変
換回路。 出願人　日本電気株式会社 代理人　弁理士　住田俊宗 第３図

Claims (1)

【特許請求の範囲】
1. ソフトウェア命令群からａ成される命令プログラム、お
   よび上記ソフトウェア命令群の一部のソフトウェア命令
   の命令コードに対応して当該ソフトウェア命令の処理手
   順を他のソフトウェア命令の組合せで記述した命令シー
   ケンスをあらかじめ定められたエリアに格納した主記憶
   装置と、該主記憶装置を読出す手段と、該手段によって
   読出されたソフトウェア命令を格納するための命令し・
   ノスタと、該命令レジスタに格納されたソフトウェア命
   令の命令コードを入力し当該命令コードを当該命令コー
   ドに対応する前記命令シーケンスの主記憶上の開始アド
   レスに変換出力する先頭アドレス生成手段とを備えたこ
   とを特徴とするデータ処理装Ｒ６