JPS63104142A - 半導体演算処理装置 - Google Patents
半導体演算処理装置Info
- Publication number
- JPS63104142A JPS63104142A JP25100386A JP25100386A JPS63104142A JP S63104142 A JPS63104142 A JP S63104142A JP 25100386 A JP25100386 A JP 25100386A JP 25100386 A JP25100386 A JP 25100386A JP S63104142 A JPS63104142 A JP S63104142A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- list
- memory
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体演算処理装置に関し、特にＰｒｏｌｏ
ｇ言語を高速に実行するために必要なコプロセッサに関
する。
ｇ言語を高速に実行するために必要なコプロセッサに関
する。
従来、この種のコプロセッサはなくソフトウェアにてこ
の機能を実現していた。
の機能を実現していた。
プログラミング言語Ｐｒｏｌｏｇを実行させるためには
、同一化操作つま多変数をある特定の値で束縛する操作
を頻繁に行う必要がある。従来この操作はソフトウェア
で実現されているためＰｒｏｌｏｇ言語で書かれたプロ
グラムの実行が高速に行えないという欠点があった。
、同一化操作つま多変数をある特定の値で束縛する操作
を頻繁に行う必要がある。従来この操作はソフトウェア
で実現されているためＰｒｏｌｏｇ言語で書かれたプロ
グラムの実行が高速に行えないという欠点があった。
本発明の半導体演算処理装置は、主演算処理装置と処理
の同期をとるインタフェース回路、データを１時的に保
持するｎｂｉｔ長のレジスタ２つ、前記レジスタ間の演
算処理を行う演算処理回路、外部メモリと前記レジスタ
とのデータの入出力を行う入出力回路、データのラッチ
を行うラッチ回路及びメモリのアドレスを生成するアド
レス生成回路から成る。
の同期をとるインタフェース回路、データを１時的に保
持するｎｂｉｔ長のレジスタ２つ、前記レジスタ間の演
算処理を行う演算処理回路、外部メモリと前記レジスタ
とのデータの入出力を行う入出力回路、データのラッチ
を行うラッチ回路及びメモリのアドレスを生成するアド
レス生成回路から成る。
第１図に本発明の一実施例を示す。
アドレス生成回路７は、常にデータバス１０にあるデー
タを監視し自分用のアドレスがデータバス１０にあれば
それをラッチする。又このラッチしたアドレスによりメ
モリ１２に対しデータの読書きを行う。データラッチ回
路８は、以下に述べる２つの場合にデータバス１０上の
データをラッチする。
タを監視し自分用のアドレスがデータバス１０にあれば
それをラッチする。又このラッチしたアドレスによりメ
モリ１２に対しデータの読書きを行う。データラッチ回
路８は、以下に述べる２つの場合にデータバス１０上の
データをラッチする。
第１の場合は、データバス１０上に自分用のデータがあ
る時これを２ツチする。
る時これを２ツチする。
第２の場合は、アドレス生成回路７によシメモリ１２が
アドレスされた時メモリよシ読み出されたデータをラッ
チする。又データラッチ回路８はメモリ１２への書込み
用データも保持し必要なタイミングでデータバス１０上
へデータを送出する。
アドレスされた時メモリよシ読み出されたデータをラッ
チする。又データラッチ回路８はメモリ１２への書込み
用データも保持し必要なタイミングでデータバス１０上
へデータを送出する。
主演算処理装置１が、リス）ａがあるメモリ上の範囲内
にあるか否かを検査する場合を考えて動作の説明を行う
。
にあるか否かを検査する場合を考えて動作の説明を行う
。
主演算処理装置１は、リストａ（ｎバイトよシ成る。）
を先ずデータバス１０上に順次送出する。
を先ずデータバス１０上に順次送出する。
データラッチ回路８は、データバス１０上にあるデータ
を順次ラッチし入出力回路６に与える。入出力回路６は
、このデータはアドレス生成回路７によシメモリよシ読
み出されたデータでないことをアドレス生成回路７よシ
の信号で認識しレジスタ３にリス）ａをストアする。次
に主演算処理装置１は、メモリ上の範囲を示すアドレス
をデータバス１０上にのせる。アドレス生成回路７はこ
のアドレスデータをラッチする。アドレス生成回路７は
、インタフェース回路２にこれからアドレスバスｇ１デ
ータバス１０を専有することを主演算処理装置１に伝え
るため信号をアクティブにする。
を順次ラッチし入出力回路６に与える。入出力回路６は
、このデータはアドレス生成回路７によシメモリよシ読
み出されたデータでないことをアドレス生成回路７よシ
の信号で認識しレジスタ３にリス）ａをストアする。次
に主演算処理装置１は、メモリ上の範囲を示すアドレス
をデータバス１０上にのせる。アドレス生成回路７はこ
のアドレスデータをラッチする。アドレス生成回路７は
、インタフェース回路２にこれからアドレスバスｇ１デ
ータバス１０を専有することを主演算処理装置１に伝え
るため信号をアクティブにする。
インタフェース回路２はアドレス生成回路７よシの信号
がアクティブになったら、主演算処理装置１にホールト
をかける。ラッチ回路８は、アドレス生成回路７によシ
アドレスされたメモリ１２よシのデータをラッチし入出
力回路６に与える。入出力回路６は、アドレス生成回路
７よシの信号によシメモリ１２よシのデータをレジスタ
５へ与、する。又ラッチ回路８は、メモリ１２よシのデ
ータがエンドオプリストのコードでなければ、アドレス
生成回路７は次アドレスを生成し次のデータをメモリよ
り読出す再びデータラッチ回路８はデータをラッチし入
出力回路６へ与える。エンドオブリストであれば、アド
レス生成回路７は、アドレス生成を中止し、インタフェ
ース回路への信号ヲノンアクティブにすることで、主演
算処理装Ｒ１ヘアドレスバス９とデータバス１０を明渡
す。この１連の動作にてレジスタ３にリストａが保持さ
れレジスタ４にメモリより読み出されたりストｂが保持
される。演算処理回路４はレジスタ及びレジスタ５にあ
るリストａとリストｂを比較し同一ならインタフェース
回路２への信号をアクティブにし主演算処理装置へ伝え
る。もし同一でなければ、アドレス生成回路７へ情報を
与え次のメモリ内のりストＣを読出す。もしこのリスト
を読出す時、データラッチ回路８がエンドオプファイル
のコードを受は取ったならアドレス生成回路７に知らせ
る。アドレス生成回路７はインタフェース回路２への信
号をアクティブにしこの情報を主演算処理装置へ知らせ
る。主演算処理装置１は、リストａがメモリ１２内のア
ドレスで指定された範囲にあるか否かを高速に知ること
ができる。
がアクティブになったら、主演算処理装置１にホールト
をかける。ラッチ回路８は、アドレス生成回路７によシ
アドレスされたメモリ１２よシのデータをラッチし入出
力回路６に与える。入出力回路６は、アドレス生成回路
７よシの信号によシメモリ１２よシのデータをレジスタ
５へ与、する。又ラッチ回路８は、メモリ１２よシのデ
ータがエンドオプリストのコードでなければ、アドレス
生成回路７は次アドレスを生成し次のデータをメモリよ
り読出す再びデータラッチ回路８はデータをラッチし入
出力回路６へ与える。エンドオブリストであれば、アド
レス生成回路７は、アドレス生成を中止し、インタフェ
ース回路への信号ヲノンアクティブにすることで、主演
算処理装Ｒ１ヘアドレスバス９とデータバス１０を明渡
す。この１連の動作にてレジスタ３にリストａが保持さ
れレジスタ４にメモリより読み出されたりストｂが保持
される。演算処理回路４はレジスタ及びレジスタ５にあ
るリストａとリストｂを比較し同一ならインタフェース
回路２への信号をアクティブにし主演算処理装置へ伝え
る。もし同一でなければ、アドレス生成回路７へ情報を
与え次のメモリ内のりストＣを読出す。もしこのリスト
を読出す時、データラッチ回路８がエンドオプファイル
のコードを受は取ったならアドレス生成回路７に知らせ
る。アドレス生成回路７はインタフェース回路２への信
号をアクティブにしこの情報を主演算処理装置へ知らせ
る。主演算処理装置１は、リストａがメモリ１２内のア
ドレスで指定された範囲にあるか否かを高速に知ること
ができる。
以上説明したように本発明によれば、任意の長さのリス
トを比較し同一か否かの判定を主演算処理装置に負担を
かけることなく高速に行なえるため、プログラシング言
語Ｐｒｏ ｌｏｇを実行するのに必要な同一化操作を高
速に行うことができる。
トを比較し同一か否かの判定を主演算処理装置に負担を
かけることなく高速に行なえるため、プログラシング言
語Ｐｒｏ ｌｏｇを実行するのに必要な同一化操作を高
速に行うことができる。
第１図は、本発明の実施例を示すブロック図、第２図は
、メモリ内にあるリストデータの一例を示す図である。 １・・・主演算処理装置、２・・・インタフェース回路
、３・・・レジスタ、４・・・演算処理回路、５・・・
レジスタ。 ６・・・入出力回路、７・・・アドレス生成回路、８・
・・デークラッチ回路、９・・・アドレスバス、１０・
・・データバス、１１・・・メモリ制御線、１２・・・
メモリ。
、メモリ内にあるリストデータの一例を示す図である。 １・・・主演算処理装置、２・・・インタフェース回路
、３・・・レジスタ、４・・・演算処理回路、５・・・
レジスタ。 ６・・・入出力回路、７・・・アドレス生成回路、８・
・・デークラッチ回路、９・・・アドレスバス、１０・
・・データバス、１１・・・メモリ制御線、１２・・・
メモリ。
Claims (1)
- 主演算処理装置と情報の交換を行う入出力回路、情報を
保持するための必要かつ十分な長さを持つ２組のレジス
タ、記憶素子のためのアドレスを成成するアドレス生成
回路、及び前記２組のレジスタ間の情報を演算する演算
回路を有する半導体演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25100386A JPS63104142A (ja) | 1986-10-21 | 1986-10-21 | 半導体演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25100386A JPS63104142A (ja) | 1986-10-21 | 1986-10-21 | 半導体演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104142A true JPS63104142A (ja) | 1988-05-09 |
Family
ID=17216195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25100386A Pending JPS63104142A (ja) | 1986-10-21 | 1986-10-21 | 半導体演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104142A (ja) |
-
1986
- 1986-10-21 JP JP25100386A patent/JPS63104142A/ja active Pending
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